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Elektronisches Speicherelement mit zwei FETs.
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= = = = ~ ~ = = = = = = = ========================== ~ = = = ~ ~
= =, ~ ~ = = = = = = = = = = = = = Die Erfindung betrifft ein in integrierter Technik
hergestelltes, elektronisches Speicherelement, welches elektrisch durch Programmierspannungen
programmierbar ist und welches sich besonders für die Verwendung in Programmspeichern
von Fernsprech-Vermittlungssystemen eignet.
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Durch US-PS 3,660,819, Di'-OS 2 235 553 und DT-OS 2 129 181 ist ein
FET bekannt, der ein isoliertes, floatendes Gate aufweist. Ein solcher FET hat Speichereigenschaften.
Er ist elektrisch programmierbar, indem das floatende Gate durch Elektronen, u.U.
rauch durch Löcher aufladbar ist, welche im gesperrten pn-Übergang zwischen Drain
einerseits und Substrat bzw. Kanal andererseits oder zwischen Source einerseits
und Substrat andererseits so stark beschleunigt werden, daß sie durch die Isolatorschicht
zum floatenden Gate dringen können und dieses entsprechend aufladen. Solange das
Gate entladen ist, ist der Kanal in seinem ersten, bei Enhancement-FETs also hochohinigen
Zustand. Sobald jedoch das Gate entsprechend aufgeladen ist, ist der Kanal in seinem
zweiten, bei Eiihancement-FETs also niederohmigen Zustand, und zwar für außerc#entlich
lange Zeitdauer. Die Zeitdauer hängt von der Seibstentladung des Gates, also von
der Güte des Isolators , der das Gate umgibt, ab.
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Das Gate ist bei Bedarf entladbar, z.B. durch Bestrahlung des Isolators
mit ultraviolettem Licht, wodurch die Ladungen des Gates durch den Isolator abfließen
können.
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Solche FETs mit isoliertem, floatendem Gate sind insbesondere in matrizenförmigen
ROM-Speichern verwendet worden, vgl. Solid State Electronics 17 (1974) 517-529,
insbesondere Seite 528 und 529; sowie elektronik-industrie 4-1973, S. 57-60. Meistens
werden p-Kanal-FETs mit floatendem, isoliertem Gate verwendet: bei diesen ist nämlich
das Gate mit Hilfe beschleunigter Elektronen leichter aufladbar als das isolierte
Gate eines n-Kanal-PETs mit Löchern. Dies hängt zum Teil damit zusammen, daß bei
den heute verwendeten Isolaten Löcher schwieriger als Elektronen durch den Isolator
durchdringen können, vgl. insbesondere IEEE J. Sol. State Circ.SC7,Nr. 5, Oktober
72, S.369-375. Es sind auch schon n-Kanal-FETs vorgeschlagen worden, deren Gate
mit heißen Elektronen aufgeladen wird.
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In Fig. 21 der zitierten Druckschrift Sol. State Electronies sind
elektronische Speicherelemente mit Jeweils zwei FETs T1, T2 gezeigt, deren Hauptstrecken,
also Drain-Source-Strecken in Reihe geschaltet sind. Der erste FET T1 hier genannt
Speicher-FET, weist das isolierte, floatende Gate auf. Dieser Speicher-FET T1 dient
als die eigentliche Speicherzelle. Der zweite FET T2, hier genannt Lese-FET, ist
an seinem Gate durch eine Steuerspannung S-SELECT steuerbar und dient vor allem
zum Programmieren und Lesen des Zustandes des Speicher-FET T1 in einer Anordnung,
bei der eine Vielzahl solcher elektronischer Speicherelemente T1/T2 mit Nei FETs
gemäß Fig.20 in integrierter Technik innerhalb einer Speichermatrix mit Zeilenleitungen
X und Spaltenleitungen U vorgesehen sind.
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Die Vorteile und Nachteile beim Aufladen der bekannten
Speicherelemente
werden in der gleichen Druckschrift beschrieben. Ist der Speicher-FET T1 mit seiner
Hauptstrecke einerseits an festes Potential, andererseits an den Lese-FET T2 angeschlossen,
vgl. Fig. 21(A), dann ist die am gesperrten Fn-Übergang Drain/Substrat des Speicher-FETs
wirksame Spannung, welche aufgrund der Programmierspannung VDD die Elektronen beschleunigt,kleiner
als wenn bei gleich hoher Spannung VDD gem. Fig. 21(B) der Lese-FET T2 mit seiner
Hauptstrecke einerseits an festes Potential, andererseits an den Speicher-FET T1
angeschlossen wird.
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Dementsprechend ist die Aufladung des Gates vom Speicher-FET T1 gem.
Fig. 21(B) schneller als die Aufladung des Gates vom Speicher-FET T1 gem. Fig. 21(A).
Dies wird in dieser Druckschrift auf die beim Speicherelement gem.
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Fig. 21(A) relativ schlechte Leitfähigkeit des Lese-FET T2 zurückgeführt.
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Die Erfindung geht von einer neuen Analyse der Vor- und Nachteile
dieser beiden bekannten Speicherelemente aus: Danach ist die die Gateaufladung bewirkende
Drain-Substrat-Spannung am gesperrten pn-Übergang des Speicher-FETs T1 gem. Fig.
21(B) vor allem deswegen größer als am entsprechenden gesperrten pn-Übergang des
Speicher-FET T1 in Fig. 21(A), weil bei beiden Speicherelementen die Substrate der
Speicher-FETs angenähert auf gleichem Potential liegen - die Substrate beider FETs
T1/T2 der Speicherelemente sind nämlich bei den hier üblichen integrierten Techniken
leitend miteinander verbunden, vgl.
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den monolithischen Block in Fig. 20. Alle Substrate der FETs T1, T2
liegen bei der Programmierung auf angenähert gleichem Potential - diese Substrate
sind sogar teils mehr, teils weniger gut leitend mit dem Erde-Anschluß des Chips
verbunden, so daß das Substratpotential abhängig von Material und Formgebung meistens
nahe Erdpotential liegt. Wegen dieses angenähert gleichen Substratpotentials ist
bei Zuführung einer konstanten
Programmierspannung VDD die auftretende,
für die Beschleunigung der Elektronen bzw. Löcher nötige Drain-Substrat-Spannung
des Speicher-FETs T1 beim Speicherelement gem. Fig. 21(B) größer als beim Speicherelement
gem. Fig. 21(A), wie man anhand dieser Figuren erkennen kann. Bei Speicherelementen
gem. Fig. 21(B) ist also die bei der Programmierung am gesperrten pn-Übergang des
Speicher-FET T1 wirksame Spannung relativ groß, die Aufladung des floateden Gates
entsprechend schnell und die notwendige Größe der Programmierspannung VDD entsprechend
relativ niedrig. Insofern ist also das Speicherelement gem. Fig. 21(B) vorteilhafter
als das Speicherelement gemäß Fig. 21(A). Ein weiterer Vorteil des Speicherelements
gem. Fig. 21(B) gegenüber dem anderen Speicherelement ist, daß eine Steuerspannung
X-SELECT mit relativ niedriger Amplitude den Lese-FET in seinen gut leitenden Zustand
steuert, so daß Speicherelemente gem. Fig. 21(B) schneller als die gemäß Fig. 21(A)
gelesen werden können.
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Außerdem ergab die neue Analyse der Vor- und Nachteile dieser bekannten
Speicherelemente, daß bei Matrizen, die eine Vielzahl solcher Speicherelemente je
Spalte und Zeile aufweisen, die zulässige Toleranz für die Größe der zur Programmierung
verwendeten Programmier spannung VDD und die zulässige Toleranz für die Amplitude
der den Programmierschalter steuernden Schaltspan nung VP größer ist, wenn Speicherelemente
gem. Fig. 21(A) statt Speicherelementen gem. Fig. 21(B) verwendet werden, wodurch
auch die Herstellungstoleranzen für das Splcherelement gem. Fig. 21(A) entsprechend
groß gewählt werden dürfen; insofern ist also das Speicherelement gem. Fig.
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21(A) vorteilhafter als das andere. Der Grund für die bei Speicherelementen
gem. Fig. 21(B) engeren Herstellungstoleranzen liegt besonders darin, daß hier die
an
die Spaltenleitung Y angelegte Programmierspannung VDD nicht
nur an dem gesperrten pn-Übergang jenes Speicher-FET T1 wirksam ist, der in dieser
Spalte Y durch die Steuerspannung X-SELECT ausgewählt ist, sondern auch jener Speicher-FEE
der Spalte Y, die nicht ausgewählt sind, nachdem an den Substraten aller FETs T1/T2
der Matrix unabhängig davon, ob das betreffende Speicherelement ausgewählt ist oder
nicht, angenähert jeweils das gleiche mittelhohe Potential liegt. Um nur den ausgewählten
Speicher-FET und nicht auch andere Speicher-FETs der gleichen Spalte Y zu programmieren,
muß also bei Speicherelementen gem. Fig. 21(B) die Größe der Spannungen VP und VDD
beim Programmeran in vergleichsweise sehr engen Toleranzen gehalten werden.
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Entsprechend eng sind auch die Toleranzen für die Herstellung der
FETs T1, T2 der einzelnen Speicherelemente und der durch die Schaltspannung VP gesteuerten
Programmierschalter zu wählen.
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Bei gleicher Programmierspannung VDD ist zwar an den gesperrten pn-Übergängen
aller Speicher-FETs T1 der Spalte Y eine größere Spannung wirksam, wenn Speicherelemente
gem. Fig. 21(B) statt gemäß Fig. 21(A) für die Matrix verwendet werden. Hinsichtlich
der oleranzen sind aber Speicherelemente gem. Fig, 21(A) den Speicherelementen gem.
Fig. 21(B) vorzuziehen, wodurch dann aber zusätzlich vergleichsweise hohe Programmierspannungen
VDD nötig sind.
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Die Erfindung bietet die Möglichkeit, die genannten Tdbranzen bei
einem Speicherelement gem. der bekannten Fig. 21(B) zu vergrößern. Daneben kann
durch die erfindungsgemäße Maßnahme bei einem Speicherelement gem.
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der bekannten Fig. 21(A) erreicht werden, daß sich die Programmierspannung
an dem gesperrten Speicher-FET-pn
-Übergang stärker als bisher auswirkt,
wodurch die Aufladung der Gates des gem. Fig. 21(A) geschalteten Speicher-FET T1
entsprechend schneller oder mit entsprechend niedrigerer Programmierspannung erfolgt;
gleichzeitig kann erreicht werden, daß beim Lesen dieses Speicherelements gem. Fig.
21(A) der Lese-FET durch die Steuerspannung stärker als ohne erfindungsgemäßer Maßnahme
in den leitenden Zustand gesteuert wird, wodurch auch das Lesen rascher erfolgt.
Die Erfindung vermeidet also den jeweiligen Nachteil bei beiden bekannten Speicherelementvarianten.
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Die Erfindung geht von der bei dieser neuen Analyse der Vor- und Nachteile
ermittelten neuen Forderung aus, daß die Potentiale der Substrate beider FETs T1/T2
nicht mehr untereinander angenähert gleich groß sein sollen, um die Nachteile beider
bekannten Schaltungen zu vermeiden.
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Die Erfindung geht also von einem in integrierter Technik hergestellten,
elektronischen Speich¢element mit zwei FETs aus, deren Hauptstrecken in Reihe geschaltet
sind, wobei der derste FET, genannt Speicher-FET ein isoliertes, floatendes Gate
aufweist und elektrisch programmierbar ist, und der zweite FET, genannt Lese-FET,
an seinem Gate durch eine Steuerspannung steuerbar ist. Das erfindungsgemäße Speicherelement
ist dadurch gekennzeichnet, daß die Substrate beider FETs voneinander durch eine
Isolation getrennt sind.
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Die Erfindung und deren Weiterbildungen werden anhand der in den Fig.
gezeigten Ausführungsbeispiele und Diagrammbeispiele näher erläutert, wobei Fig.
1 ein Ausführungsbeispiel des erfindungsgemäßen Speicherelements in C-MOS-SET-Technik,
Fig.
2 die Schaltung einer Ausführung des erfindungsgemäßen Speicherelements, Fig. 3
ein Spannungs-Zeitdiagramm für das Programmieren und Lesen eines erfindungsgemäßen
Speicherelements, Fig. 4 eine Matrix, die mit Ausführungsbeispielen des erfindungsgemäßen
Speicherelements aufgebaut werden kann, Fig. 5 ein Ausführungsbeispiel des erfindungsgemäßen
Speicherelementes mit p,-Kanal-MOS-FETs, Fig. 6 ein Ausführungsbeispiel des erfindungsgemäßen
Speicherelements mit ESFI-MOS-FETs, Fig. 7 und 8 Ausführungsbeispiele des erfindungsgemäßen
Speicherelements, so dargestellt, daß ein Vergleich mit den bekannten Speicherelementen
erleichtert ist, Fig. 9 ein weiteres Ausführungsbeispiel von erfindungsgemäßen Speicherelementen,
die in einer Speichermatrix enthalten sind, und Fig. 10 bis 13 besondere Symbole,
die in Figur 9 verwendet sind, zeigen.
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Das in Fig. 1 gezeigte Ausführungsbeispiel eines erfindungsgemäßen
Speicherelements mit den beiden FETs T1, T2 ist mit seinen beiden Hauptstrecken,
d.h. Drain-Source-Strecken, durch einen metallischen Leiter in Reihe geschaltet.
Der Leiter weist den Leiteranschluß R/Va
auf. Der erste Speicher-FET
T1 weist ein isoliertes, floatendes Gate G1 auf, welches von dem Isolator A allseits
völlig umgeben ist. Der Lese-FET T2 ist an seinem Gate G2 über die schematisch angedeutete
Steuerelektrode von außen durch eine Steuerspannung Ve steuerbar. Im übrigen ist
auch dieses Gate G2 durch einen Isolator A vom Substrat isoliert. Der Source-Anschluß
des Lese-FET T2 ist mit einem festen Potential, hier mit Erde E, verbunden. An den
Halbleiterträger kann ebenfalls Erdpotential oder eine Substratvorspannung gelegt
werden. Die Sourcebereiche und Drainbereiche S1, S2, Dl, D2 sind mit der aus Figur
1 erkennbaren Dotierung in für sich bekannter Weise innerhalb eines Halbleiterträgers
HT mit p-Dotierung angebracht, wobei hr der Speicher-FET T1 in einer Wanne mit n-Dotierung
angebracht ist. Der Speicher-FET T1 ist hier ein p-Kanal-Enhancement-FET, der Lese-FET
T2 ein n-Kanal-Enhancement-FET. Es handelt sich also um ein C-MOS-Ausführungsbeispiel
der Erfindung, bei dem die erfindungsgemäß angebrachte Isolation der jeweils zwischen
Drain und Source liegenden Substrate bzw. Kanäle beider FETs durch den normalerweise
in Sperrichtung vorgespannten pn-Übergang zwischen der n-Wanne und dem p-Halbleiterträger
HT gebildet wird.
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Die Substrate beider FETs, nämlich die Halbleiterbereiche jeweils
zwischen Drainbereich und Sourcebereich, sind her durch diesen gesperrten pn-Übergang
voneinander isoliert. Eine entsprechende Isolation kann auch dadurch erreicht werden,
daß der Halbleiterträger HT n-dotiert wird und der Lese-FET T2 in einer p-Wanne
angebracht wird.
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Fig. 5 zeigt ein anderes Ausführungsbeispiel des erfindungsgemäßen
Speicherelements, welches ähnlich wie das in Figur 1 gezeigte Ausführungsbeispiel
aufgebaut ist,
wie auch durch die verwendeten Hinweiszeichen erkennbar
ist. Die Unterschiede bestehen vor allem darin, daß gemäß Figur 5 beide FETs unter
sich gleichartige Kanäle, hier z.B. p-Kanäle, aufweisen. Der Halblefterträger HT
ist ebenso wie die Wanne des Speicher-FET T2 n-dotiert. Die Isolation zwischen den
Substraten beider FETs wird durch einen der beiden pn-Übergänge gebildet, die die
eindiffundierte p-dotierte Isolationszone IZ begrenzen. Zur Verbesserung der Isolation
kann auch eine Vorspannung an die Isolationszone gelegt werden, welche bei ausreichender
Größe beide pn-Übergänge dieser Isolationszcne sperrt.
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In Figur 6 ist ein weiteres Ausführungsbeispiel des erfindungsgemäßen
Speicherelements gezeigt, welches in der für sich bekannten ESFI-Technik aufgebaut
ist.
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ESFI-FETs bestehen aus einem Isolator darstellenden Träger Saph, welcher
z.B. aus einem Saphirkristall besteht. Auf diesem Träger Saph sind zwei Halbleiterinseln
aufgebracht, welche hier bei T2 aus zwei n-Bereichen und einem dazwischenliegenden
p-Bereich und bei T1 aus Bereichen mit dazu komplementärer Dotierung bestehen. Diese
Bereiche stellen bei T2 n-Drain, p-Substrat, n-Source und bei T1 p-Drain, n-Substrat,
p-Source dar und bilden zusammen mit den Gates G1, G2 die beiden ESFI-FETs, die
über den schematisch angedeuteten metallischen Leiter Vb mit ihren Hauptstrecken
in Reihe geschaltet sind. Die Isolation zwischen dem p- bzw. n-Substrat beider FETs
ist durch den isolierenden Träger Saph gebildet.
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Grundsätzlich kann die Isolation der Substrate beider FETs auch durch
andere Dimensionierungen und andere Mittel erreicht werden, z.B. durch die Verwendung
von SiO2 für die in Figur 5 gezeigte Isolationswanne IZ
statt durch
Verwendung von p-dotiertem Halbleitermaterial.
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Die Wirkungsweise der Ausführungsbeispiele des erfindungsgemäßen Speicherelements
T1/T2 wird anhand der Figuren 7 und 8 erläutert, welche den bekannten Figuren 21(A)
und 21 (B) ähnlich sind. In den Figuren 7 und 8 sind im Unterschied zu den bekannten
Figuren jedoch Isolationen Is angedeutet, wobei hier der Einfachheit halber angenommen
wurde, daß jedes Substrat für sich isoliert ist, d.h.
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daß z.B. ESFI-MOS-FETs gemäß Figur 6 verwendet sind. In den Figuren
7 und 8 ist auch jeweils der Programmierschalter T3 gezeigt, der, bei Vorhandensein
einer Schaltspannung Vp, der Spaltenleitung Y die zur Programmierung des Speichertransistors
T1 nötige Progra=nierspannung VDD zuführt. Wenn diese Speicherelemente T1/T2 Bestandteile
einer Speichermatrix sind, ist jenes an die Spaltenleitung Y angeschlossene Speicherelement
T1/T2 ausgewählt, welchem über die Steuerelektrode des Lese-FET T2 eine Zellen-Steuerspannung
Ve zugeführt wird.
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Durch die erfindungsgemäß angebrachten Isolationen Is können die Potentiale
der Substrate der FETs T1 und T2, also der Bereiche zwischen Drain und Source jedes
FET, untereinander verschieden sein. Auch wenn mehrere derartige Speicherelemente
gemeinsam in einer größeren Speichermatrix angebracht sind, können sich die Potentiale
aller FETs der Speicherelemente dieser Matrix voneinander unterscheiden.
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Beim Programmieren, d.h. Aufladen des Gates des Speicher-FET T1 des
in Figur 7 gezeigten Speicherelementes - und auch beim Lesen dieses Speicherelementes
- Isttder Innenwiderstand des Lese-FET T2 kleiner als beim entsprechenden, in der
bekannten Figur 21(A) gezeigten Speicherelement, weil das Substrat des erfindungsgemäßen
Lese-FET T2 vom nahen Substrat des Speicher-FET T1 isoliert ist; dementsprechend
kann
die Steuerspannung Ve bei dem erfindungsgemäßen Beispiel verringert werden, ohne
die Zugriffszeit des Speicherelementes zu beeinträchtigen.
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Das in Figur 7 gezeigte Ausführungsbeispiel ist also beim Programmieren
und Lesen vorteilhaft im Vergleich zu dem in der bekannten Figur 21(A) gezeigten
Speicherelement.
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Beim Programmieren des erfindungsgemäßen, in Figur 8 gezeigten Speicherelementes,
das dem bekannten in Figur 21tB) gezeigten Speicherelement entspricht, liegt nur
am durch die Steuerspannung Ve ausgewählten Speicher-FET T1, nämlich an dessen gesperrtem
pn-Übergang, die Spannung zwischen der Spaltenleitung Y und Erde an, weil der Lese-FET
T2 dieses ausgewählten Speicherelementes im Vergleich zu seinem Speicher-FET T1
niederohmig ist, und weil die Substrate aller nicht ausgewählten, an die gleichen
Spaltenleitungen Y angeschlossenen Speicher-FETs floaten können. Wenn nämlich mehrere
der in Figur 8 gezeigten Speicherelemente T1/T2 in einer integrierten Speichermatrix
angebracht sind, dann sind die an die betreffenden Spaltenleitung Y angeschlossenen,
nicht ausgewählten Speicherelemente mit keiner Zeilensteuerspannung Ve beaufschlagt,
ihre Lese-FETs sind hochohmig und das Potential des Substrats der Speicher-FETs
T1 dieser an die gleiche Spaltenleitung Y angeschlossenen, nicht ausgewählten Speicherelemente
T1/T2 kann wegen der erfindungsgemäß angebrachten Isolation floaten. Daher tritt
wegen der Isolation zwischen den Substraten der FETs T1, T2 an dem gesperrten pn-Übergang
der Speicher-FETs T1 dieser nicht ausgewählten Speicherelemente keine Spannung oder
zumindest eine deutlich kleinere Spannung auf als am entsprechenden gesperrten pn-Übergang
des
an die gleiche Spaltenleitung Y angeschlossenen, ausgewählten Speicherelementes
T1/T2. Dementsprechend sind die Größe und die Toleranzen für diese Größe der Programmierspannung
VDD und für die Herstellung der FETs T1, T2 des in Figur 8 gezeigten, erfindungsgemäßen
Speicherelementes größer als die entsprechende Größe und entsprechenden Toleranzen
für das bekannte, in Figur 21(B) gezeigte Speicherelement.
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Beim Lesen des in Figur 8 gezeigten, erfindungsgemäßen Speicherelementes
ist trotz gleich hoher Steuerspannung Ve der Summenwiderstand der Kanäle von T1
und T2 wegen der Isolation oft niederohmiger als der Innenwiderstand gemäß der bekannten
Figur 21(B), insbesondere wenn der Lese-FET einen n-Kanal aufweist.
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Durch die erfindungsgemäß angebrachte Isolation wird also die Möglichkeit
geboten, die beschriebenen Nachteile sowohl des bekannten Speicherelementes nach
Fig.
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21(A) als auch des bekannten Speicherelementes nach Fig. 21(B) zu
vermeiden. Dies ist insbesondere dann der Fall, wenn zumindest das Substrat des
direkt an die Spaltenleitung Y angeschlossenen FET des erfindungsgemäßen Speicherelementes
gegenüber dem Substrat des anderen FET dieses Speicherelementes isoliert ist. Dies
kann z.B. dadurch erreicht werden, daß die Speicherelemente gemäß Figur 1 in C-MOS-Technik
hergestellt werden, oder daß die betreffenden FETs gemäß Fig. 5 in einer von einer
Isolierzone IZ umgebenen Wanne liegen.
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Zum Lesen kann die Spannung am Verbindungspunkt R zwischen den beiden
FETs bei in den leitenden Zustand gesteuertem Lese-FET benutzt werden, vgl. Figur
2.
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Liegt nämlich eine Besespannung VDD über dem Speicherelement,
die
hier kleiner als die Programmierspannung ist, dann wird das Potential am Anschluß
R vom bisherigen, gespeicherten Beitungszustand des Speicher-FET T1 abhängen. Statt
die Spannung am Anschluß R für das Lesen auszunutzen, kann man auch den Strom IDD
durch das Speicherelement ausnutzen, um den gespeicherten Zustand des Speicher-FET
T1 abzufragen. Dazu hat man eine Besespannung VDD an das Speicherelement T1/T2 anzulegen
und den Lese-FET T2 durch die Steuerspannung Ve in seinen niederohmigen Zustand
zu steuern.
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Schließlich ist auch möglich, zum-Lesen des Zustandes des Speicher-FET
T1 die Spannung über dem Speicherelement T1/T2 zu benutzen. Man kann die Lesespannung
dem Speicherelement T1/T2 aus einer hochohmigen Spannungsquelle, z.B. über den hochohmigen
Serien-Widerstand T3, zuführen. Steuert man den Lese-FET T2 in seinen niederohmigen
Zustand, dann ist die über dem Speicherelement T1/T2 auftretende Reaktionsspannung
ein Maß dafür, in welchem Beitungszustand sich der Speicher-FET T1 befindet. In
Figur 4 ist eine Matrix gezeigt, in der ein so betriebenes, erfindungsgemäßes Speicherelement
mehrfach enthalten ist - hier sind der Übersichtlichkeit wegen jedoch nur vier Speicherelemente
T10/T20, T11/T21, T12/T22, T13/T23 davon gezeigt. Der Serienwiderstand wird hier
jeweils durch den FET T3 für die Spalte Y1 bzw. durch den FET T4 für die Spalte
Y2 gebildet.
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Die Reaktionsspannung über dem Speicherelement, z.B.
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über T10/T20, welche am Schaltungspunkt Y1 auftritt, ist ein Maß dafür,
ob im Speicher-FET T10 eine einem Signal entsprechende Ladung gespeichert wurde
oder nicht. An dem Ausgangs-FET-Paar T4/T8 kann mit kleinem Ausgangs-Innenwiderstand
entnommen werden, welches Signal das an die Spaltenleitung Y1 angeschlossene, ausgewählte
Speicherelement speicherte. Da der
Eingang des Paares auch mit
den Schaltungspunkten Y2...Yx der Ubrigen Spaltenleitungen Y2...Yx verbunden ist,
wie in Fig. 4 angedeutet ist, kann dem Paar T4/T8 auch entnommen werden, ob in anderen
Spalten, d.h. in deren jeweils ausgewähltem Speicherelement, ein Signal gespeichert
würde.
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In Figur 3 ist nochmals anhand eines Spannungs-Zeitdiagramms für Signale
veranschaulicht, wie das Programmieren W, also die Aufladung des Speicher-FET-Gates
und wie das Lesen R des Speicher-FET-Zustandes abläuft, wobei sich die in Figur
3 angegebenen Hinweiszeichen vor allem auf in Figur 2 angegebene Hinweiszeichen
beziehen: Beim Schreiben einer binäres1 oder 0 liegt am Steuergate des Lese-FET
T2 bevorzugt eine besonders große Steuerspannung Ve an, deren Höhe unabhängig davon
ist, ob eine binäre 1 oder binäre 0 einzuschreiben ist. Dem Speicherelement wird
Jedoch nur beim Einschreiben einer binären 1 eine Programmierspannung VDD zugeführt.
Diese Programmi e rspannuiig bewirkt, daß mit wachsender Aufladung des Speicher-FET-Gates
Gl der Strom IDD durch das Speicherelement und die Spannung Va am Verbindungspunkt
R zwischen den beiden FETs,allmählich ansteigt - beim Einschreiben einer binären
0 liegt hingegen VDD und der Schaltungspunkt R weiterhin auf Erdpotential E, vgl.
Figur 2.
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Beim Lesen des Speicherelements T4/T2 kann an den Lese-FET T2 auch
eine relativ zum Programmiervorgang kleine Steuerspannung Ve gelegt werden, vgL
Figur 3. Die dem Speicherelement von außen zugeführte Lese spannung VDD bleibt unabhängig
davon, ob eine binäre 1 oder 0 eingespeichert ist.
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Die Spannung Va am Verbindungspunkt R wird sich jedoch nur dann vom
Erdpotential unterscheiden, wenn die Hauptstrecke des Speicher-FET T1 niederohmig
ist, also wenn dort eine 1 eingespeichert wurde. Dementsprechend fließt durch das
Speicherelement T1/T2 nur dann ein Strom IDD, falls eine binäre 1 gespeichert wurde.
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Es wurde schon mehrfach erwähnt, daß das erfindungsgemäße Speicherelement
auch in C-MOS-Technik aufgebaut werden kann,
Dies hat insbesondere
den Vorteil, daß der Lese-FET vom gleichen Typ sein kann, z.B. n-Enhancement-FET,
wie die außen angeschlossenen Schaltungsanordnungen, welche die Steuerspannung Ve
an diesen Lese-FET abliefern oder welche die von der Matrix, hier über T4/T8,abgegebenen
Signale verarbeiten. Die außen angeschlossenen Schaltungsteile können vorteilhafterweise
mit Kanal -FETs ausgeführt werden, da der Speicher damit kleinere Zugriffszeiten
aufweist und leichter mit Schaltkreisen in TTL-Technik zusammenarbeiten kann. Gleichzeitig
kann der Speicher-FET T1 jedoch wegen der leichteren Programmierung vom entgegengesetzten
Typ, z.B. also ein p-Kanal-FET, sein. Vorteilhafterweise ist es also möglich, erfindungsgemäße
Ausführungen beim Lesen und oft auch beim Programmieren mit Spannungen zu betreiben,
welche ohnehin bereits bei den außen daran angeschlossenen Schaltungsanordnungen
verwendet werden. Insbesondere ist dann eine Transformation der von diesen oder
zu diesen Schaltungsanordnungen #lieferten Spannungen nicht unbedingt nötig. Das
Substrat des Lese-FET T2 kann überdies an gleiche Vorspannungen wie das Substrat
der die Steuerspannangen liefernden Schaltungsanordnungen angeschlossen werden.
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in Figur 9 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt,
und zwar 6 erfindungsgemäße Speicherelemente in einer integrierten Speichermatrix.
Die Anordnung entspricht der Anordnung in Figur 4 mit dem Unterschied, daß hier
nicht nur 4, sondern zusätzlich die zwei Speicherelemente T14/24 und T15/25 eingezeichnet
sind. Dabei handelt es sich hier um Speicherelemente, welche gemäß Figur 1 in C-MOS-Technik
aufgebaut sind.
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in Figur 9 wurden die in Figur 10 bis 13 gezeigten Symbole verwendet:
Figur 10 zeigt das Symbol für die auch in Figur 1 gezeigte n-Wanne der p-Kanal-Speicher-FETs.
In Figur 9 sind drei solche Wannen eingetragen, in denen die Speicher-FETs
TlO,
T11, T12, T13, T14 und T15 untergebracht sind. Es liegt also z.B. der Speicher-FET
T10 zusammen mit dem Speicher-FET T11 in einer gemeinsamen n-Wanne, vergleiche Figur
1. Außerdem sind die isolierten Gates G1 beider Speicher-FETs sowie die Drainbereiche
D1 und der für beide Speicher-FETs gemein same Sourcebereich S1 eingetragen, welche
p-dotierte Bereiche innerhalb der Wanne darstellen.
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Durch das in Figur 11 gezeigte Symbol fUr die eigentlichen Hauptstrecken
der p-Kanal-FETs wird dies besonders verdeutlicht. Durch einen wegen der Übersichtlichkeit
nicht eingetragenen Isolator von dieser Hauptstrecke getrennt, ist über der Hauptstrecke
jeweils das floatende Gate G1 angebracht.
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Zwischen den beiden floatenden Gates ist ein Anschluß eingetragen,
vergleiche das Symbol für Anschlüsse in Figur 13, durch welchen der Sourcebereich
S1 der Hauptstrecken beider FETs T1O/T1-1 mit den Spaltenleitungen Y, hier Y1, verbunden
sind, vergleiche auch Figur 4.
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In ähnlicher Weise ist in Figur 9 jeder zugehörige Lese-FET eingetragen,
vergl. z.B. den Lese-FET T20. Sein Drainbereich D2 und Sourcebereich S2 ist eingetragen,
wobei das in Figur 12 gezeigte Symbol für die Hauptstrecke solcher n-Kanal-FETs
deutlich gemacht ist. Die Drainbereiche der FETs T10, T20 sind miteinander über
Anschlüsse mit der Verbindungsleitung R verbunden, so daß die Potentiale der so
miteinander verbundenen Drainbereiche jeweils gleich groß sind, vergl. auch Figur
1 und 2.
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Die Speicher-FETs T10, T11 der gleichen Spalte Y1 können, wie in Figur
9 gezeigt, in einer gemeinsamen Wanne untergebracht werden, ohne daß erfindungsgemäße
Vorteile - hohe Toleranzen für die Betriebsspannungen und für die Herstellung -
beeinträchtigt werden: Falls das isolierte Gate G7 des Speicher-FETs T10 aufgeladen
werden sqll, Jedoch nicht das isolierte
Gate Gl des Speicher-FETs
Til des benachbarten Speicherelementes, dann ist der Lese-FET T20 in seinen niederohmigen
Zustand zu steuern, wohingegen der Lese-FET T21 in seinem hochohmigen Zustand verbleibt
- es liegt also an der Zeilenleitung Zu eine Zeilensteuerspannung an, jedoch nicht
an der Zeilenleitung Z2, vergl. uch Figur 4. Aus diesem Grunde liegt dann Erdpotential
E zwar am Drainbereich D2 des Lese-FET T20, aber nicht am Drainbereich D2 des Lese-FET
T21. Die gesperrten pn-Übergänge der Speicher-FETs TlO, -Til liegen jeweils an der
Kante zwischen dem Gate Gl und den Drainbereichen D1. Die Wanne liegt angenähert
auf dem Potential des Sourcebereiches S2 beider Speicher-FETs TlO/Tll, weil dieser
pn-Übergang beim Programmieren des Speicher-FETs T10 jeweils leitend ist. Zwischen
Wanne, d.h. Substrat einerseits und den Drainbereichen D7 der beiden betrachteten
Speicher-FETs andererseits liegen also Jeweils verschiedene Spannungen, und zwar
beim Speicher-FET T10 wegen des leitenden, nämlich das Erdpotential E weiterleitenden
Lese-FET T20 nahezu die volle Spannung zwischen der Wanne und der Erde E, aber wegen
des hochohmigen Zustandes des Lese-FET T21 keine nennenswerte Spannung zwischen
der Wanne einerseits und dem Drainbereich D1 des Speicher-FETs T11 andererseits.
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18 Ansprüche.
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13 Figuren