DE2837255A1 - Von ladungskopplungsbauelementen gebildete speicheranordnung und verfahren zur herstellung solcher bauelemente - Google Patents

Von ladungskopplungsbauelementen gebildete speicheranordnung und verfahren zur herstellung solcher bauelemente

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DE2837255A1
DE2837255A1 DE19782837255 DE2837255A DE2837255A1 DE 2837255 A1 DE2837255 A1 DE 2837255A1 DE 19782837255 DE19782837255 DE 19782837255 DE 2837255 A DE2837255 A DE 2837255A DE 2837255 A1 DE2837255 A1 DE 2837255A1
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Pallab Kumar Chatterjee
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Description

- 12 Patentanwälte
D'Pl-Ing. Dipl.-Chem. Dipl.-Ing.
E. Prinz - Dr. G. Hauser - G. Leises © ο 7 ο c c
Ernsbergerstrasse 19
8 München 60
Unser Zeichens T g151 24.August 1978
TEXAS INSTRUMENTS INCORPORATED
13500 North Central Expressway
Dallas, Texas, 75222 V.St.A.
Von Ladungskopplungsbauelementen gebildete Speicheranordnung und Verfahren zur Herstellung solcher Bauelemente
Di© Erfindung bezieht sich allgemein auf Halbleiterspeicher und insbesondere auf Speicher„ di© von Ladungs· kopplungsbauelementen (CCD) gebildet sind und verbesserte Speicherzellen oder Speicherstufen enthalten»
In den letzten Jahren sind viel Zeit9 Mühe und Geld für die Entwicklung kostengünstiger Speicher mit hoher Speicherdichte aufgewendet worden,, Dies war deshalb der Fallj weil die Computerindustrie ständig eine größere Speicherkapazität verlangte„ Als Folge dieser Entwicklungsarbeit ist die Anzahl der Speicherstufen auf jedem Halbleiter-Chip von 16 bis 64 000 gestiegen. Außerdem haben sich die Kosten pro Stufe um einen Faktor von etwa 200 verringert»
Schw/Ba
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Ein üblicher Aufbau für einen CCD-Speicher ist die Serien-Parallel^-Serien-Organisation. Dabei werden Informationen in Form von Ladungspäketen seriell in ein Schieberegister geladen. Wenn das Register voll ist, werden die Ladungspakete parallel in einen Speicherstapel geladen, der nach dem Prinzip arbeitet, daß zuerst eingegebene Daten zuerst wieder ausgegeben werden. Die Ladungspakete werden dann parallel durch Ubertragungskanalspalten in dem Stapel übertragen. Am Stapelausgang werden sie parallel in ein weiteres Schieberegister geladen. Die Ladungspakete werden dann seriell in eine Lesevorrichtung geschoben.
Ein Hauptgrund für die Zunahme der Anzahl der Stufen pro Halbleiter-Chip war die Entwicklung kleiner und zuverlässiger Speicherzellen,, Tausende dieser Zellen werden auf einem einzigen Halbleiter-Chip gebildet; die Chips werden zur Bildung größerer Speicher miteinander verbunden. Durch Erzeugung einer großen Anzahl von Speicherzellen in einem Halbleiter-Chip können große Einsparungen der Kosten pro Speicher-Bit erhalten werden, wenn sich eine brauchbare Ausbeute ergibt. Mit der Zunahme der Chip-Größe nimmt jedoch die Ausbeute ab; der Vorteil, eine große Anzahl von Stufen pro Halbleiter-Chip durch Verwendung größerer Chips zu erhalten, wird daher durch die Herabsetzung der Ausbeute wieder Zunichte gemacht. Derzeit sind Halbleiter-Chips mit Seitenlängen von 3,75 bis 6,25 mm (150-250 mils) in der Halbleiterindustrie üblich. Demnach ist es erwünscht, die von jeder Speicherzelle besetzte Fläche zu reduzieren, damit
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die Anzahl der Stufen pro Halbleiter-Chip weiter vergrößert wird.
Eine wichtige Einschränkung der bisher bekannten Speicherzellen besteht darin, daß sie eine geringere Speicherkapazität pro Flächeneinheit haben, als es erwünscht wäre. Eine hohe Speicherkapazität pro Flächeneinheit ist deshalb erwünscht, weil mit der Zunahme der Anzahl von Stufen pro Chip die Größe Jeder Zelle zwangsläufig abnehmen muß. Somit nimmt auch die in Jeder Zelle gespeicherte Ladungsmenge ab. Schließlich wird ein Punkt erreicht, über den hinaus die Zelle nicht mehr verkleinert werden kann,- da die Ladungsmenge, die in dieser Zelle gespeichert werden kann, nicht mehr vom Räuschen unterscheidbar ist. Somit ist die Ladungskapazität pro Flächeneinheit eine fundamentale Einschränkung der minimalen Zellengröße.
Bisher bekannte Zellen haben auch einen zweiten nachteiligen Parameter, der als Leckstrom bezeichnet wird. Der Leckstrom ist ein Maß für die Menge der Elektronen-Löcher- Paare, die in der Zelle thermisch erzeugt werden. Diese Ladungsträger sind unerwünscht, da sie die als Information gespeicherte Ladungsmenge ändern. Sie löschen die Informationsladung schließlich völlig aus. Zur Vermeidung dieses Löschungseffekts muß die Informationsladung in der Zelle periodisch in gewissen MinimumzeitIntervallen aufgefrischt werden. Die Auffrischungsperiode ist dem Leckstrom in der Zelle umgekehrt proportional.
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Wegen dieser und anderer Einschränkungen der bisher bekannten Zellen und wegen der Forderung nach einer größeren Anzahl von Speicherzellen pro Halbleiter-Chip soll mit Hilfe der Erfindung ein von ladungsgekoppelten Bauelementen gebildeter Speicher mit verbesserten Eigenschaften gebildet werden. Der mit Hilfe der Erfindung zu schaffende Speicher soll aus Stufen bestehen, die eine größere Speicherkapazität pro Flächeneinheit aufweisen. Die Stufen des mit Hilfe der Erfindung zu schaffenden Speichers sollen einen kleineren Leckstrom haben, während sie gleichzeitig eine vergrösserte Speicherkapazität pro Flächeneinheit aufweisen.
Nach der Erfindung wird dies mittels eines von Ladungskopplungsbauelementen gebildeten Speichers erzielt, der aus einem Feld aus Serien-Parallel-Serien-Speicherblöcken besteht. Der Speicher enthält Vorrichtungen zum selektiven Adressieren jedes der Blöcke mittels Adressierungssignalen, die außerhalb des Speichers erzeugt werden; ferner enthält er Lese-und Schreahrorrichtungen zum Lesen und Schreiben von Daten in jedem ausgewählten Block.Außerdem enthält der Speicher eine Steuervor» richtung zum Steuern der Lese- und Schreiboperationen in Abhängigkeit von außerhalb des Speichers erzeugten Steuer- und Taktsignalen. Jeder Block besteht aus einem N-stufigen, von Ladungskopplungsbauelementen gebildeten Serien-Parallel-Register, einem MxN-stufigen, von Ladungskopplungsbauelementen gebildeten Speicherstapel sowie einem N-stufigen , von Ladungskopplungsbauelementen gebildeten Serien-Parallel-Register. Der Speicherstapel weist N Eingänge auf, die parallel an N Ausgänge des Serien-Parallel-Registers angeschlossen sind. Ferner
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weist der Stapel N Ausgänge auf, die an N parallele Eingänge des Parallel-Serien-Registers angeschlossen sind. Auf diese Weise entsteht ein JBerien-Parallel-Serien-Ladungsübertragungskanale
In einer Ausführungsform enthält jede Stufe des Registers und des Stapels ein P-leitendes Halbleitersubstrat mit einer ersten Oberfläche. Auf dieser ersten Oberfläche liegt eine Isolierschicht mit gleichmässiger Dicke. Ein Ladungsübertragungskanal durchläuft jede Stufe. Auf der Isolierschicht liegen quer zum Kanal wenigstens zwei Phasenelektroden. Das Halbleitersubstrat unterhalb jeder Phaeenelektrode ist in eine Barrierenzone und eine benachbarte, von dem Kanal begrenzte Senkenzone unterteilt. In jeder Barrierenzone liegt relativ nahe bei der ersten Oberfläche eine flache P-dotierte Schicht. In den Barrierenzonen und den Senkenzonen liegt relativ nahe bei der flachen P-dötierten · Schicht eine einen vergrabenen Kanal bildende N-dotierte Schicht. In jeder Senkenzone und jeder Barrierenzone liegt eine verstärkt P-dotierte,Schicht in relativ weitem Abstand von der ersten Oberfläche; diese Schicht weist eine Akzeptordotierung auf, die größer als die Dotierung des P-leitenden Halbleitersubstrats ist.
Die Erfindung wird nun an Hand derZeichnung beispielshalber erläutert. Es zeigen:
Fig.1 ein Blockschaltbild eines Halbleiterspeichers nach der Erfindung,
Fig.2 ein Blockschaltbild zur Veranschaulichung von Einzelheiten des Aufbaus eines der Speicherblöcke von
Fig·1' 909809/1084
Fig.3 ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise des Speicherbloeks von Fig.2,
Fig.4a bis 4c Schnittansichten und Potentialdiagramme zur Erläuterung des Aufbaus und der Arbeitsweise einer Stufe des Speicherbloeks von Fig.2,
Fig.5 ein Diagramm zur Veranschaulichung der Beziehung zwischen der Gate-Substrat-Spannung und dem Kanalpotential in den Stufen von Fig.4,
Fig.6 einen Schnitt quer zum Ladungsübertragungskanalder Stufe von Fig.5 und
Fig.7a bis 7m Schnitte zur Erläuterung des Herstellungsverfahrens für die Stufe von Fig.4.
In Fig.1 ist ein Blockschaltbild eines von Ladungskopplungsbauelementen gebildeten Speichers (CCD -Speicher) dargestellt. Dieser spezielle Speicher hat eine Speicherkapazität zum Speichern von 64 000 Binärinformationsbits. Der Speicher ist aus Ladungskopplungsbauelementen (CCD) aufgebaut; er ist aus einem einzigen Halbleiter-Chip hergestellt.
Grundsätzlich besteht der CCD-Speicher aus einer Speichermatrix 10,' einer Adressendecodierlogik 20, einer Eingabe/ Ausgabe-Logik 30, einer Taktlogik 40 und einer Bezugsspannungslogik 45. Die Energiezufuhr zu diesen Baueinheiten erfolgt über die Leitungen 46. Die Speichermatrix 10 besteht aus 16 Serien-ParalletSerien-Speicherblöcken 11. Für jeden Block 11 ist eine Regenerierungslogik 12 vorgesehen. Jeder der 16 Blöcke hat eine Speicher-
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kapazität zum Speichern von 4096 Binärinformationsbits.
Die Adressendecodierlogik 20 wählt in Abhängigkeit von Adressieriingssignalen AO bis A3, CE und CS einen der 16 Speicherblöcke 11 aus. Die Adressendecodierlogik kann unter Verwendung bereits beschriebener digitaler Baueinheiten aufgebaut werden; ein Beispiel ist in "IEEE Transaction on Electron Devices9 Band ED-23, Seiten 117 bis 126, Februar 1976 beschrieben. Die Adressierungssignale werden außerhalb des CCD-Speichers erzeugt und dem Speicher über Leitungen 21 zugeführt. Wenn das Signal CE einen hohen Spannungswert hat und das Signal CS einen niedrigen Spannungswert hat, wird die Adressendecodierlogik 20 freigegeben. Die Adressendecodierlogik 20 empfängt an den Leitungen Signale AO bis A3* sie decodiert diese Signal AO bis A3 und erzeugt an Leitungen 22 Wählsignale. Die Leitungen 22 stellen wahlweise eine Verbindung zu einem Speicherblock und einer Regenerierungslogik her. Die an diesen Leitungen erzeugten Signale werden als Wählsignale interpretiert«
Die binäre Information wird in der folgenden Weise in einen ausgewählten Serien-Parallel-Serien-Speicherblock (SPS-Speicherblock) geschrieben. Eine Leitung 31 ist mit der Eingabe/Ausgabe-Logik 30 verbundene An diese Leitung wird die binäre Information von einer außerhalb des CCD-Speichers befindlichen Quelle angelegte Die Eingabe/Ausgabe-Logik 30 puffert das Signal an der Leitung 31 und überträgt es an die Leitung 32β Die Leitung 32 ist mit einem Eingang der Regenerierungs-
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logik für jeden der SPS-Speieherblöcke verbunden, doch wird das Signal an der Leitung 32 nur vom ausgewählten Block angenommen. Zusammen mit den Speicherblöcken kann irgendeine von mehreren verschiedenen Regenerierungsanordnungen benutzt werden. Ein Beispiel einer solchen Regenerierungsanordnung ist in der USA-Patentanmeldung SN 499 717 vom 22.August 1974 beschrieben.
In der gleichen Weise wird die binäre Information aus einem ausgewählten SPS-Speicherblock über Leitungen und 34 gelesen. Die Leitung 33 ist mit einem Ausgang jedes SPS-Speicherblocks über die Regenerierungslogik angeschlossen. Ein ausgewählter Block benutzt von der Bezugsspannungslogik' 45 gebildete Bezugsspannungssignale zum Lesen der ausgewählten Bits und zur Erzeugung von Informationssignalen an der Leitung 33. Die Eingabe/ Ausgabe-Logik 30 ist an die Leitung 33 angeschlossen und sie puffert die Signale an der Leitung 33 für die Weitergabe zur Leitung 34. Die gepufferten Signale an der Leitung 34 werden von digitalen Schaltungen außerhalb des CCD-Speichers gelesen,, Ein Beispiel einer Schaltung zum Puffern der Signale an der Leitung 33 ist in Fig.1a angegeben.
Die oben beschriebenen Schreib- und Leseoperationen werden außerdem von den Signalen R/VT, CK1 und CK2 gesteuert. Diese Signale werden dem CCD-Speicher über Leitungen 35,41 bzw. 42 zugeführt.Die Leitung 35 ist mit der Eingabe/Ausgabe-Logik 30 verbunden; sie dient auch der Ansteuerung einer Leitung 36, die an die Regenerierungslogik 12 jedes Blocks angeschlossen ist. Eine hohe
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Spannung an der Leitung 35 wird als Lesebefehl interpretiert, und eine niedrige Spannung wird als Schreibbefehl interpretiert.Die Leitungen 41 und 42 sind mit jedem der SPS-Speicherblöcke 11 und mit der Taktlogik verbunden. Die Taktlogik 40 empfängt an den Leitungen und 42 die Signale CK1 und CK2, und sie erzeugt in Abhängigkeit davon Taktsignale SP1, SP2, P1, P2, P3, P4, PS1 und PS2. Diese Signale dienen der Zeitsteuerung der Ladungsübertragungsvorgänge innerhalb der SPS-Speicherblöcke 11. Mehrere Leitungen 43 verbinden die Taktlogik 40 mit den SPS-Speicherblöcken 11; sie übertragen die erzeugten Taktsignale.
Ein wichtiges Merkmal des beschriebenen CCD-Speichers ist die Struktur der Zellen innerhalb der SPS-Speicherblöcke. Der Zellenaufbau vergrößert die Ladungsspeicherkapazität pro Flächeneinheit in jeder Speicherzelle im Block 11. Dies ist ein äußerst erwünschtes Ergebnis, da für eine gegebene Zellenfläche die in ihr gespeicherte Ladungsmenge leichter gelesen werden kann. Als Alternative kann eine nach der Erfindung aufgebaute Zelle hinsichtlich ihrer Fläche verkleinert werden, so daß die Speichermenge auf einer gegebenen Chip-Größe erhöht werden kann. Der besondere Aufbau ergibt auch einen niedrigeren Leckstrom. Daher kann das Zeitintervall zwischen Auffrischzyklen verlängert werden.'
In Fig.2 ist ein (nicht maßstäbliches) Blockschaltbild eines SPS-Speicherblocks dargestellt, der die hier zu beschreibenden Zellen enthält. Der Speicherblock besteht aus einem N-stufigen Serien-Parallel-Register 50, einem MxN-stufigen Stapel 60 und einem N-stufigen Parallel-Serien-Register 70« Die Register und 70 enthalten serielle Ladungsübertragungswege 51 bzw. 71. Der Stapel 60 enthält parallele Ladungs-
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übertragungswege 61. Die Ladungsübertragungswege 51, 61 und 71 bestehen aus Speicherzellen, die nach der Erfindung aufgebaut sind; sie werden-später im Zusammenhang mit den Figuren 4 bis 9 näher erläutert.
Das Serien-Parallel-Register 50 besteht aus einer Ladungseingabevorrichtung 53 und N in Serie geschalteten Stufen 54. Die Ladungseingabevorrichtung 53 weist eine Eingangsleitung 55 für den Smpfang von Dateneingangssignalen auf. Die Ladungseingabevorrichtung 53 erzeugt in Abhängigkeit von den Eingangssignalen an der Leitung 55 Ladungspakete, die den Binärwert "0" oder "1" repräsentieren. Diese Ladungspakete werden längs des Ladungsübertragungsweges 51 von Stufe zu Stufe weiterbewegt. Jede Stufe enthält erste und zweite Serienübertragungs-Phasenelektroden 56 und 57 zur Steuerung der Ladungsübertragung. Die Leitungen 58 und 59 sind an die Elektroden 56 bzw. jeder Stufe angeschlossen. Die Taktsignale SP1 und SP2 werden an die Leitungen 58 bzw. 59 angelegt.
Der Stapel 60 besteht aus mehreren Spaltenkanälen 61 und Spaltenkanalbegrenzungen 62; die Spalterikanalbegrenzungen sind als Doppellinie dargestellt. Jede Stufe 54 des Registers 50 weist eine Ausgabezon· auf, die mit einem Eingang 68 eines Spaltenkanals verbunden ist. Die Kanäle und die Kanalbegrenzungen wechseln sich parallel zueinander ab, und sie verlaufen senkrecht zum Register 50„ Der Stapel 60 enthält eine Serien-Parallel-Übertragungselektrode 63, mehrere erste und zweite Parallel-Übertr"agungs-Phasenelektroden 64
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und 65 und eine Parallel-Serien-Übertragungselektrode zum Bewegen von Ladungen durch die Spaltenkanäle. Diese Elektroden verlaufen senkrecht zu den Kanälen, und sie erstrecken sich in Querrichtung über alle Kanäle. Außerdem liegen die Elektroden 63 teilweise über der Ausgabezone der Stufen 54 im Register 50. Leitungen 6? sind an die Elektroden 63» 645 65 und 66 angeschlossen^ an diese Elektroden werden zur Steuerung der Ladungsbewegung die Taktsignale P1„ P2, P3 und P4 angelegt.
•Das Parallel-Serien-Register 70 besteht aus N in Serie geschalteten Stufen 72 und einer Ladungsdetektorvorrichtung 73ο Jede Stufe 72 weist eine Eingabezone auf, die mit dem Ausgang 69 eines Spaltenkanals verbunden ist. Die Übertragungselektrode 66 liegt teilweise über der Eingabezone des Registers 70o Jede Zone 72 enthält erste und zweite Serienübertragungs-Phasenelektroden 74 und 75 zur Steuerung der Ladungsübertragung durch das Register. Die Leitungen 76 und 77'· sind mit den Elektroden 74 bzw0 75 verbunden; an sie werden die Taktsignale PS1 und PS2 angelegt. Die Ladungsdetektorvorrichtung 73 liest die Anwesenheit oder die Abwesenheit einer den Binärwert "1" oder "0" in der letzten Stufe repräsentierenden Ladung, und sie erzeugt an der Leitung 78 ein Ausgangssignal^ das den Wert der gelesenen Ladung -wiedergibt.
In Fig.3 ist ein Zeitdiagramm des SPS-Speicherblocks dargestellt. Dieses Diagramm erläutert eine Ablauffolge, in der eine Ladung durch die Baueinheiten des Speicherblocks bewegt wirdο
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Im Verlauf eines ZeitIntervalls 81 injiziert die Eingabevorrichtung 53 Ladungspakete in Abhängigkeit von sequentiellen digitalen EingangsSignalen an der Leitung 55. Die Taktsignale SP1 und SP2 wechseln sich ab, damit diese injizierten Ladungspakete durch die N Stufen des Registers 50 bewegt werden. Im Falle eines N-Kanal-Bauelements liegen alle Ladungspakete in Potentialsenken unter der Elektrode 56, wenn das Taktsignal SP1 einen hohen Spannungswert'hat und das Taktsignal SP2 einen niedrigen Spannungswert hat. Wenn andrerseits das Taktsignal SP1 einen niedrigen Spannungswert hat und das Taktsignal SP2 einen hohen Spannungswert hat, bewegen sich die Ladungspakete in Potentialsenken unter den Elektroden 57. Nach N Zyklen dieser SP1-SP2-Taktfolge ist in jeder Stufe des Registers 50 ein Ladungspaket gespeichert.
Im Verlauf eines Zeitintervalls 82 hat das Taktsignal P1 einen hohen Spannungswert, und die Gruppe der Latmgspakete im Register 50 bewegt sich parallel aus jeder Stufe des Registers 50 in den Stapel 60 unter die Elektrode 63.Während dieses Zeitintervalls haben die Taktsignale SP1 und SP2 einen niedrigen Spannungswert.
In einem anschliessenden Zeitintervall 83 nimmt das Taktsignal P2 einen hohen Wert an, und die Ladungspakete unter der Elektrode 63 bewegen sich unter eine benachbarte Elektrode 64. Die Folge der Taktsignale SP1 und SP2 wird fortgesetzt, und das Register 50 beginnt, sich wieder aufzufüllen.
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Während eines weiteren Zeitintervalls 84 hat das Taktsignal P2 einen niedrigen Wert, während das Taktsignal P3 einen hohen Wert hat; die Ladungspakete im Stapel bewegen sich dabei unter die Elektroden 65. Zur Auffüllung des Registers 50 wird auch hier wieder die Folge der Taktimpulse SP1-SP2 fortgesetzt.
Im Verlauf eines weiteren Zeitintervalls 85 hat das Taktsignal P4 einen hohen Wert, so daß sich die Ladungspakete unter der Elektrode 65 unter die benachbarte Elektrode 66 bewegen.Es sei bemerkt, daß es nicht die gleiche Gruppe der Ladtmgspakete ist, die sich während des vorangehenden Zeitintervalls 82 aus dem Register 50 in den Stapel 60 bewegt hat. Die Zeitintervalle 83 und 84 müssen M mal wiederholt werden, damit sich eine bestimmte Gruppe der Ladungspakete durch den Stapel 60 bewegt. Während des Zeitintervalls 85 kann auch eine neue Gruppe von Ladungspaketen aus dem Register 50 in den Stapel 60 bewegt werden.
Im Verlauf eines weiteren Zeitintervalls 86 werden die Taktsignale PS1 und PS2 derart fortgeschaltet, daß die Ladungspakete vom Bereich unterhalb der Elektroden 66 in das Register 70 und dann seriell durch das Register 70 in die Detektorvorrichtung bewegt werden. Zum Auffüllen des Registers 70 hält die Folge der Taktimpulse SP1-SP2 weiterhin an.
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Der genaue Aufbau jeder Zelle oder Stufe des Speicherblocks von Fig.2 wird nun im Zusammenhang mit Fig.4 gnau erläutert. In Fig.4a ist eine Schnittansicht längs der Ladungsübertragungswege 51, 61 oder 71 von Fig.2 dargestellt. Eine typische Zelle längs dieser Ladungsübertragungswege ist in Fig.4a durch den innerhalb der gestrichelten Linie 90 liegenden Aufbau angegeben. Jede Stufe enthält ein P-leitendes Halbleitersubstrat 91 mit einer ersten Oberfläche 92. Auf der Oberfläche 92 befindet sich eine Isolierschicht 93. Quer zum Ladungsübertragungsweg durch die Stufe liegen auf der Isolierschicht 93 zwei Phasenelektroden 94 und 95. Die Phasenelektroden 94 und 95 entspechen den Serienübertragungselektroden 56 und 57 im Serien-Parallel-Register 50. In der gleichen Weise entsprechen die Phasenelektroden 94 und 95 den Parallelübertragungselektroden 64 und 65 des Stapels 60. Ferner entsprechen diese Phasenelektroden 94 und 95 den Seri.enübertragungselektroden 74 und 75 im Parallel-Serien-rRegister 70.
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Das Halbleitersubstrat unter jeder Phasenelektrode 94 und 95 ist in eine Barrierenzone 96 und eine Senkenzone 97 unterteilt. Die Barrierenzone 96 liegt angrenzend an die Senkenzone 97. Beide Zonen sind an ihren Seiten von Ladungsübertragungskanalbegrenzungen, beispielsweise den Kanalbegrenzungen 62 von Fig.2, begrenzt. Relativ nahe der ersten Oberfläche 92 liegt in jeder Barrierenzone 96 eine P-dotierte Schicht 98. In Fig.4a ist diese P-dotierte Schicht 98 als eine Schicht aus Minuszeichen dargestellt, die eine unbewegliche negative Ladung darstellen, die im Substrat 91 verbleibt, wenn die beweglichen Ladungen der Dotierungsschicht 98 abgeleitet worden sind. Außerdem liegt innerhalb der Zonen 97 und 96 relativ nahe der flachenP-dotierten Schicht 98 eine einen vergrabenen Kanal bildende Dotierungsschicht 99. Ferner liegt nach der Erfindung sowohl innerhalb der Senkenzone 97 als auch innerhalb der Barrierenzone 96 eine verstärkt P-dotierte Schicht 100. Die verstärkt P-dotierte Schicht 100 liegt im Substrat 91 in einem relativ großen Abstand von der Oberfläche 92„ Die Kombination der Schichten 98 und 99 und der verstärkt P-dotierten Schicht 100 ergibt ein Oberflächenkanal-Ladungskopplungsbauelement mit einer vergrößertön Verarmungskapazität und somit mit einer verbesserten 'Ladungsspeicherkapazität. Eine genaue Analyse dieser verbesserten LadungsSpeicherkapazität wird später im Zusammenhang mit Fig.5 erläutert.
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Die Art und Weise, wie die Ladungspakete von einer Stufe zur anderen übertragen werden, ist in denFiguren 4b und 4c angegeben. Insbesondere zeigen diese Figuren das Oberflächenpotential 0g längs der Oberfläche der Struktur von Fig.4a an zwei verschiedenen Zeitpunkten. In Fig.4b sind die Taktsignale an den Phasenelektroden 94 und 95 eingeschaltet, was bedeutet, daß sie ihr Arbeitspotential haben, während die Taktsignale an der Elektrode 95 in Fig.4c abgeschaltet sind. Wenn ein Taktsignal abgeschaltet ist, hat das Oberflächenpotential an der Barrierenzone unterhalb der entsprechenden Elektrode den Wert 0S1, und das Oberflächenpotential in der Senkenzone unter der entsprechenden Elektrode hat den Wert 0S2· Wenn ein Taktsignal eingeschaltet ist, hat das Oberflächenpotential in der darunterliegenden Barrierenzone den Wert 0g,,und das Oberflächenpotential in der darunterliegenden Senkenzone hat den Wert 0S^· Damit eine Ladungsübertragung vom Bereich unter einer Elektrode in den Bereich unter der benachbarten Elektrode erfolgt, muß das Oberflächenpotential 0g, größer als das Oberflächenpotential 0g2 sein. Diese Bedingung ist aus Fig.4c ersichtlich. Die Bedingung kann jedoch ohne weiteres für eine Vielzahl von Taktspannungen und Ladungsverteilungen für die Dotierungsschichten 98, 99 und erfüllt werden. Diese Tatsache wird nun unter Bezugnahme auf Fig.5 zusammen mit der erhöhten Ladungskapazität der Stufen erläutert.
Fig.5 zeigt das Oberflächenpotential in den Senken- und Barrierenzonen der in Fig.4 dargestellten Stufe in Abhängigkeit von der Gate-Substrat-Spannung VqS· Die Kurve 110 zeigt das Oberflächenpotential in Abhängigkeit von der Spannung V^g in der Senkenzone, während die Kurve 111 das Oberflächenpotential in Bezug auf die Spannung V~g in der Barrierenzone zeigt.
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In Fig.5 sind auch die Kurven 112 und 113 enthalten, die die Abhängigkeit zwischen dem Oberflächenpotential und der Spannung VGS für eine der Struktur von Fig.4a ähnliche Struktur zeigen, die jedoch keine N-dotierte Schicht 99 und keine verstärkt P-dotierte Schicht 100 enthält. Eine solche Struktur entspricht herkömmlichen CCD-Stufen mit zwei Taktphasen. Wie Fig.5 zeigt, besteht die Wirkung der Hinzufügung der verstärkt P-dotierten Schicht 100 in der Barrierenzone 96 darin, das Oberflächenpotential in dieser Zone für eine gegebene Gate-Substrat-Spannung abzusenken. Diese Absenkung des Oberflächenpotentials steht jedoch in einem nichtlinearen Zusammenhang mit der Spannung VGS- Beispielsweise sei beachtet, wie sich die Kurve 111 in dem Bereich krümmt,in dem sich die Spannung VGS zwischen 0 und 5 Volt ändert. Die verstärkt P-dotierte Schicht 100 hat eine ähnliche Wirkung auf das Oberflächenpotential in den Bereichen 96 und 97. Als Folge davon hat die Kurve 110 für ein gegebenes Oberflächenpotential eine Neigung, die größer als die Neigung der Kurve 111 ist. Auf Grund der Wirkung der N-dotierten Schicht 99 -liegt die Kurve 110 jedoch links der Kurve 111. Das bedeutet, daß in den Zonen 96 und 97 die verstärkt P-dotierte Schicht das Oberflächenpotential in einer nichtlinearen Abhängigkeit von der Spannung VGS absenkt, während die N-dotierte Schicht 99 die sogenannte "flatband"-Spannung in einer negativen Richtung verschiebt. Diese "fiatband"-Spannung ist diejenige Spannung, die an der Gate-Elektrode eines MOS-Kondensators zur Reduzierung des Oberflächenpotentials im darunterliegenden Substrat auf den Wert 0 angelegt werden muß. In einem Diagramm, das das Oberflächenpotential abhängig von der
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Gate-Spannung zeigt, ist die "fiatband"-Spannung der Punkt auf der Gate-Spannungsachse, bei dem das Oberflächenpotential Null ist. In Fig.5 sind die Oberflächenpotentiale in einer bevorzugten Ausführungsform dargestellt, in der die Dichte und die Tiefe der verstärkt P-dotierten Schicht und der N-dotierten Schicht so dimensioniert sind, daß die "fiatband"-Spannung der Zonen 96 und 97 in negativer Richtung um einen Betrag verschoben wird, bei dem das Oberflächenpotential der Zonen 96 und 97 beim Arbeitswert der Taktphasenspannung im wesentlichen ebenso groß wie in der Stufe ohne verstärkt P-dotierte Schicht ist.
Es folgt nun eine Analyse der verbesserten Ladungskapazität der Zelle 90. Im allgemeinen ist die Ladungskapazität der Zelle ein Maß für die Ladungsmenge, die in einer Senkenzone 97 gespeichert werden kann. Es ist gezeigt worden, daß die Ladungskapazität gleich der Kapazität C multipliziert mit derjenigen Gate-Substrat-Spannung ist, die zur Verschiebung des Oberflächenpotentials der Senkenzone zum Oberflächenpotential der Barrierenzone erforderlich ist. In Fig.5 ist diese Änderung der Spannung VGg für eine Zelle ohne verstärkt P-dotierte Schicht 100 als ÄVr und für eine Zelle mit einer verstärkt P-dotierten Schicht 100 als AVGE dargestellt. Aus dieser Figur ist klar erkennbar, daß AVG„ größer als AVq ist. Dies ist deshalb der Fall, weil die verstärkt P-dotierte Schicht 100 eine nichtlineare Krümmung der Kurven 110 und 111 verursacht, wie oben angegeben wurde, so daß sich eine vergrößerte Gate-Sübstrat-Spannungsdifferenz zwischen den zwei Kurven für ein gegebenes Oberflächenpotential 0S ergibt.
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Allgemein gilt, daß die Krümmung der Kurven 110 und 111 größer wird, wenn die Dichte der P-dotierten Schicht größer wird. Jedoch gibt es eine Grenze hinsichtlich des Ausmaßes, indem die Ladungsdichte der P-dotierten Schicht 100 vergrößert werden kann. Diese Grenze ergibt sich daraus, daß das Oberflächenpotential 0S, größer als das Oberflächenpotential 0„? sein muß. Wenn die Ladungsdichte der dotierten Schicht 100 zunimmt, nähert sich das Oberflächenpotential 0„ dem Oberflächenpotential 0S2 an. Theoretisch kann eine In einer Potentialsenke unter einer Elektrode gespeicherte Ladung in die Potentialsenke unter einer zweiten Phasenelektrode übertragen werden, wenn das Oberflächenpotential unter der Barrierenzone der zweiten Elektrode größer oder gleich dem Oberflächenpotential in einer Senkenzone unter der ersten Elektrode ist. Es ist jedoch ein Spannungsabstand V™ erwünscht f da ein solcher den Ladungsübertragungswirkungsgrad vergrößert und das Bauelement reproduzierbarer macht.
Eine Zelle mit vergrößerter Ladungsspeicherkapazität und einem Spannungsabstand V^ kann entsprechend Fig.4a aufgebaut werden, bei der die Dichte und die Tiefe der verstärkt P-dotierten Schicht 100, der N-dotierten Schicht 99 und der P-dotierten Schicht 98 einen weiten Wertbereich haben. Beispielsweise kann die P-dotierte Schicht 98 eine Gaußsche Verteilung aufweisen, deren Spitzenwert im Bereich von 500 bis 2000 S unter der Oberfläche 92 liegt; die N-dotierte Schicht 99 kann eine Gaußsche Verteilung aufweisen, deren Spitzenwert im Bereich von 3000 bis 10 000 8 unter dieser Oberfläche liegt; die verstärkt P-dotierte Schicht 100 kann eine Gaußsche Verteilung aufweisen, deren Spitzenwert im Bereich von 5000 bis 15 000 S unter der Oberfläche 92 liegt.' In dieser Aus führung s form beträgt die
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Spitzendichte der P-dotierten Schicht 98 etwa
(1,0-50) χ 101'Ionen/cm , die Spitzendichte der
N dotierten Schicht 98 beträgt etwa (O,5-5O)x1O Ionen/cm^, und die Spitzendichte der verstärkt P-dotierten Schicht
Λ ty -2
100 beträgt etwa (1,0-50)x10 Ionen/cm . In einem anderen Ausführungsbeispiel hat die verstärkt P-dotierte Schicht 100 eine relativ gleichmässige Verteilung, die von der Oberfläche 92 aus bis etwa 5000 bis 15000 S unter die Oberfläche 92 reicht;, die den vergrabenen Kanal bildende Schicht 99 hat eine relativ gleichmässige Verteilung, die von der Oberseite der Schicht 100 bis zur Oberfläche 92 reicht.
In Fig.6 ist ein Querschnitt einer Zelle 90 quer zum Ladungsübertragungsweg dargeetellt. Ferner sind in Fig.6 die Quellen der Leck ladungserzeugung dargestellt. Eine dieser Quellen ist die Verarmungszone unter den Phasenelektroden. Dieser Bereich ist in Fig.6 durch die gestrichelte Linie 120 angegeben, die Größe des in der Verarmungszone 120 erzeugten Leckstroms ist dem Volumen der Verarmungszone proportional. Die verstärkte Dotierung in der Zone 120 auf Grund der P-dotierten Schicht 100 führt zu einem verringerten Volumen der Verarmungszone, was wiederum zu einer reduzierten Leckladung führt.
Eine zweite Quelle der Leckladung ist eine Komponente, die unter der dicken Feldoxidzone erzeugt wird, die den Kanal des Ladungskopplungsbauelements eingrenzt. Diese Zone ist in Fig.6 durch die gestrichelte Linie angegeben. In den von den gestrichelten Linien 121 umgebenen Bereichen ist eine endliche Verarmungszone vorhanden. Außerdem erfolgt der Übergang von der Feldoxidzpne in die Gate-Oxidzone allmählich über eine Strecke von etwa 5OOo2, und dieser allmähliche Verlauf erzeugt
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eine seitliche Abstufung des Oberflächenpotentials, die zu einem elektrischen Feld führt, das zum Transport der Ladungsträger in der Feldzone zur Speichersenke beiträgt. Durch Vergleich ist erkennbar, daß die hier beschriebene Struktur eine verstärkt P-dotierte Schicht 100 enthält, die sich in die Bereiche 121 des abgestuften Übergangs erstreckt. Eine solche Struktur wird beispielsweise dadurch erzielt, daß die P-dotierte Schicht mit relativ hoher Energie implantiert wird, so daß einige der die P-Dotierung hervorrufenden Ionen direkt in die Zonen 121 eindringen. Außerdem hat die mit hoher Energie durchgeführte Implantierung zur Folge, daß die die P-Dotierung hervorrufenden Ionen seitlich in die Übergangsζonen 121 streuen. Als Folge davon entsteht im Bereich 121 eine verstärkt dotierte Schicht, die der Oberflächenpotentialabstufung in diesen Bereichen entgegenwirkt, die auf das sich verjüngende Oxid zurückzuführen sind. Die Dichte und die Implantierungsenergie der P-dotierten Schicht 100 können so gewählt werden, daß der Feldgradient innerhalb der sich verjüngenden "Bereiche 121 tatsächlich umgekehrt wird. Beispielsweise führt eine mit 250 keV durchgeführte Implantation von Bor zu einer solchen Umkehr des Feldgradienten. Der Leckstrom der CCD-Stufe 90 mit verbesserter LadungsSpeicherkapazität ist zwei bis achtmal kleiner als der Leckstrom herkömmlicher Ladungskopplungsbauelemente, was auf den geschilderten Mechanismus zurückzuführen ist.
In den Figuren 7a bis 7e sind die Anfangsverfahrensschritte zum Aufbau einer hier beschriebenen Stufe dargestellt.Diese Figuren sind Querschnittsansichten quer zum Ladungsübertragungsweg„ der in Fig.6 dargestellt ist ο Der Zweck dieser ersten Verfahrensschritte ist es,
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den Umfang der Stufen zu bilden (d.h. den Ladungsübertragungsweg festzulegen). In einem ersten Schritt wird auf der . .Oberfläche 92 des Substrats 91 eine Siliziumdioxidschicht 140 gebildet. Die Siliziumdioxidschicht 14O hat eine Dicke von etwa 1000 S. Sie wird dadurch gebildet, daß das Siliziumsubstrat einer oxidierenden Atmosphäre bei einer Temperatur von etwa 10000C ausgesetzt wird. Anschliessend wird auf der Schicht 140 eine Siliziumnitridschicht 141 gebildet. Die Siliziumnitridschicht hat eine Dicke von etwa 1000 8; sie wird dadurch erzeugt, daß das Substrat 91 einer Atmosphäre ausgesetzt wird, die Silan und Ammoniak enthält. Anschliessend wird auf der äiliziumnitridschicht 141 eine Photoresistschicht 142 abgeschieden. Der Photoresist kann beispielsweise aus der Kodak-Metall-Ätzschmtzschicht bestehen.
Mit Hilfe der nächsten Verfahrensschritte werden längs der Seiten der einzelnen Stufen Feldoxidbereiche und entsprechende Kanalbegrenzungsbereiche gebildet. Zu diesem Zweck wird die Photoresistschicht 142 durch eine Maske mit ultraviolettem Licht bestrahlt, deren Muster dem Muster der gewünschten Ladungsübertragungswege und Kanalbegrenzungen entspricht. Die PhotoreAstschicht wird dann entwickelt, so daß die Photoresistbereichei43 nach Fig.7b zurückbleiben.
Die Scheibe wird dann einem selektivenÄtzvorgang (mittels nasser Chemikalien, Plasma oder Ionenfräseh)unterzogen, wodurch das Siliziumnitrid in den Flächenbereichen entfernt wird, an denen die Photoresistschicht abgetragen war. Auf diese Weise bleiben nur die Bereiche 144 des Siliziumnitrids nach diesem Ätzschritt zurück. Das Ergebnis ist in Fig.7c dargestellt. Anschließend wird durch die belichtete Oxidschicht eine P-Implantierung durchgeführt, damit die Kanalbegrenzungsbereiche i45a und 145b gebildet
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werden. Die Bereiche entsprechen beispielsweise den Kanalbegrenzungen 62 von Fig.2. Dieser Implantierungsschritt kann mit Borionen bei ungefähr 100 keV durchgeführt werden. Die Dosierung dieser Atome beträgt typischerweise (0,1-1,0)x10 Ionen/cm .
Anschliessend werden die Photoresistbereiche 143 mit Hilfe eines entsprechenden Reinigungsschritts entfernt, worauf durch Aufwachsen die Feldoxidbereiche 146a und i46b erzeugt werden. Dieser Schri^fc-t wird durchgeführt, indem die Scheibe einem Oxidationsvorgang unterzogen wird. Der Oxidationsvorgang besteht darin, daß die Scheibe für mehrere Stunden einem Dampf mit ungefähr 900 bis 10000C ausgesetzt wird. Während dieses Vorgangs maskieren die Mtridbereiche 144 die Oxidation an den Stellen, an denen sie vorhanden sind. Das Oxid wird während dieses Vorgangs mit einer Dicke von etwa 3000bis 10 000 S gebildet. Das Oxid dringt in die Oberfläche des Siliziums bis in eine Tiefe von etwa 1500 bis 2500 S ein. Die P+-Bereiche i45a und i45b werden nur teilweise verbraucht, während der Rest vor der Oxidationsfront ausdiffundiert. Das Ergebnis dieses Vorgangs ist in Fig.7d dargestellt.
Die Nitridbereiche 144 werden mit Hilfe eines Ätzmittels, beispielsweise mit Phophorsäure entfernt. Anschließend wird die Oxidschicht 14O mit Hilfe eines weiteren Ätzmittels, beispielsweise Fluorwasserstoff, entfernt. Dadurch ist die Bildung der Umrißlinien der Stufen beendet. Das Ergebnis ist in Fig.7e dargestellt. Unter Bezugnahme auf die Figuren 7f bis 7m werden die übrigen Schritte zum Aufbau der Stufen des aus Ladungskopplungsbauelementen gebildeten Speichers nach der Erfindung erläutert. Die Figuren 7f bis 7m zeigen Schnittansichten parallel
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zu einem der Lauungsübertragungswege 51, 61 oder 71 des Speicherblocks von Fig.2. Nach Fig.7f wird zunächst auf der Oberfläche 92 eine Gate-Oxidschicht 93 erzeugt. Die Dicke dieser Oxidschicht 93 kann irgendeinen zweckmässigen Wert haben; typischerweise beträgt sie 500 bis 10 000 8. Für die Schicht 93 kann eine thermische Oxidation angewendet werden.
Anschließend wird eine verstärkt P-dotierte Schicht 100 durch die Oxidschicht 93 in das Substrat 91 in den gesamten Kanalbereichen implantiert. Dieser Schritt ist in Fig.7g dargestellt. Die Ladungsdichte der Schicht 100 weist eine Gaußsche Verteilung auf, wobei das Verteilungsmaximum in einer Tiefe von etwa 5000 bis 15 000 8 unter der Oberfläche 92 liegt. Die Spitzenladungsdichte der Schicht 100 beträgt etwa (1,0-50)x101^Ionen/cm^. Damit der Leckstrom herabgesetzt wird, werden die Ionen und die Implantierungsenergie vorzugsweise so gewählt, daß sie innerhalb der Umfangslinie der Kanalbegrenzungsbereiche, beispielsweise der Bereiche 121 von Fig.6 liegen. Beispielsweise werden Borionen mit einer Implantierungsenergie von 250 keV zur Erzielung dieses Streueffekts angewendet. Zur Erzeugung des vergrabenen Kanals 131 wird eine N-Dotierung durch Implantation in den gesamten Kanalbereichen in das Substrat 91 eingebracht. Die Ladungsdichte des vergrabenen Kanals 131 weist eine Gaußsche Verteilung auf, deren Verteilungsspitze in einer Tiefe von etwa 3000 bis 10 000 8 unter der Oberfläche 92 liegt. Als Alternative können die Verfahrensschritte der Figuren 7f und 7g auch in der Reihenfolge umgekehrt werden. Das bedeutet, daß die verstärkt P-dotierte Schicht 100 und/oder der vergrabene Kanal 131 direkt in das Substrat 91 implantiert werden, bevor die Gate-Oxidschicht 93 gebildet wird.
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Unter Anwendung herkömmlicher photolithographischer Verfahren werden ausgewählte Flächenbereiche der Siliziumoxidschicht 93 maskiert, und längs des Kanals werden im Abstand voneinander liegende Streifen 150 auf Photoresistmaterial gebildet. In die Bereiche 151 der Siliziumdioxidschicht zwischen den Photoresiststreifen 150 werden dann P-Dotierungsionen, zweckmässigerweise unter Verwendung von Gallium, Indium oder Aluminium, implantiert. Dabei werden eine Strahlenergie von 55 keV und eine Dosierung von (1,0-50) χ 10 ' Ionen/cm angewendet. Dabei ist wichtig, daß die Strahlenergie ausreicht, die Ionen in die Siliziumdioxidschicht 93, Jedoch nicht in die darunterliegenden Oberflächenbereiche des Substrats 91 zu implantieren. Vorzugsweise sind die Dotierungsionen, die für die Implantierung gewählt werden, durch eine kleine Streuung hinsichtlich der Eindringtiefe für die angewendete Strahlenergie gekennzeichnet, so daß eine dichte Schicht aus Dotierungsionen in jedem der implantierten Siliziumoxidbereiche entsteht. Die Störstoffionen haben einen relativ großen Diffusionskoeffizienten in Siliziumoxid und einen relativ kleinen Diffusionskoeffzienten in Silizium. Flg.7h zeigt die Struktur bei dieseta Stadium des Herstellungsverfahrens.
Auf der Siliziumoxidschicht 93 wird dann eine Schicht aus polykristallinem Silizium gebildet, und es wird durch nasses Ätzen oder durch Plasmaätzen ein Muster gebildet, das gegen die implantierten Oxidbereiche 151 so versetzt ist, wie in Fig.71 dargestellt ist, damit die Elektroden 9k in Form von Streifen aus polykristallinem Silizium entstehen, die sich quer über den CCD-Kanal versetzt gegenüber den implantierten Bereichen 151 erstrecken. Ein Teil (beispielsweise eine
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Hälfte) der Länge ihrer Elektrode 94 aus polykristallinem Silizium liegt in Richtung der Kanallänge über jedem der implantierten Bereiche 151. Das polykristalline Silizium wird zweckmässigerweise bei einer Temperatur aufgebracht , die nicht so hoch ist, daß sich eine merkliche Ausdiffundierung von Storstoffen aus den Bereichen 151 in das darunterliegende Siliziumsubstrat ergibt. Dazu kann eine Temperatur von 300 bis 8000Cangewendet werden. Die polykristalline Siliziumschicht kann während der Aufbringung so dotiert werden, daß sie eine geeignet hohe Leitfähigkeit hat, damit sich ein guter elektrischer Leiter entwickelt. Als Alternative kann sie auch undotiert aufgebracht werden und dann mit Hilfe der Ionenimplantation dotiert werden. Dazu kann ein N-Störstoff wie Phosphor angewendet werden, der mit einer
15 Strahlenergie von 900 keV und einer Dosierung von 10 ■ bis 10 Ionen/cm in eine Tiefe von 4000 8 in das polykristalline Silizium implantiert wird. Dadurch wird das polykristalline Silizium dotiert, während die Anwendung eines Hochtemperaturbearbeitungsschritts vermieden wird. Zur exakten Ausrichtung der Elektroden 94 aus polykristallinem Silizium können in der Siliziumoxidschicht 93 Ausrichtmarkierungen angebracht werden.
Nach Fig.73 werden die Siliziumoxidbereiche zwischen den Elektroden 94 dann vorzugsweise unter Anwendung eines nassen Ätzprozesses abgeätzt, damit die darunterliegenden Oberflächenbereiche des Substrats 91 freigelegt werden. Auf diese Weise ergibt sich eine Selbstausrichtung des flachen P-Implantats 98 bezüglich der Ränder der polykristallinen Elektroden 94. Dies ist ein wichtiges Merk .-mal, da sich dadurch ein guter Ladungsübertragungswirkungsgrad des Ladungsübertragungsbauelements ergibt. Ohne Anwendung dieser Selbstausrichtung würden sich störende Potentialsenken und Potentialbarrieren ergeben, die diesen Wirkungsgrad verschlechtern wurden.
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Unter Anwendung eines thermischen Aufwachsvorgangs wird dann auf den Substratoberflächenbereichen zwischen den Elektroden 94 frisches Siliziumoxid gebildet. Dadurch ergeben sich Siliziumoxidbereiche mit der gleichen Dicke wie die Siliziumoxidschichten unter den Elektroden aus polykristallinem Silizium, so daß die Schicht 93 wieder entsteht. Diese?Oxidbildungsschritt ergibt auch eine Schicht 152 aus Siliziumoxid, die die Oberflächenbereiche der Elektroden 94 bedeckt. Die zur Bildung dieser Siliziumoxidschicht angewendete Temperatur kann so gewählt werden, daß eine Diffusion der N-Dotierungsionen aus den Oxidbereichen 151 in die darunterliegenden Oberflächenbereiche 98 des Substrats erfolgt. Als Alternative könnte ein zusätzlicher Hochtemperaturvorgang zur Erzielung dieser Diffusion angewendet werden. Die Temperatur dieses Diffusionsschritts kann 900 bis 10000C betragen. Als Beitrag zu diesem Diffusionsschritt wird der Dotierungsstörstoff vorzugsweise so gewählt, daß er einen relativ hohen Diffusionskoeffizienten in Siliziumoxid und einen relativ niedrigen Diffusionskoeffizienten in Silizium hat. Über der in Fig.71 dargestellten Struktur wird dann eine Photoresistschicht gebildet und in einem solchen Muster angebracht, daß Photoresistbereiche 153 entstehen. Jeder Photoresistbereich 153 überdeckt einen Teil, beispielsweise eine Hälfte, des zwischen den Elektroden 94 liegenden Kanals und einen Teil der Elektrode 94. Die unbedeckten Zonen der Siliziumoxidbereiche bilden die Barrierenzonen, die in der fertigen Struktur unter den Elektroden 95 liegen. In die nichtmaskierten Abschnitte der Siliziumoxidbereiche werden dann P-Dotierungsionen implantiert. Beispielsweise werden Galliumionen mit einer Implantierungsenergie von etwa 150 keV und einer Dosierung von 1,3 x 10 Ionen/cnr angewendet. Diese Struktur wird dann einer Wärmebehandlung
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zweckmässigerweise im Bereich von 800 bis 100O0C unterzogen, damit Ionen elektrisch in das Substrat 91 diffundieren und eine flache P-dotierte Implantierungsschicht 98 bilden. Die Schicht 98 unter den Elektroden kann aber auch direkt in das Substrat 91 durch die Oxidschicht 93 implantiert werden.
Die Photoresistbereiche 153 Werden entfernt, und über der Struktur wird eine Metallschicht, beispielsweise Aluminium, oder eine leitende Halbleiterschicht, beispielsweise polykristallines Silizium, in einem solcheh Muster aufgebracht, daß Elektroden 95 entstehen, die sich quer zur Breite des Kanals zwischen den Elektroden 94 aus polykristallinem Silizium erstrecken. Die Elektroden 95 weisen Ränder auf, die die Ränder jeweils angrenzender Elektroden 94 überlappen, wie in Fig.7m dargestellt ist. Typischerweise können unter Anwendung dieses Verfahrens Gate-Längen von 5yum bis 12 um (0,2 bis 0/5 mils) ohne weiteres erreicht werden.
Das unter Bezugsnahme auf die Figuren 7a bis 7m beschriebene Verfahren kann zum Aufbau eines Ladungskopplungsbauelements mit vergrabenem Kanal abgewandelt werden, indem epitaktische Aufwachsverfahren benutzt werden. Zur Herstellung eines Bauelements unter Anwendung epitaktischer Aufwachsverfahren wird durch Aufwachsen auf der Oberfläche des Substrats 91 eine verstärkt P-dotierte Schicht gebildet, die eine relativ gleichmässige Verteilung aufweist und eine Dicke von 5000 bis 15 000 S hat. Diese verstärkt P-dotierte Schicht wird durch Aufwachsen nur im Bereich der gesamten Kanalzone erzeugt. Typischerweise erfolgt das epitaktische Aufwachsen bei einer Temperatur von 1000 bis 12000C in Gas aus Siliziumtetrachlorid oder Silan. In ein
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Trägergas werden Dotierungsstoffe eingeführt, und die Dotierungsdichte wird durch den Partialdruck des Trägergases gesteuert. Beispielsweise kann als Dotierungsmittel Bor durch ein Trägergas aus B0H/- eingeführt werden. Eine gleichmäßige Dichtevon etwa (i,0-50)x 10 'Ionen/cnT kann unter Anwendung dieses Verfahrens erhalten werden. Im Anschluß daran wird in den Kanalbereichen auf der verstärkt P-dotierten Schicht eine vergrabene Kanalschicht gebildet. Die Dotierung dieser vergrabenen Kanalschicht hat eine relativ gleichmässige Verteilung von
Λ CL "Z
etwa (0,5-50) χ 1.0 Ionen/cm , und ihre Dicke beträgt etwa 3000 bis 10 000 S. Durch ein Trägergas PH, kann beispielsweise als Dotierungsstoff Phosphor eingeführt werden. Dann werden die Kanalbegrenzungen gebildet, wie im Zusammenhang mit den Figuren 7a bis 7e beschrieben wurde. Die Elektroden 9h und 95 werden entsprechend den Ausführungen im Zusammenhang mit den Figuren 7h bis 7m gebildet.
Es sei bemerkt, daß eine Alternativlösung zur Erhöhung der Ladungsspeicherkapazität zur Herabsetzung des Leckstroms im Hinblick auf die obigen Ausführungen einfach in einer Auswahl eines Substratmaterials mit höherer Dotierung gesehen werden kann. Ein Grund dafür, warum eine höhere Substratdotierung im gesamten Substrat unerwünscht ist, besteht darin, daß die Schwellenspannung peripherer Schaltungsanordnungen auf de,m Halbleiter-Chip zu hoch wird. Ein anderer Grund besteht darin, daß der Körpereffekt (die Abhängigkeit der Schwellenspannung von der Vorspannung am rückseitigen Gate) zu groi: ist. Ein weiterer Grund besteht darin, daß die Sperrschicht kapazitäten und die Kanalbegrenzungskapazitäten vergrößert werden, was zu einer Einschränkung der Arbeitsgeschwindigkeit der peripheren Schaltungsanordnungen führt. Eine verstärkt P-dotierte Schicht, die im gesamten Ladungs-
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Übertraglingskanal liegt, jedoch keine Erhöhung der Substratdotierung außerhalb des Kanals ergibt, ist daher wesentlich attraktiver zur Erhöhung der Ladungsspeicherkapazität und zur Verkleinerung des Lecksstroms in einer CCD-Struktur.
Es sind nun zahlreiche Ausführungsbeispiele der Erfindung genau beschrieben worden. Im Rahmen der Erfindung können noch viele weitere Änderungen und Abwandlungen durchführt werden. Beispielsweise können sowohl P-Kanal-T3a.uelemente als auch die oben beschriebenen N-Kanal-Bauelemente gebaut werden. Für den Aufbau eines P-Kanal-Bauelements wird das N-leitende Material durch ein P-leitendes Material ersetzt und umgekehrt.
Die Ladungsverteilungen und die Ladungsdichten bleiben im wesentlichen so, wie oben beschrieben wurde.
Als weitere Abwandlung kann die Anzahl der Phasenelektroden pro Stufe vergrößert werden. Beispielsweise kann jede Stufe drei oder vier Phasenelektroden enthalten. Eine weitere Abwandlung der obigen Einzelheiten besteht darin, daß der von Ladungskopplungsbauelementen gebildete Speicher so aufgebaut wird, daß er einen Ladungsübertragungskanal enthält, der kein Serien-Parallel-Serien-Ladungsübertragungskanal ist. Es könnte vielmehr ein gerader, serieller Ladungsübertragungsweg angewendet werden. In diesem Fall wäre die Anordnung ein von Ladungskopplungsbauelementen gebildetes Register mit vergrößerter LadungsSpeicherkapazität und verkleinertem Leckstrom.
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e e r s e i \ e

Claims (4)

  1. Patentanwälte
    DipJ--lng- DipL-Chem. Dipl-Ing
    E. Prinz - Dr. G. Hauser - G. Leiser2 8 3' ri 5
    Errisbergerstrasse 19
    8 München 60
    Unser Zeichen; T 3151 2.4.August 1978
    TEXAS INSTRUMENTS INCORPORATED
    13500 North Central Expressway
    Dallas, Texas 75222, V.St.A.
    Patentansprüche
    Aus Ladungskopplungsbauelementen aufgebaute Speicheranordnung aus einem Feld von Serien-Parallel-Serien-Speicherblöcken mJLt Adressierungsvorrichtungen zum wahlweisen Adressieren jedes der Speicherblöcke mit Hilfe von außerhalb den Speicheranordnung erzeugten Adressierungssignalen, Lese- und Schreibvorrichtungen zum Lesen bzw. Schreiben von Daten in jedem der ausgewählten Speicherblöcke, einer Steuervorrichtung zum Steuern der Lese- und Schreiboperationen abhängig von außerhalb der Speicheranordnung erzeugten Steuer- und Taktsignalen, einem N-stufigen, aus Ladungskopplungsbauelementen aufgebauten Serien-Parallel-Register in jedem der Speicherblöcke, einen aus Ladungskopplungsbauelementen aufgebauten MxN-stufigen Speicherstapel in jedem Speicherblock und einem N-stufigen, aus Ladungskopplungselementen aufgebauten Parallel-Serien-Register in jedem Speicherblock, wobei der Speicherstapel N Eingänge aufweist, die an N parallele Ausgänge des Serien-Parallel-Reglsters angeschlossen sind, sowie N Ausgänge aufweist, die an N parallele Eingänge des Parallel-Serien-Registers angeschlossen sind, so daß
    909809/1OiU
    ORiGiMAL INSPECTED
    ein Serien-Parallel-Serien-Ladungsübertragungskanal entsteht, dadurch gekennzeichnet, daß jede Stufe der Register und der Speicherstapel folgende Elemente enthält s
    (a) ein P-leitendes Halbleitersubstrat mit einer ersten Oberfläche,
    (b) eine Isolierschicht mit gleichmässiger Dicke auf der ersten Oberfläche,
    (c) einen durch die Stufe führenden Ladungsübertragungskanal,
    (d) wenigstens zwei Phasenelektroden auf der Isolierschicht quer zu dem Ladungsübertragungskanal, wobei das Halbleitersubstrat unter jeder Phasenelektrode in eine Barrierenzone und eine benachbarte, von dem Kanal begrenzte Senkenzone unterteilt ist,
    (e) eine flache, P-dotierte Schicht in jeder Barrierenzone relativ nahe der ersten Oberfläche,,
    (f) eine einen vergrabenen Kanal bildende N-dotlerte Schicht in jeder der Barrierenzonen und in jeder der Senkenzonen, die unter der flachen^ P~dotierten Schicht relativ nahe bei dieser Schicht liegt, und
    (g) eine verstärkt P~dotierte Schicht in jeder der Senkenzonen und Sperrschichtzonen relativ weit von der ersten Oberfläche entfernt mit einer Akzeptor«= dotierung, die größer als die Dotierung des P-leitenden HalbleiterSubstrats ist0
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  2. 2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Dichte und die Tiefe der verstärkt P-dotierten Schicht, der flachen P-dotierten Schicht und der einen vergrabenen Kanal bildenden Dotierungsschicht so dimensioniert sind, daß die "flatband"-Spannung der Senken- und Barrierenzonen in einer negativen Richtung so verschoben wird, daß das Oberflächenpotential der Senken-und Barrierenzonen bei einer aktiven Phasenelektrodenspannung im wesentlichen ebenso groß ist, -wie für den Fall, daß die Stufen keine verstärkt P-dotierte Schicht und keine einen vergrabenen Kanal bildende Schicht aufweisen.
  3. 3. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die flache P~dotierte Schicht eine Gaußsche Verteilung aufweist, deren Spitzenwert in einem Abstand im Bereich von 500 bis 2000 S von der Oberfläche liegt, daß die einen vergrabenen Kanal bildende Dotierungsschicht eine Gaußsche Verteilung aufweist, deren Spitzenwert im Bereich von 3000 bis 10 000 S von der Oberfläche liegt und daß die verstärkt P-dotierte Schicht eine Gaußsche Verteilung aufweist, deren Spitzenwert im Bereich von 5000 bis 15 000 Ä von der Oberfläche liegt.
  4. 4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet,
    daß die flache P-dotierte Schicht einen Dichtespitzen-
    17 3 wert von etwa (1,0-50) χ 10 Ionen/cm hat, daß die den vergrabenen Kanal bildende Dotierungsschicht einen
    16 *5 Dichtespitzenwert von etwa (0,5-50) χ 10 Ionen/cm hat und daß die verstärkt P-dotierte Schicht einen
    17 *? Spitzendichtewert von etwa (1,0-50) χ 10 Ionen/cnr hat.
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    5. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die den vergrabenen Kanal bildende Dotierungsschicht eine relativ gleichmässige Verteilung hat, die von der Oberfläche aus bis in eine Tiefe von etwa 3000 bis 10 000 A5 reicht, und daß die verstärkt P-dotierte Schicht eine relativ gleichmässige Verteilung hat, die sich von der den vergrabenen Kanal bildenden Dotierungsschicht bis in eine Tiefe, von
    X etwa 5000 bis 15 000 S unter die erste Oberfläche erstreckt.
    6. Speicheranordnung nach Anspruch 5, dadurch.gekennzeichnet, daß die gleichmässige Dichte der den vergrabenen Kanal bildenden Dotierungsschicht etwa (0,5-50) χ 10 Ionen/cnr beträgt, und daß die gleichmässige Dichte der verstärkt P-dotierten Schicht etwa (1,0-50) χ 1017 Ionen/cm3 beträgt.
    7. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Dichte und die Tiefender verstärkt P-dotierten Schicht in einem Bereich liegen, der innerhalb der Senkenzone einen Verarmungsbereich mit reduzierter Breite erzeugt, so daß der geometrische Raum, in dem Elektronen-Löcher-Paare innerhalb der Senkenzone thermisch erzeugt werden können, verkleinert wird.
    8. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die verstärkt P-dotierte Schicht seitlich unter dem Rand der Kanalseiten liegt, so daß in der Nähe der Kanalseiten eine Potentialbarriere entsteht.
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    9. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die verstärkt P-dotierte Schicht.und die flache P-dotierte Schicht mit Bor dotiert sind und daß die N-dotierte Schicht mit Arsen oder Antimon
    - dotiert ist.
    10. Ladungskopplungsbauelement mit mehreren Stufen zum Speichern von Ladungspaketen, dadurch gekennzeichnet, daß jede Stufe folgende Elemente enthält:
    (a) ein Halbleitersubstrat eines ersten Leitungstyps mit einer ersten Oberfläche,
    (b) eine Isolierschicht mit gleichmässiger Dicke auf der ersten Oberfläche,
    (c) einen sich durch die Stufen erstreckenden Ladungsübertragungskanal,
    (d) Phasenelektroden auf der Isolierschicht quer zu dem Kanal, wobei das Halbleitersubstrat unter jeder Phasenelektrode in eine Barrierenzone und eine benachbarte, von dem Kanal begrenzte Senkenzone unterteilt ist,
    (e) eine flache Dotierungsschicht eines ersten Leitungstyps in jeder der Barrierenzonen relativ nahe der ersten Oberfläche,
    (f) eine einen vergrabenen Kanal bildende Dotierungsschicht eines zweiten Leitungstyps in jeder der Senkenzonen und Barrierenzonen unter der flachen
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    Dotierungsschicht des ersten Leitungstyps in relativ kleinem Abstand von dieser Dotierungsschicht und
    - (g) eine verstärkt dotierte Schicht des ersten Leitungstyps in jeder der Senkenzonen und Barrierenzonen relativ weit von der ersten Oberfläche entfernt, mit einer Dotierung, die größer als die Dotierung des Halbleitersubstrats des ersteh Leitungstyps ist.
    11. Ladungskopplungsbauelement nach Anspruch 10, dadurch gekennzeichnet, daß der erste Leitungstyp der P-Leitungstyp ist, und daß der zweite Leitungstyp der N-Leitungstyp ist.
    12. Ladungskopplungsbauelernent nach Anspruch 10, dadurch gekennzeichnet, daß der erste Leitungstyp der N-Leitungstyp ist und daß der zweite Leitungstyp der P-Leitungstyp ist.
    13. Ladungskopplungsbauelement nach Anspruch 10, dadurch gekennzeichnet, daß die verstärkt dotierte Schicht des ersten Leitungstyps seitlich unter dem Rand der Kanalseiten liegt.
    14. Verfahren zur Herstellung eines Ladungskopplungsbauelements auf einem Halbleitersubstrat eines ersten Leitungstyps, dadurch gekennzeichnet
    (a) daß in einer ersten Oberfläche des Substrats KanalbegrenzUngszonen und darüberliegende Feldoxidzonen in einem solchen Muster gebildet werden, daß ein Ladungsübertragungskanal für das Bauelement entsteht,
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    (b) daß durch den gesamten Kanal eine verstärkt dotierte Schicht eines ersten Leitungstyps in einer relativ weit von der ersten Oberfläche entfernten Höh» gebildet wird, deren Dotierung größer als die Dotierung des Halbleitersubstrats ist,
    (c) daß in dem gesamten Kanal über der Dotierungsschicht des ersten Leitungstyps eine einen vergrabenen Kanal bildende Dotierungsschicht erzeugt wird,
    (d) daß über dem Kanal eine Isolierschicht mit gleichmassiger Dicke gebildet wird,
    (e) daß in die Isolierschicht eine Dotierungsschicht eines zweiten Leitungstyps in im Abstand voneinander liegenden, den Kanal durchquerenden Zonen implantiert wird,
    (f) daß auf der Isolierschicht eine erste Gruppe von" im Abstand voneinander liegenden Phasenelektroden quer zu dem Kanal gebildet wird, so daß Abschnitte jeder Elektrode über Abschnitten der im. Abstand voneinander liegenden Zonen verlaufen, wobei die verbleibenden, nicht überdeckten Abschnitte der im Abstand voneinander liegenden Zonen jeweils hinter einer darüberliegenden Elektrode in Richtung des Ladungsflusses durch den Kanal liegen, und
    (g) daß von den Zwischenräumen zwischen den Elektroden der ersten Gruppe die Dotierungsschicht des zweiten Leitungstyps entfernt wird.
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    15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das Halbleitersubstrat und die verstärkt dotierte Schicht P-leitend sind und daß die Dotierungsschicht des zweiten Leitungstyps N-leitend ist.
    16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das Substrat und die erste Dotierungsschicht des ersten Lettungstyps N-leitend sind und daß die Dotierungsschicht des zweiten Leitungstyps P-leitend ist.
    17. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Dotierungsschicht des zweiten Leitungstyps durch Ionenimplantation mit einer Gaußschen Verteilung gebildet wird, deren Spitzenwert im Bereich von 500 bis 2000 S von der ersten Oberfläche liegt, daß die den vergrabenen Kanal bildende Dotierungsschicht durch Ionenimplantation mit einer Gaußschen Verteilung gebildet wird, deren Spitzenwert im Bereich von 3000 bis 10 000 S von der Oberfläche liegt, und daß die verstärkt dotierte Schicht des ersten Leitungstyps durch Ionenimplantation mit einer. .Gaußschen Verteilung gebildet wird, deren Spitzenwert im Bereich von 5000 bis 15 000 S von der Oberfläche liegt.
    18. Verfahren nach Anspruch 17» dadurch gekennzeichnet, daß die verstärkt dotierte Schicht des ersten Leitungstyps mit einer maximalen Dichte von etwa (1,0-50) χ 10 Ionen/cnr gebildet wird, daß die den vergrabenen Kanal bildende Dotierungsschicht mit einer maximalen Dichte von etwa (0,5-50) χ 10 Ionen/cnr gebildet wird und daß die Dotierungsschicht des zweiten Leitungstyps mit einer
    17 ^5
    maximalen Dichte von etwa(1,0-50) χ 10 Ionen/cnr gebildet wird.
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    19. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die zur Bildung der Dotierungsschicht des ersten Leitungstyps verwendete Implantierungsenergie so gewählt wird, daß die verstärkt dotierte Schicht des ersten Leitungstyps seitlich unter dem Rand der Kanalseiten liegt.
    20. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Verfahrensschritt (b) vor dem Verfahrensschritt (d) durch direktes Implantieren der verstärkt dotierten Schicht des ersten Leitungstyps durch die erste Oberfläche in das Substrat durchgeführt wird.
    · yerfahrennaehjlnspruch 17, dadurch gekennzeichnet, daß ensA5i*ritt (b) nach dem Ve rf ahrens schritt (d)
    verstärkt dotierten Schicht des : durch die Isolierschicht in das wird.
    22.''-"νβ-ί7*59?ΒΠ. nsc^Anspruch 1^t dadurch gekennzeichnet, daß
    der im Abstand voneinander liegenden in#ä*fctrodeiaus polykristallinem Silizium gebildet und daß die isolierschicht aus Siliziumdioxid gebildet wird.
    23. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß ein Hocht««p«raturschritt durchgeführt wird, damit nach dem Verfahrensschritt (g) die verbleibenden Teile der Dotierungsechicht des zweiten Leitungstyps aus der Isolierschicht in die darunterliegende Substratzone diffundieren.
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    SAD ORIGINAL
    24. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die den vergrabenen Kanal bildende Dotierungsschicht durch epitaktisches Aufwachsen mit einer relativ gleichmässigen Verteilung gebildet wird, die bis in eine Tiefe von etwa 3000 bis 10000 S von der Oberfläche reicht, und daß die verstärkt dotierte Schicht des ersten Leitungstyps durch epitaktisches Aufwachsen mit einer relativ gleichmässigen Verteilung gebildet wird, die ausgehend vom Bereich direkt unter der den vergrabenen Kanal bildenden Schicht bis in eine Tiefe von etwa 5000 bis 15 000 Ä von der Oberfläche aus reicht.
    25. Verfahren nach Anspruch 24 „ dadurch gekennzeichnet, daß die gleichmässige Verteilung der den vergrabenen Kanal bildenden Schicht etwa (0,5-50) χ 10i6Ion@n/cm3 beträgt und daß die gleichmässige Verteilung der verstärkt dotierten Schicht des ersten Leitungstyps etwa (1,0-50) χ 1017Ionen/cm3 beträgt.
    26. Verfahren nach Anspruch 14, dadurch gekennzeichnet,
    (h) daß auf der ersten Oberfläche in den gesamten Abständen zwischen den Elektroden der ersten Gruppe und über diesen Elektroden der ersten Gruppe eine zweite Isolierschicht gebildet wird,
    (i) daß in Abschnitten des Substrats eine Dotierungsschicht des zweiten Leitungstyps nahe der ersten Oberfläche längs der Elektroden der ersten Gruppe entgegen der Richtung des Ladungsflusses durch den Kanal gebildet wird, und
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    (j) daß auf der Isolierschicht in den Abständen zwischen den Elektroden der ersten Gruppe eine zweite Gruppe von Elektroden gebildet wird.
    27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die mit dem Verfahrensschritt (i) gebildete Dotierungsschicht des zweiten Leitungstyps dadurch erzeugt wird, daß diese Dotierungsschicht des zweiten Leitungstyps durch die Isolierschicht des Verfahrensschritts (h) in das Substrat implantiert wird.
    28. Verfahren nach Anspruch 26, dadurch gekennzeichnet,
    daß die mit dem Verfahrensschritt (i) gebildete Dotierungsschicht des .zweiten Leitungstyps dadurch erzeugt wird, daß diese Dotierungsschicht des zweiten Leitungstyps in die Isolierschicht des Verfahrensschritte (h) implantiert wird und daß die Dotierungsschicht des zweiten Leitungstyps aus der Isolierschicht in die darunterliegenden Substratzonen diffundiert wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2589003B1 (fr) * 1985-10-18 1987-11-20 Thomson Csf Procede de realisation d'un dispositif a transfert de charge et dispositif a transfert de charge mettant en oeuvre ce procede
JPS5780764A (en) * 1980-11-10 1982-05-20 Sony Corp Solid state image pickup element
JPS59211275A (ja) * 1983-05-17 1984-11-30 Sanyo Electric Co Ltd 電荷結合素子
US4673963A (en) * 1985-08-27 1987-06-16 Texas Instruments Incorporated High well capacity CCD imager
US4746622A (en) * 1986-10-07 1988-05-24 Eastman Kodak Company Process for preparing a charge coupled device with charge transfer direction biasing implants
JP2006186261A (ja) * 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3789267A (en) * 1971-06-28 1974-01-29 Bell Telephone Labor Inc Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel
US3796932A (en) * 1971-06-28 1974-03-12 Bell Telephone Labor Inc Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel
NL165886C (nl) * 1972-04-03 1981-05-15 Hitachi Ltd Halfgeleiderinrichting van het ladingsgekoppelde type voor het opslaan en in volgorgde overdragen van pakketten meerderheidsladingdragers.
US3852799A (en) * 1973-04-27 1974-12-03 Bell Telephone Labor Inc Buried channel charge coupled apparatus
NL7401939A (nl) * 1974-02-13 1975-08-15 Philips Nv Ladingsgekoppelde inrichting.
US4047215A (en) * 1975-01-31 1977-09-06 Texas Instruments Incorporated Uniphase charge coupled devices
US4024514A (en) * 1975-06-30 1977-05-17 Honeywell Information Systems, Inc. Multiphase series-parallel-series charge-coupled device registers with simplified input clocking
US4035906A (en) * 1975-07-23 1977-07-19 Texas Instruments Incorporated Silicon gate CCD structure
US4060738A (en) * 1976-03-03 1977-11-29 Texas Instruments Incorporated Charge coupled device random access memory
US4103347A (en) * 1976-10-29 1978-07-25 Texas Instruments Incorporated Zig-zag sps ccd memory

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