JPS59211275A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPS59211275A JPS59211275A JP8735483A JP8735483A JPS59211275A JP S59211275 A JPS59211275 A JP S59211275A JP 8735483 A JP8735483 A JP 8735483A JP 8735483 A JP8735483 A JP 8735483A JP S59211275 A JPS59211275 A JP S59211275A
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- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims description 16
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- -1 boron ions Chemical class 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000001444 catalytic combustion detection Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 241000219094 Vitaceae Species 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000021021 grapes Nutrition 0.000 description 1
- 235000003642 hunger Nutrition 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000037351 starvation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1062—Channel region of field-effect devices of charge coupled devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＣＣＤ（電荷結合素子）に係り、特に狭いチャ
ンネル巾を有するＣＣＤに関する。
ンネル巾を有するＣＣＤに関する。
（ロ）従来技術
ＣＣＤは、電気信号遅延素子、電気信号記憶素子、ある
いは撮像素子等に広く応用されてトフ、その基本楕成を
第１図に示す、同図（Ａ）は平面図、同図（Ｂ）は（５
）に於けるＩ”−Ｉ’の断面図である。これ等の図に於
て、ｉｌ）は例えはＰ型のシリコンからなる半導体基板
、（２）は該半導体基板（１）内に埋込形成された％葡
を転送するチャンネル領域で通常Ｎ型不純物を導入した
Ｎ型領域としている。（３）は該チ。ヤンネル領域（２
）あるいは他のトランジスタ領域どうしを電気的分離す
るチャンネルストッパ＠域でｊ０１常Ｐ型不純物を導入
したＰ型の高濃度領域としている。（４）はチャンネル
ストッパ領域（３）と共にチャンネル領域（２）上に設
けられたゲート絶縁膜で通常シリコン酸化膜が使用され
ている。（５）（６）・・・は該ゲート絶縁膜（４）上
に配列され電荷転送を行う複数の転送ゲートで通常ポリ
シリコンを用いている。
いは撮像素子等に広く応用されてトフ、その基本楕成を
第１図に示す、同図（Ａ）は平面図、同図（Ｂ）は（５
）に於けるＩ”−Ｉ’の断面図である。これ等の図に於
て、ｉｌ）は例えはＰ型のシリコンからなる半導体基板
、（２）は該半導体基板（１）内に埋込形成された％葡
を転送するチャンネル領域で通常Ｎ型不純物を導入した
Ｎ型領域としている。（３）は該チ。ヤンネル領域（２
）あるいは他のトランジスタ領域どうしを電気的分離す
るチャンネルストッパ＠域でｊ０１常Ｐ型不純物を導入
したＰ型の高濃度領域としている。（４）はチャンネル
ストッパ領域（３）と共にチャンネル領域（２）上に設
けられたゲート絶縁膜で通常シリコン酸化膜が使用され
ている。（５）（６）・・・は該ゲート絶縁膜（４）上
に配列され電荷転送を行う複数の転送ゲートで通常ポリ
シリコンを用いている。
新るＣＣＤは、転送ゲート（５）（６）・・・に印加す
る駆動パルス０１．グ２を順次高電圧状態とし、該ゲー
ト＋５１＋６１・・・下のチャンネｌｖ餉域（２）に蓄
積された電荷を、次に高電圧が印加される隣接した転送
ゲート＋６０６１・・・下に転送していく機能を利用し
たものである。ところで従来のＣＣＤは電荷の転送、蓄
積を半導体基板ｆ＋＋表面で行うと、この表面部所での
結晶性のみだれ、界面準位等の影戦・をうけて転送特性
を恕くする為、転送、蓄積を半導体内部で行う、いわゆ
る埋め込みチャ−７ネル方式を採用している。
る駆動パルス０１．グ２を順次高電圧状態とし、該ゲー
ト＋５１＋６１・・・下のチャンネｌｖ餉域（２）に蓄
積された電荷を、次に高電圧が印加される隣接した転送
ゲート＋６０６１・・・下に転送していく機能を利用し
たものである。ところで従来のＣＣＤは電荷の転送、蓄
積を半導体基板ｆ＋＋表面で行うと、この表面部所での
結晶性のみだれ、界面準位等の影戦・をうけて転送特性
を恕くする為、転送、蓄積を半導体内部で行う、いわゆ
る埋め込みチャ−７ネル方式を採用している。
これにＦｉｆｆｘ１図（Ａ）及び（Ｂ）に示すようにチ
ャンネル領域（２）をＮ型層として形成し、電気信号入
力部（７）、出力部（８）に高電圧を印加せ、しめこの
Ｎ型層からなるヂャンネル領＊ （２１を空乏化してお
くことによって該領域（２）内部での電荷の転送が可能
となる。斯る方式のＣＣＤの場合、一般的には、チャン
ネルストッパ領域（３）のＰ型不純物濃度は、チャンネ
ル分肉１ｔシきい値電圧、あるいはソースドレイン部分
の接合耐圧よりほぼ決まっていて、約５Ｘ１０／ｃｍ程
Ｌ（であり、又、半導体基板（１）のＰ型不純物濃度は
通％５Ｘ１０／ｃｍ、チャンネ／ｌ／領域（２）のＮ型
不純物濃度は約Ｉ Ｘ １０１６／ｃｍ８で深さは約１
μｍとなっている２、このような例の場合軒、送ゲート
（５）（（ｉ）・・・に０■、基板（１）にもＯＶをか
けた局の半導体内部の電位分布を示し７たのが第１図（
Ｃ）である。
ャンネル領域（２）をＮ型層として形成し、電気信号入
力部（７）、出力部（８）に高電圧を印加せ、しめこの
Ｎ型層からなるヂャンネル領＊ （２１を空乏化してお
くことによって該領域（２）内部での電荷の転送が可能
となる。斯る方式のＣＣＤの場合、一般的には、チャン
ネルストッパ領域（３）のＰ型不純物濃度は、チャンネ
ル分肉１ｔシきい値電圧、あるいはソースドレイン部分
の接合耐圧よりほぼ決まっていて、約５Ｘ１０／ｃｍ程
Ｌ（であり、又、半導体基板（１）のＰ型不純物濃度は
通％５Ｘ１０／ｃｍ、チャンネ／ｌ／領域（２）のＮ型
不純物濃度は約Ｉ Ｘ １０１６／ｃｍ８で深さは約１
μｍとなっている２、このような例の場合軒、送ゲート
（５）（（ｉ）・・・に０■、基板（１）にもＯＶをか
けた局の半導体内部の電位分布を示し７たのが第１図（
Ｃ）である。
同図に依れば、埋め込みヂャンネ〜預域（２）に可動電
荷がない、すなわち空乏化されている場合にもっとも深
いホテンシャル（電位）をもつのはチャンネ／ｌ’領域
（２）内部のａ位置でありその値グｍは次式より求せる
。
荷がない、すなわち空乏化されている場合にもっとも深
いホテンシャル（電位）をもつのはチャンネ／ｌ’領域
（２）内部のａ位置でありその値グｍは次式より求せる
。
Ｎ′Ｋ）
■Ｇ−ＶＰＢ＋ｖニー雇■Ａ−Ｏｍ＋（。氏＋４）（？
−隼（１辺林腐吋古・・ ・・・（１）ｐｒＤ＋ＮＡ ここでＶ。；ゲート電圧 Ｖ］ｔ’ｎ＋フラットバンド電圧 ＮＤ ＋チャンネｌｖ饋域（２）の不純物濃度ＮＡ；
基板（ｔｌの不純物濃度 ｄ ；ゲート絶縁膜（４）の厚さ 差 ；チャンネ／Ｌ’領＊ （２１の厚さくｏｘｉゲー
ト絶縁酸化膜（４）の誘電率ｃＳ’基板（１）の誘電率 ｑ ；単位ｑ４１解量 上記の条件の場合（ＮＤ ＝ＩＸ Ｉ Ｏ７ｃｍ 。
−隼（１辺林腐吋古・・ ・・・（１）ｐｒＤ＋ＮＡ ここでＶ。；ゲート電圧 Ｖ］ｔ’ｎ＋フラットバンド電圧 ＮＤ ＋チャンネｌｖ饋域（２）の不純物濃度ＮＡ；
基板（ｔｌの不純物濃度 ｄ ；ゲート絶縁膜（４）の厚さ 差 ；チャンネ／Ｌ’領＊ （２１の厚さくｏｘｉゲー
ト絶縁酸化膜（４）の誘電率ｃＳ’基板（１）の誘電率 ｑ ；単位ｑ４１解量 上記の条件の場合（ＮＤ ＝ＩＸ Ｉ Ｏ７ｃｍ 。
ＮＡ＝５Ｘ１（１７ｃｍ、 ｉ＝１μｍ、ｄ＝０．１５
μ、ｍ ）、グｍは９．６■となυ、又そのａ位置はＮ
型のチャンネル伽＊ （２１とＰ９の基板ｆｔｌの接合
位置よ”２−”：＜’−” Ｍ’−Ｄ−＜（’Ｈ−；
−Ｈｊ−） ｌ ｍ ）ｋ ｎ・すｈた所にあシ、この
場合約０．２５μｍ程ルとカる。
μ、ｍ ）、グｍは９．６■となυ、又そのａ位置はＮ
型のチャンネル伽＊ （２１とＰ９の基板ｆｔｌの接合
位置よ”２−”：＜’−” Ｍ’−Ｄ−＜（’Ｈ−；
−Ｈｊ−） ｌ ｍ ）ｋ ｎ・すｈた所にあシ、この
場合約０．２５μｍ程ルとカる。
次にチャンネｌＶ饋域（２）の横側すなわちチャ／ネル
ストッパ領が・、（３）と＃する所では上記の（ｉ）式
か使用できるがＪ’ＪＡは５Ｘ１０／ｃｍ とする必
要がるり、これを計饅するとａ位置のポテンシャル最深
部とチャンネルストッパ領域（３）との距離Ｘは約１．
０μｍとなる。電荷の蓄積、転送はａ位置のポテンシャ
／ｌ’最深部付近で行なわれる為、この距離Ｘが大きい
沖はａ位置）の巾即ち実質的なヂャンネル巾が減少し、
転送あるいは蓄積電荷餓が低下する牛となって望咬しく
々い。又斯るＣＣＤの高集積化を目ざす場合ヂャンネ／
Ｌ１０１’−を域ｆ２＋の巾を狭まくする必要があり、
仁の＠自には、その実質的なチャンネル巾か減少するば
かＱか、第２図に示す如く、チャンネル巾の減少に併な
って、ａｍＪのポテンシャル自体が浅くなってしまいそ
の結果、転送効率の低化をもたらす欠点があった。
ストッパ領が・、（３）と＃する所では上記の（ｉ）式
か使用できるがＪ’ＪＡは５Ｘ１０／ｃｍ とする必
要がるり、これを計饅するとａ位置のポテンシャル最深
部とチャンネルストッパ領域（３）との距離Ｘは約１．
０μｍとなる。電荷の蓄積、転送はａ位置のポテンシャ
／ｌ’最深部付近で行なわれる為、この距離Ｘが大きい
沖はａ位置）の巾即ち実質的なヂャンネル巾が減少し、
転送あるいは蓄積電荷餓が低下する牛となって望咬しく
々い。又斯るＣＣＤの高集積化を目ざす場合ヂャンネ／
Ｌ１０１’−を域ｆ２＋の巾を狭まくする必要があり、
仁の＠自には、その実質的なチャンネル巾か減少するば
かＱか、第２図に示す如く、チャンネル巾の減少に併な
って、ａｍＪのポテンシャル自体が浅くなってしまいそ
の結果、転送効率の低化をもたらす欠点があった。
（ハ）発明の目的
本発明は上述の点に鑑みて為でれ、チャンネル領域の巾
を増大せしめる牛なく、その実質的なチャンネル巾の拡
大を図り、電荷の転送効率の向上を目ざしたＣＣＤを提
供するものである。
を増大せしめる牛なく、その実質的なチャンネル巾の拡
大を図り、電荷の転送効率の向上を目ざしたＣＣＤを提
供するものである。
に）発明の構成
本発明のＣＣＤは半導体基板と逆導電型のヂャンネル領
域が半導体基板と同導電型の高濃度のチャンネルストッ
パ領域に接する箇所のチャンネル領域端部の不純物濃度
をその中央部の不純物濃度よシ大ならしめたものである
。
域が半導体基板と同導電型の高濃度のチャンネルストッ
パ領域に接する箇所のチャンネル領域端部の不純物濃度
をその中央部の不純物濃度よシ大ならしめたものである
。
（ホ）実施例
本発明のＣＣＵの一実施例の平面図を第３図（Ａ＋、そ
のト」の断面図を同図（Ｂ）、その電位分布を同図（Ｃ
Ｊに示す。これ等の図に於いて、（１）及び（３）〜（
８）は第１図と同様に半導体基板、及びヂャンネルヌト
ッパ領域〜出力部を示しており、本発明のＣＣ１〕が従
来のＣＣＤと異なる所はチャンネルストッパ領域−の構
成にある。即ち、該チャンネルストツバ領域（２）は、
Ｐ型の半導体基板ｆｔｌと逆導電型のＮ型領域からなシ
、Ｐ型の高濃度不純物領域からなるチャンネルストッパ
領域 部（２２１（２２＋のＮ型不純物濃度をその中央部（２
１）のそれよ’）’ＩＪ＋Ｒ度としている。このチャン
ネ／’領＊１３）ノ巾を第１図の従来素子と同様に５μ
ｍとし、その中央部（２１）の巾を４μｍとしてこの中
央部（２１）でのＮ型不純物濃度を従来素子のヂャンネ
／ｌ’領域（２）と同じく約１×１０１６／ｃｍ８とす
ると共に、両端部（坐（２２）の巾を０．３μｎ】とし
てこの両端部翰ａａでのＮ型不純物濃度を上記中央部の
５倍となる５Ｘ１０１６／ｃｍ３とした場合、前記（１
）式に基く電位分布は、第１図（Ｃ）と同条件にて第３
図（Ｃ）に示す如く、チャンネル領域（２０）の各端部
（図し４とチャンネルストッパ領域ｆ：ｌｌ］（３１と
の接合箇所でのエネルギーギャップが従来素子でのそれ
に比べて大きくなる為に、各端部（１２２）（’２２１
ＫｔＡい１急激に変化する事となる。その結果ａ位置の
ホデンシャル最深部（Ｏｍ＝９．６Ｖ）とチャンネルス
トッパ領域＋３１＋３１との路離Ｘ′が０．３５μｍと
なシ、従来素子でのその値１．０μｍに比べて大巾に小
さくなっており、これに依ってａ′位置のポテンシャ！
最深部の巾、即ち実質的カチャンネル巾は３０μｍから
４．３μｍに拡大された事となる。従って、斯る実質的
なチャンネル巾に依って支配されるチャンネル領Ｍｌ）
での電荷の蓄積、及び転送効率が高められる。
のト」の断面図を同図（Ｂ）、その電位分布を同図（Ｃ
Ｊに示す。これ等の図に於いて、（１）及び（３）〜（
８）は第１図と同様に半導体基板、及びヂャンネルヌト
ッパ領域〜出力部を示しており、本発明のＣＣ１〕が従
来のＣＣＤと異なる所はチャンネルストッパ領域−の構
成にある。即ち、該チャンネルストツバ領域（２）は、
Ｐ型の半導体基板ｆｔｌと逆導電型のＮ型領域からなシ
、Ｐ型の高濃度不純物領域からなるチャンネルストッパ
領域 部（２２１（２２＋のＮ型不純物濃度をその中央部（２
１）のそれよ’）’ＩＪ＋Ｒ度としている。このチャン
ネ／’領＊１３）ノ巾を第１図の従来素子と同様に５μ
ｍとし、その中央部（２１）の巾を４μｍとしてこの中
央部（２１）でのＮ型不純物濃度を従来素子のヂャンネ
／ｌ’領域（２）と同じく約１×１０１６／ｃｍ８とす
ると共に、両端部（坐（２２）の巾を０．３μｎ】とし
てこの両端部翰ａａでのＮ型不純物濃度を上記中央部の
５倍となる５Ｘ１０１６／ｃｍ３とした場合、前記（１
）式に基く電位分布は、第１図（Ｃ）と同条件にて第３
図（Ｃ）に示す如く、チャンネル領域（２０）の各端部
（図し４とチャンネルストッパ領域ｆ：ｌｌ］（３１と
の接合箇所でのエネルギーギャップが従来素子でのそれ
に比べて大きくなる為に、各端部（１２２）（’２２１
ＫｔＡい１急激に変化する事となる。その結果ａ位置の
ホデンシャル最深部（Ｏｍ＝９．６Ｖ）とチャンネルス
トッパ領域＋３１＋３１との路離Ｘ′が０．３５μｍと
なシ、従来素子でのその値１．０μｍに比べて大巾に小
さくなっており、これに依ってａ′位置のポテンシャ！
最深部の巾、即ち実質的カチャンネル巾は３０μｍから
４．３μｍに拡大された事となる。従って、斯る実質的
なチャンネル巾に依って支配されるチャンネル領Ｍｌ）
での電荷の蓄積、及び転送効率が高められる。
次に本発明のＣＣＤの製造工程を第４図（Ａ）〜（Ｇ）
に基づいて説明する。
に基づいて説明する。
一壕ず、同図囚に示す如く、Ｐ型（１００）３０ΩＣｍ
のシリコンからなる半導体基板１１）表面を熱酸化して
１００ＯＡ厚の酸化膜（９）を形成する。さらに同図（
■３）に示す如く、酸化膜（９）上にシリコン窒化膜（
１０）を形成後、レジスト（ｎ）を塗布しパターンニン
グ、エツチングを行なってチャンネル領域（２Ｑ上にの
みシリコン窒化膜００）及びレジスト（川を残存せしめ
る。この後同図（Ｃ）に示す如く、シリコン窒化ＩＡ
［１ｔ））をマスクとしてポロンをイオン注入（７０ｋ
ｅｖ、５Ｘ１０１８／ｃｍ”）ｌ、、チャンネ化ヌトツ
パｆ％、＃：ｆ３ｉ （３１を形成する。次に同図（Ｄ
）に示す如く、レジメ）（＋りを剥離してＬＯＧＯＳ酸
化（４１シ、その後シリコン窒“化膜（ｌＯ）を剥離す
る。続いて同図（Ｅ）に示す如く、チャンネ／ｌ’領域
−の両端部ｆｌ’４（Ｔ）） ０．３μｍ程度をのぞい
て、新たにレジストθ２）を塗布し、２２ 燐をイ、オン注入（１２０ｋ ｅ ｖ 、 ５ Ｘ １
０ ７ｃｍ）して、この両端部（２２１（２２ＪをＮ型
の高濃度不純物領域とする。さらに同図（Ｆ）に示す如
く、レジメ）（１２ｉを剥離後、燐をイオン注入（１２
０ｋｅｖ、ＩＸｌ ０１２／ ｃｍ２） Ｌ、チャンネ
／ｌ／領域（２０）の中央部ＨをＮ型の低不純物領域と
する。次に、同図（Ｇ）に示す如く、チャンネル領域（
２０）上の酸化膜（１０）を剥離した後、新たに酸化膜
から々る膜厚０】５μＷのゲート絶縁膜（４）を形成し
、さらにこの絶！Ｖ Ｍ’＋ａ ｉ４．１上に転送り−
ト（５）を配列してＣＣＤが完成する。
のシリコンからなる半導体基板１１）表面を熱酸化して
１００ＯＡ厚の酸化膜（９）を形成する。さらに同図（
■３）に示す如く、酸化膜（９）上にシリコン窒化膜（
１０）を形成後、レジスト（ｎ）を塗布しパターンニン
グ、エツチングを行なってチャンネル領域（２Ｑ上にの
みシリコン窒化膜００）及びレジスト（川を残存せしめ
る。この後同図（Ｃ）に示す如く、シリコン窒化ＩＡ
［１ｔ））をマスクとしてポロンをイオン注入（７０ｋ
ｅｖ、５Ｘ１０１８／ｃｍ”）ｌ、、チャンネ化ヌトツ
パｆ％、＃：ｆ３ｉ （３１を形成する。次に同図（Ｄ
）に示す如く、レジメ）（＋りを剥離してＬＯＧＯＳ酸
化（４１シ、その後シリコン窒“化膜（ｌＯ）を剥離す
る。続いて同図（Ｅ）に示す如く、チャンネ／ｌ’領域
−の両端部ｆｌ’４（Ｔ）） ０．３μｍ程度をのぞい
て、新たにレジストθ２）を塗布し、２２ 燐をイ、オン注入（１２０ｋ ｅ ｖ 、 ５ Ｘ １
０ ７ｃｍ）して、この両端部（２２１（２２ＪをＮ型
の高濃度不純物領域とする。さらに同図（Ｆ）に示す如
く、レジメ）（１２ｉを剥離後、燐をイオン注入（１２
０ｋｅｖ、ＩＸｌ ０１２／ ｃｍ２） Ｌ、チャンネ
／ｌ／領域（２０）の中央部ＨをＮ型の低不純物領域と
する。次に、同図（Ｇ）に示す如く、チャンネル領域（
２０）上の酸化膜（１０）を剥離した後、新たに酸化膜
から々る膜厚０】５μＷのゲート絶縁膜（４）を形成し
、さらにこの絶！Ｖ Ｍ’＋ａ ｉ４．１上に転送り−
ト（５）を配列してＣＣＤが完成する。
（へ）発明の効果
本発明のＣＣＤは以上の説明から明ら・かな如く、半導
体基板吉逆導電型のチャンネ／ｌ’領域が半導体基板と
同導電型の高濃度のチャンネルストッパ領域に接する箇
所のチャンネ／ｌ’領域端部の不純物濃度を、その中央
部の不純物濃度よシ大ならしめているので、チャンネ／
Ｉ／＠域の巾を増大せしめる事なく、該チャンネ／Ｌ’
領坂内に形成されるポテンシャ／Ｌ’最深部の巾、即ち
実質的なチャンネル巾を拡大でき、これに依って、電荷
の転送効率の向上が図れる上に、この＆ＣＣＤの大巾な
集積化が可能となる。
体基板吉逆導電型のチャンネ／ｌ’領域が半導体基板と
同導電型の高濃度のチャンネルストッパ領域に接する箇
所のチャンネ／ｌ’領域端部の不純物濃度を、その中央
部の不純物濃度よシ大ならしめているので、チャンネ／
Ｉ／＠域の巾を増大せしめる事なく、該チャンネ／Ｌ’
領坂内に形成されるポテンシャ／Ｌ’最深部の巾、即ち
実質的なチャンネル巾を拡大でき、これに依って、電荷
の転送効率の向上が図れる上に、この＆ＣＣＤの大巾な
集積化が可能となる。
第１図（Ａ）（Ｂ）（Ｃ）は従来のＣＣＤの平面図、断
面図、及び電位分布図、第２図はホテンシャμとチャン
ネル巾の関係曲線図、第３図（イ）、 （Ｂ） 、 （
Ｃ）は本発明のＣＣＤの一実施例の平面図、断面図、及
び電位分布図、第４図（５）〜（Ｇｌは本発１ｑＣＣＤ
の製造工程図てめる。 （１）・・・半導体基板、（２）（社）・・・チャンネ
ル領域、（３）・・・チャンネルストッパ領域、（４）
・・・絶縁膜、＋ｓ＋ｉｅ＋・・・転送ゲート、（２１
）・・・中央部、（２り・・・端部。
面図、及び電位分布図、第２図はホテンシャμとチャン
ネル巾の関係曲線図、第３図（イ）、 （Ｂ） 、 （
Ｃ）は本発明のＣＣＤの一実施例の平面図、断面図、及
び電位分布図、第４図（５）〜（Ｇｌは本発１ｑＣＣＤ
の製造工程図てめる。 （１）・・・半導体基板、（２）（社）・・・チャンネ
ル領域、（３）・・・チャンネルストッパ領域、（４）
・・・絶縁膜、＋ｓ＋ｉｅ＋・・・転送ゲート、（２１
）・・・中央部、（２り・・・端部。
Claims (1)
- ［１） −導電型の半導体基板と、該基板に埋込形成
され該基板と逆導電型のチャンネ／Ｌ’領域と、該チャ
ンネ／Ｌ’領域の側辺に接して上記基板に埋込形成され
上記基板と同導電型の高濃度不純物領域からなるチャン
ネ／Ｌ／７．トツパ領域と、上記チヤツキ／Ｌ／ 領域
上に絶縁膜を介して配列された複類の転送ゲートとから
なシ、上記チャンネル領域がチャンネルストッパ領域に
接する箇所のチャンネ／Ｌ’ｔｊｔ域端部の不純物濃度
含チャンネル領域中央部の不純物濃度より大々らしめた
事を特徴とした電荷結集子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8735483A JPS59211275A (ja) | 1983-05-17 | 1983-05-17 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8735483A JPS59211275A (ja) | 1983-05-17 | 1983-05-17 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211275A true JPS59211275A (ja) | 1984-11-30 |
Family
ID=13912540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8735483A Pending JPS59211275A (ja) | 1983-05-17 | 1983-05-17 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322747A (ja) * | 2004-05-07 | 2005-11-17 | Sony Corp | 固体撮像素子及び固体撮像素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456379A (en) * | 1977-08-26 | 1979-05-07 | Texas Instruments Inc | Charge coupled element memory |
| JPS54102982A (en) * | 1978-01-31 | 1979-08-13 | Mitsubishi Electric Corp | Charge transfer type semiconductor device |
| JPS577964A (en) * | 1980-06-17 | 1982-01-16 | Matsushita Electric Ind Co Ltd | Charge transfer element |
-
1983
- 1983-05-17 JP JP8735483A patent/JPS59211275A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456379A (en) * | 1977-08-26 | 1979-05-07 | Texas Instruments Inc | Charge coupled element memory |
| JPS54102982A (en) * | 1978-01-31 | 1979-08-13 | Mitsubishi Electric Corp | Charge transfer type semiconductor device |
| JPS577964A (en) * | 1980-06-17 | 1982-01-16 | Matsushita Electric Ind Co Ltd | Charge transfer element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322747A (ja) * | 2004-05-07 | 2005-11-17 | Sony Corp | 固体撮像素子及び固体撮像素子の製造方法 |
| JP4706184B2 (ja) * | 2004-05-07 | 2011-06-22 | ソニー株式会社 | 固体撮像素子及び固体撮像素子の製造方法 |
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