JPS61198676A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61198676A JPS61198676A JP60037864A JP3786485A JPS61198676A JP S61198676 A JPS61198676 A JP S61198676A JP 60037864 A JP60037864 A JP 60037864A JP 3786485 A JP3786485 A JP 3786485A JP S61198676 A JPS61198676 A JP S61198676A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 230000035945 sensitivity Effects 0.000 abstract description 8
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910018173 Al—Al Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は導入された信号電荷をＭＯＳ−ＦＥＴを用いて
検出する半導体集積回路装置に関する。
検出する半導体集積回路装置に関する。
固体撮像装置には種々の電荷転送用装置が用いられてい
るが、その中に、同一半導体基板上に放電（リセツト）
用ＭＯＳ−ＦＥＴと検出用ＭＯＳ−ＦＥＴとを設けた半
導体集積回路装置がある。以下図面を用いて説明する。
るが、その中に、同一半導体基板上に放電（リセツト）
用ＭＯＳ−ＦＥＴと検出用ＭＯＳ−ＦＥＴとを設けた半
導体集積回路装置がある。以下図面を用いて説明する。
第４図（ａｌ 、 （ｂｌは従来の電荷転送用半導体集
積回路装置の一例の平面図及びＡｌ−Ａｌ’ 、Ｂ１
−Ｂ１’断面図である。
積回路装置の一例の平面図及びＡｌ−Ａｌ’ 、Ｂ１
−Ｂ１’断面図である。
第４図（ａ） 、 （ｂ）において、ｐ型シリコン基板
ｌ上にはゲート酸化膜２を介して転送ゲートφ１．φ２
゜出力ゲートＯＧ及びリセットゲートφＲが設けられて
いる。そして放電用ＭＯＳ−ＦＥＴＩＯは、リセットゲ
ートφＲと、このリセットゲートφＲの両端下部に設け
られたｎ＋型不純物拡散領域３゜８により形成されてい
る。放電用ＭＯＳ−ｒｇ’ｒｌ。
ｌ上にはゲート酸化膜２を介して転送ゲートφ１．φ２
゜出力ゲートＯＧ及びリセットゲートφＲが設けられて
いる。そして放電用ＭＯＳ−ＦＥＴＩＯは、リセットゲ
ートφＲと、このリセットゲートφＲの両端下部に設け
られたｎ＋型不純物拡散領域３゜８により形成されてい
る。放電用ＭＯＳ−ｒｇ’ｒｌ。
の一方のｎ＋型不純物拡散領域３はフローティ７グディ
フ、−ジ璽／層（ＦＤ層）を形成し、検出用ＭＯＳ−Ｆ
ＥＴ２０のゲート８Ｇに接続されている。
フ、−ジ璽／層（ＦＤ層）を形成し、検出用ＭＯＳ−Ｆ
ＥＴ２０のゲート８Ｇに接続されている。
信号電荷は入力ゲート（図示せず）より導入され、ゲー
ト酸化膜２下のシリコノ基板１表面に形成された空乏層
（ポテンシャル井戸）に蓄積される。そして転送ゲート
φ１．φ２に、例えば２相のパルス信号を加えることに
より信号電荷は順次転送され、最終の出力ゲートＯＧに
よシ制御されて放電用ＭＯＳ−ＦＥＴのｎ 型のＦＤ層
３に注入される。
ト酸化膜２下のシリコノ基板１表面に形成された空乏層
（ポテンシャル井戸）に蓄積される。そして転送ゲート
φ１．φ２に、例えば２相のパルス信号を加えることに
より信号電荷は順次転送され、最終の出力ゲートＯＧに
よシ制御されて放電用ＭＯＳ−ＦＥＴのｎ 型のＦＤ層
３に注入される。
ｎ＋型のＦＤ層３は、リセットゲートφＲにより周期的
にリセットドレイノミ位ｖＤＤ°にリセットされている
が、信号電荷Ｑｓ＋９が注入されると検出用ＭＯＳ−Ｆ
ＥＴ２０を作動させる。そして、信号電荷Ｑａｔｇは、
検出用ＭＯＳ−ＦＥＴ２０の出力端子４より電位変動と
して検出される。
にリセットドレイノミ位ｖＤＤ°にリセットされている
が、信号電荷Ｑｓ＋９が注入されると検出用ＭＯＳ−Ｆ
ＥＴ２０を作動させる。そして、信号電荷Ｑａｔｇは、
検出用ＭＯＳ−ＦＥＴ２０の出力端子４より電位変動と
して検出される。
検出信号ΔＶはＱｓ＋ｇ／ ＣＦＤで表わされる。ＣＦ
Ｄはｎ＋型のＦＤ層３が形成する全ての接合容量であり
、従ってΔＶを大きくするためにはＣＦＤを小さくする
必要がある。
Ｄはｎ＋型のＦＤ層３が形成する全ての接合容量であり
、従ってΔＶを大きくするためにはＣＦＤを小さくする
必要がある。
しかしながら、上述した従来の半導体集積回路装置にお
いてはＣＦＤは大きく、従って検出感度は悪いという欠
点がある。
いてはＣＦＤは大きく、従って検出感度は悪いという欠
点がある。
第５図（ａｌ〜（ｃｌは第４図におけるＦＤ層近傍の平
面図及びＡ２−Ａ２’ 、Ｃｌ−Ｃ１’断面図である
。
面図及びＡ２−Ａ２’ 、Ｃｌ−Ｃ１’断面図である
。
第５図（１）〜（Ｃ１において、ｎ＋型のｌ’Ｄ／１３
は、出力ゲートＯＧ、リセットゲートφＲ，シリコノ基
板１及びフィールド酸化膜５の下に形成されるｐ＋型素
子分離用ガードリング（ＧＲ）層６と、それぞれ接合容
量ｃ１１ｃ２１ａｓＩｃ４を形成する。このうちＣ１と
０２は他に比べ極めて小さく、Ｃ４＞ Ｃｓ ＞ Ｃ１
〜Ｃ２なる関係を有する。
は、出力ゲートＯＧ、リセットゲートφＲ，シリコノ基
板１及びフィールド酸化膜５の下に形成されるｐ＋型素
子分離用ガードリング（ＧＲ）層６と、それぞれ接合容
量ｃ１１ｃ２１ａｓＩｃ４を形成する。このうちＣ１と
０２は他に比べ極めて小さく、Ｃ４＞ Ｃｓ ＞ Ｃ１
〜Ｃ２なる関係を有する。
ｎ＋型のＦＤ層３が０８層６と形成する接合容量Ｃ４を
小さくするためには、０８層６をフィールド酸化膜５の
端部よりずらしてその奥に形成すればよいが、このため
には０８層６とフィールド酸化膜５を形成するためのマ
スク工程をそれぞれ別に行なわなければならず、マスク
工程が増える不都合がある。ま２．ｎ＋型のＦ Ｄ層３
を形成するために拡散するｎ型不純物を少くすることに
より、Ｃａｔ小さくすることは可能であるが、ｎ−型の
ＦＤ層３の抵抗が増し、リセットスピードが遅くなる欠
点がある。
小さくするためには、０８層６をフィールド酸化膜５の
端部よりずらしてその奥に形成すればよいが、このため
には０８層６とフィールド酸化膜５を形成するためのマ
スク工程をそれぞれ別に行なわなければならず、マスク
工程が増える不都合がある。ま２．ｎ＋型のＦ Ｄ層３
を形成するために拡散するｎ型不純物を少くすることに
より、Ｃａｔ小さくすることは可能であるが、ｎ−型の
ＦＤ層３の抵抗が増し、リセットスピードが遅くなる欠
点がある。
ｎ＋型のＦＤ層３がシリコン基板ｌと形成する底面容量
Ｃ３を小さくする九めにはチャンネル幅Ｗすなわち活性
領域７の幅を小さくすればよいが、放電用ＭＯＳ−ＦＥ
’ｌＯの狭チャンネル効果が生じｓ ｎ”ｍのＦＤ層３
をＶＤＤにリセットするためのリセットゲート電圧が高
くなると共に、リセットスピードが遅くなる欠点がある
。
Ｃ３を小さくする九めにはチャンネル幅Ｗすなわち活性
領域７の幅を小さくすればよいが、放電用ＭＯＳ−ＦＥ
’ｌＯの狭チャンネル効果が生じｓ ｎ”ｍのＦＤ層３
をＶＤＤにリセットするためのリセットゲート電圧が高
くなると共に、リセットスピードが遅くなる欠点がある
。
本発明の目的は、上記欠点を除去し、フロ−ティ７グデ
イフユージｌノ層を、ガードリ／グ層を下層に有するフ
ィールド酸化膜端より離して形成することにより、高い
検出感度を有する半導体集積回路装置を提供することに
ある。
イフユージｌノ層を、ガードリ／グ層を下層に有するフ
ィールド酸化膜端より離して形成することにより、高い
検出感度を有する半導体集積回路装置を提供することに
ある。
〔問題を解決するための手段°１
本発明の半導体集積回路装置は、−導電型半導体基板上
に形成され一方の反対導電型不純物層が７０−チイノグ
デイ７Ｓ−ジ冒ン層として信号電荷を受け他方の反対導
電型不純物層がリセットドレイ／電源に接続され九放電
用ＭＯＳ−・ＦＥＴと、Ｏｆ［ａフローティングディフ
エージｗ７層にゲート電極が接続され信号電荷の出力を
検出する検出用ＭＯＳ−ＦＥＴとを有する半導体集積回
路装置であって、フローティノグディ７５−−ジ！Ｉ７
層を形成する高濃度不純物層が一導電型ガードリング層
を下層に有するフィールド酸化膜端より離れて形成され
た構造となっている。
に形成され一方の反対導電型不純物層が７０−チイノグ
デイ７Ｓ−ジ冒ン層として信号電荷を受け他方の反対導
電型不純物層がリセットドレイ／電源に接続され九放電
用ＭＯＳ−・ＦＥＴと、Ｏｆ［ａフローティングディフ
エージｗ７層にゲート電極が接続され信号電荷の出力を
検出する検出用ＭＯＳ−ＦＥＴとを有する半導体集積回
路装置であって、フローティノグディ７５−−ジ！Ｉ７
層を形成する高濃度不純物層が一導電型ガードリング層
を下層に有するフィールド酸化膜端より離れて形成され
た構造となっている。
本発明によればＦＤ層はＧＲ層と接することがなく、シ
かもその底面積が少なくなるため接合容量が小さくなシ
、高検出感度の半導体集積回路装置が得られる。
かもその底面積が少なくなるため接合容量が小さくなシ
、高検出感度の半導体集積回路装置が得られる。
次に本発明の実施例を図面を用いて説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例の要部平面図
及びＡ３−Ａ３’ 、Ｃ２−Ｃ２’断面図である。
及びＡ３−Ａ３’ 、Ｃ２−Ｃ２’断面図である。
第１図（ａ）〜（Ｃ１において第５図（ａｌ〜（Ｃ）と
異なる所は、ｎ＋型のＦ’Ｄ層３の幅が狭く形成され、
フィールド酸化膜５とその下層の０８層６とから分離さ
れていることである。
異なる所は、ｎ＋型のＦ’Ｄ層３の幅が狭く形成され、
フィールド酸化膜５とその下層の０８層６とから分離さ
れていることである。
すなわち、ｐ型シリコ／基板１上にはゲート酸化膜２を
介して、転送ゲートφ２、出力ブートＯＧ１リセットゲ
ートφＲが形成されており、活性領域７を囲んでｐ＋型
の０８層６とフィールド酸化膜５が設けられている。そ
して、ドレイノ領域８と同時に形成され、ｎ＋型不純物
層からなるＦＤ層３はその幅Ｗ′が狭く形成されている
。
介して、転送ゲートφ２、出力ブートＯＧ１リセットゲ
ートφＲが形成されており、活性領域７を囲んでｐ＋型
の０８層６とフィールド酸化膜５が設けられている。そ
して、ドレイノ領域８と同時に形成され、ｎ＋型不純物
層からなるＦＤ層３はその幅Ｗ′が狭く形成されている
。
このように構成されｔ本発明の実施例においては、第１
図（Ｃ）に示したように、ｎ＋型のＦＤ層３と０８層６
とで形成される容量Ｃ４１は極めて小さいものとなり、
更にシリコ／基板１とで形成される容量Ｃ３１も減少す
る。従ってＦＤ層３が形成する全容量ＣＦＤは従来構造
の物に比べて極端に小さくなるため、検出信号ΔＶは大
きくなり検出感度は向上する。
図（Ｃ）に示したように、ｎ＋型のＦＤ層３と０８層６
とで形成される容量Ｃ４１は極めて小さいものとなり、
更にシリコ／基板１とで形成される容量Ｃ３１も減少す
る。従ってＦＤ層３が形成する全容量ＣＦＤは従来構造
の物に比べて極端に小さくなるため、検出信号ΔＶは大
きくなり検出感度は向上する。
幅Ｗ′の狭いｎ＋型ＦＤ層３を形成するには、ｎ＋型の
ＦＤ層３とドＶイ／領域８を形成する際に、従来のマス
クに代えて、例えば第３図に示し九ような、ｎ＋型のＦ
Ｄ層３が形成される部分９が狭く開口されたマスク３０
を用い、リン（Ｐ）又はヒ素（Ａ３）をイオン注入すれ
ばよく、特別な工程を追加する必要はない。
ＦＤ層３とドＶイ／領域８を形成する際に、従来のマス
クに代えて、例えば第３図に示し九ような、ｎ＋型のＦ
Ｄ層３が形成される部分９が狭く開口されたマスク３０
を用い、リン（Ｐ）又はヒ素（Ａ３）をイオン注入すれ
ばよく、特別な工程を追加する必要はない。
第２図（ａ）〜（Ｃ１は本発明の他の実施例の要部平面
図及びＡ４−Ａ４’ 、Ｃ３−Ｃ３’断面図である。
図及びＡ４−Ａ４’ 、Ｃ３−Ｃ３’断面図である。
ＳＺ図（ａｌ〜（Ｃ１においては、 ｌｌ’Ｄ層の幅Ｗ
′は第１図（ａｌ〜（Ｃ１の場合と同様に狭く形成され
ているが、ｎ＋型のＦＤ層３と、０８層６及びフィール
ド酸化膜５とはｎ−型不純物層３１を介して接する構造
となっている。
′は第１図（ａｌ〜（Ｃ１の場合と同様に狭く形成され
ているが、ｎ＋型のＦＤ層３と、０８層６及びフィール
ド酸化膜５とはｎ−型不純物層３１を介して接する構造
となっている。
このように構成された本実施例においては、 ＦＤ層の
１部を形成する高濃度不純物ｎ＋層３は第１図の場合と
０８層６から分離して形成され、しかもシリコン基板ｌ
との接合面積小さく、ＦＤ層の他の１部を形成するｎ′
″型不純物層３１はｎ型不純物濃度が低いためＧＲ，層
６及びシリコ／基板１と形成する接合容量は小さいので
、ＦＤ層が０８層６及びシリコン基板１と形成する容量
Ｃ４２＋ ０３意は共に小さい。従って検出感度は第１
図に示した実施例の場合と同様に高いものとなる。
１部を形成する高濃度不純物ｎ＋層３は第１図の場合と
０８層６から分離して形成され、しかもシリコン基板ｌ
との接合面積小さく、ＦＤ層の他の１部を形成するｎ′
″型不純物層３１はｎ型不純物濃度が低いためＧＲ，層
６及びシリコ／基板１と形成する接合容量は小さいので
、ＦＤ層が０８層６及びシリコン基板１と形成する容量
Ｃ４２＋ ０３意は共に小さい。従って検出感度は第１
図に示した実施例の場合と同様に高いものとなる。
更に、ｎ″″型不純物層３１の存在により信号電荷Ｑｓ
＋ｇは出力ブートＯＧより、よりスムーズにＦＤ層に注
入される九め、検出速度が早くなる効果を有する。
＋ｇは出力ブートＯＧより、よりスムーズにＦＤ層に注
入される九め、検出速度が早くなる効果を有する。
尚、このようなれ−型不純物層３１を有する半導体集積
回路装置を形成するには、ｐ型シリコ７基板ｌの表面に
、例えばドーグ量としてｌ Ｘ １０”ａｔｏｍｓ ／
ｃｍ”のリン（Ｐ）を１００ｅＶの加速電圧でイオン
注入してｎ″″型不純物層３１を形成し、以後既存技術
により処理したのち、第１図の場合と同様に第３図に示
したマスク３０を用いてｎ＋型のＦＤ層３を形成すれば
よい。
回路装置を形成するには、ｐ型シリコ７基板ｌの表面に
、例えばドーグ量としてｌ Ｘ １０”ａｔｏｍｓ ／
ｃｍ”のリン（Ｐ）を１００ｅＶの加速電圧でイオン
注入してｎ″″型不純物層３１を形成し、以後既存技術
により処理したのち、第１図の場合と同様に第３図に示
したマスク３０を用いてｎ＋型のＦＤ層３を形成すれば
よい。
上記実施例においては、ｐ型シリコ７基板上にｎ＋型Ｆ
Ｄ層を形成した場合について説明したが、これに限定さ
れるものではな（、ｎ型シリコン基板上にｐ＋型ＦＤ層
を形成した半導体集積回路装置も含まれることは勿論で
ある。
Ｄ層を形成した場合について説明したが、これに限定さ
れるものではな（、ｎ型シリコン基板上にｐ＋型ＦＤ層
を形成した半導体集積回路装置も含まれることは勿論で
ある。
また本発明は、固体撮像装置の電荷転送用半導体集積回
路装置に限定されず、リセットされるＦＤ層を有し、各
ＦＤ層に信号電荷を導入してその電位変動をＭＯＳ−Ｆ
ＥＴを利用して検出する半導体集積回路装置、例えばＤ
ＲＡＭのセ／スア／グ回路等にも適用される。
路装置に限定されず、リセットされるＦＤ層を有し、各
ＦＤ層に信号電荷を導入してその電位変動をＭＯＳ−Ｆ
ＥＴを利用して検出する半導体集積回路装置、例えばＤ
ＲＡＭのセ／スア／グ回路等にも適用される。
以上詳細に説明し九ように、本発明によれば、ＦＤ層を
、ＧＲ層を下層に有するフィールド酸化膜端より離して
形成することにより、ＦＤ層の形成する接合容量を小さ
くシ、検出感度の向上した半導体集積回路装置が得られ
るのでその効果は大きい。
、ＧＲ層を下層に有するフィールド酸化膜端より離して
形成することにより、ＦＤ層の形成する接合容量を小さ
くシ、検出感度の向上した半導体集積回路装置が得られ
るのでその効果は大きい。
第１図（ａｌ〜（Ｃ）は本発明の一実施例の要部平面図
及び断面図、第２図（ａ）〜（Ｃ１は本発明の他の実施
例の要部平面図及び断面図、第３図は本発明の実施例に
用いられるマスクの平面図、第４図（ａｌ 、 ０）ｌ
は従来の電荷転送用半導体集積回路装置の一例の平面図
及び断面図、第５図は第４図におけるＦＤ層近傍の平面
図及び断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・ゲート酸
イヒ膜、３・・・・・・高濃度不純物のＦＤ層、４・・
・・・・出力端子、５・・・・・・フィールド酸化膜、
６・・・・・・ＧＲ層、７・・・・・・活性領域、８・
・・・・・ドＶイン領域、９・・・・・・ＦＤ層形成部
、１０・・・・・・放電用ＭＯＳ−ＦＥＴ、２０・・・
・・・検出用ＭＯＳ−ＦＥＴ、３０ ・・・・−・マｘ
夕、３１−−−−・・ｎ −型不純物層。 ナ１旧 卒２０ 峯ｇ回 黛４−１ （ａ） （ｂ）
及び断面図、第２図（ａ）〜（Ｃ１は本発明の他の実施
例の要部平面図及び断面図、第３図は本発明の実施例に
用いられるマスクの平面図、第４図（ａｌ 、 ０）ｌ
は従来の電荷転送用半導体集積回路装置の一例の平面図
及び断面図、第５図は第４図におけるＦＤ層近傍の平面
図及び断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・ゲート酸
イヒ膜、３・・・・・・高濃度不純物のＦＤ層、４・・
・・・・出力端子、５・・・・・・フィールド酸化膜、
６・・・・・・ＧＲ層、７・・・・・・活性領域、８・
・・・・・ドＶイン領域、９・・・・・・ＦＤ層形成部
、１０・・・・・・放電用ＭＯＳ−ＦＥＴ、２０・・・
・・・検出用ＭＯＳ−ＦＥＴ、３０ ・・・・−・マｘ
夕、３１−−−−・・ｎ −型不純物層。 ナ１旧 卒２０ 峯ｇ回 黛４−１ （ａ） （ｂ）
Claims (1)
- 一導電型半導体基板上に形成され一方の反対導電型不純
物層がフローティングディフュージョン層として信号電
荷を受け他方の反対導電型不純物層がリセットドレイン
電源に接続された放電用ＭＯＳ−ＦＥＴと、前記フロー
ティングディフュージョン層にゲート電極が接続され信
号電荷の出力を検出する検出用ＭＯＳ−ＦＥＴとを有す
る半導体集積回路装置において、前記フローティングデ
ィフュージョン層を形成する高濃度不純物層が一導電型
ガードリング層を下層に有するフィールド酸化膜端より
離れて形成されていることを特徴とする半導体集積回路
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037864A JPS61198676A (ja) | 1985-02-27 | 1985-02-27 | 半導体集積回路装置 |
| US06/833,289 US4698656A (en) | 1985-02-27 | 1986-02-27 | Output detector of a charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037864A JPS61198676A (ja) | 1985-02-27 | 1985-02-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198676A true JPS61198676A (ja) | 1986-09-03 |
| JPH055179B2 JPH055179B2 (ja) | 1993-01-21 |
Family
ID=12509403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037864A Granted JPS61198676A (ja) | 1985-02-27 | 1985-02-27 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4698656A (ja) |
| JP (1) | JPS61198676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284348U (ja) * | 1988-12-16 | 1990-06-29 | ||
| JP2006086241A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 固体撮像装置および固体撮像装置の製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191398A (en) * | 1987-09-02 | 1993-03-02 | Nec Corporation | Charge transfer device producing a noise-free output |
| JPH0728031B2 (ja) * | 1989-02-11 | 1995-03-29 | 日本電気株式会社 | 電荷転送装置 |
| JP2842724B2 (ja) * | 1992-02-06 | 1999-01-06 | シャープ株式会社 | 電荷転送素子 |
| JPH05243281A (ja) * | 1992-03-02 | 1993-09-21 | Nec Corp | 半導体装置及びその製造方法 |
| US5608242A (en) * | 1994-10-11 | 1997-03-04 | Dalsa, Inc. | Variable width CCD register with uniform pitch and charge storage capacity |
| JP3578611B2 (ja) * | 1997-10-31 | 2004-10-20 | Ｎｅｃエレクトロニクス株式会社 | 固体撮像装置 |
| JP5243983B2 (ja) * | 2009-01-30 | 2013-07-24 | 浜松ホトニクス株式会社 | 電子増倍機能内蔵型の固体撮像素子 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384486A (en) * | 1976-12-29 | 1978-07-25 | Matsushita Electric Ind Co Ltd | Electric charge coupled element |
| JPS54121072A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Charge transfer device |
| JPS5758358A (en) * | 1980-09-25 | 1982-04-08 | Toshiba Corp | Charge transfer device |
| JPS57138177A (en) * | 1981-02-20 | 1982-08-26 | Nec Corp | Charge transfer device |
| JPS58210674A (ja) * | 1982-05-31 | 1983-12-07 | Sharp Corp | 電荷結合素子 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971003A (en) * | 1974-11-18 | 1976-07-20 | Rca Corporation | Charge coupled device imager |
| US4321584A (en) * | 1979-06-15 | 1982-03-23 | Rockwell International Corporation | Charge coupled digital-to-analog converter |
| US4389615A (en) * | 1979-08-29 | 1983-06-21 | Rockwell International Corporation | CCD Demodulator circuit |
-
1985
- 1985-02-27 JP JP60037864A patent/JPS61198676A/ja active Granted
-
1986
- 1986-02-27 US US06/833,289 patent/US4698656A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384486A (en) * | 1976-12-29 | 1978-07-25 | Matsushita Electric Ind Co Ltd | Electric charge coupled element |
| JPS54121072A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Charge transfer device |
| JPS5758358A (en) * | 1980-09-25 | 1982-04-08 | Toshiba Corp | Charge transfer device |
| JPS57138177A (en) * | 1981-02-20 | 1982-08-26 | Nec Corp | Charge transfer device |
| JPS58210674A (ja) * | 1982-05-31 | 1983-12-07 | Sharp Corp | 電荷結合素子 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284348U (ja) * | 1988-12-16 | 1990-06-29 | ||
| JP2006086241A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 固体撮像装置および固体撮像装置の製造方法 |
| JP4604621B2 (ja) * | 2004-09-15 | 2011-01-05 | ソニー株式会社 | 固体撮像装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH055179B2 (ja) | 1993-01-21 |
| US4698656A (en) | 1987-10-06 |
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