JP3079618B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置、特に例え
ば1チップマイコンやロジックLSIの出力ポートなど
に用いられる高耐圧トランジスタ及びその製造方法に関
する。
ば1チップマイコンやロジックLSIの出力ポートなど
に用いられる高耐圧トランジスタ及びその製造方法に関
する。
【0002】
【従来の技術】1チップマイコンやロジックLSIの出
力ポートに用いられる高耐圧MOSトランジスタ7は、
図6に示すように構成される。すなわち、第1導電型の
半導体基板1上に選択酸化(LOCOS)による厚い酸
化層(以下LOCOS酸化層という)2を挟んでそれぞ
れ第2導電型のソース領域3及びドレイン領域4を形成
すると共に、LOCOS酸化層2の下にドレイン領域4
の高濃度部4aに連続するドレイン領域の低濃度部4b
を形成し、ドレイン領域4の低濃度部4bとソース領域
3間にゲート絶縁膜5を介してゲート電極6を形成して
構成される。8はドレイン電極、9はソース電極であ
る。
力ポートに用いられる高耐圧MOSトランジスタ7は、
図6に示すように構成される。すなわち、第1導電型の
半導体基板1上に選択酸化(LOCOS)による厚い酸
化層(以下LOCOS酸化層という)2を挟んでそれぞ
れ第2導電型のソース領域3及びドレイン領域4を形成
すると共に、LOCOS酸化層2の下にドレイン領域4
の高濃度部4aに連続するドレイン領域の低濃度部4b
を形成し、ドレイン領域4の低濃度部4bとソース領域
3間にゲート絶縁膜5を介してゲート電極6を形成して
構成される。8はドレイン電極、9はソース電極であ
る。
【0003】
【発明が解決しようとする課題】上述の高耐圧トランジ
スタ7においては、その耐圧はドレイン領域4の高濃度
部4aと半導体基板1との間で形成されるpn接合jの
耐圧で決り、100V以上の耐圧を得るのが困難であっ
た。本発明は、上述の点に鑑み100V以上の高耐圧で
駆動可能な高耐圧トランジスタすなわち半導体装置及び
その製造方法を提供するものである。
スタ7においては、その耐圧はドレイン領域4の高濃度
部4aと半導体基板1との間で形成されるpn接合jの
耐圧で決り、100V以上の耐圧を得るのが困難であっ
た。本発明は、上述の点に鑑み100V以上の高耐圧で
駆動可能な高耐圧トランジスタすなわち半導体装置及び
その製造方法を提供するものである。
【0004】
【課題を解決するための手段】本発明に係る半導体装置
は、第1導電型の半導体基体の一主面に臨む第2導電型
の低濃度部及び高濃度部からなるドレイン領域を有し、
ドレイン領域の高濃度部に接してこの高濃度部の周側部
の一部から下側部を取り囲む絶縁体が形成され、この絶
縁体によりドレイン領域の高濃度部が半導体基体から絶
縁分離され、高濃度部の周側部の他部と低濃度部が連続
された構成とする。 本発明は、上記半導体装置におい
て、ドレイン領域の高濃度部が単結晶半導体により形成
された構成とする。 本発明は、上記半導体装置におい
て、第2導電型の低濃度部及び高濃度部からなるドレイ
ン領域は、一主面に臨み両端のみが半導体基体に連結さ
れるようにブリッジ状に分離形成された構成とする。 本
発明に係る半導体装置の製造方法は、第1導電型の半導
体基体の一主面に複数の溝を形成する工程と、異方性エ
ッチングにより隣り合う溝間の壁の一部を除去し、一主
面に臨み両端のみが半導体基体に連結されるようにブリ
ッジ状に分離された半導体領域を形成する工程と複数の
溝が連通した空洞部分に絶縁体を埋め込む工程と、半導
体基体の一主面に、絶縁体及び半導体領域を含んでこれ
より広い面積にわたって第2導電型の低濃度部を形成す
る工程と、半導体領域の両側部及び下側部が絶縁体で取
り囲まれた領域に第2導電型の高濃度部を形成する工程
とを有し、高濃度部及び低濃度部で第2導電型のドレイ
ン領域を形成する。
は、第1導電型の半導体基体の一主面に臨む第2導電型
の低濃度部及び高濃度部からなるドレイン領域を有し、
ドレイン領域の高濃度部に接してこの高濃度部の周側部
の一部から下側部を取り囲む絶縁体が形成され、この絶
縁体によりドレイン領域の高濃度部が半導体基体から絶
縁分離され、高濃度部の周側部の他部と低濃度部が連続
された構成とする。 本発明は、上記半導体装置におい
て、ドレイン領域の高濃度部が単結晶半導体により形成
された構成とする。 本発明は、上記半導体装置におい
て、第2導電型の低濃度部及び高濃度部からなるドレイ
ン領域は、一主面に臨み両端のみが半導体基体に連結さ
れるようにブリッジ状に分離形成された構成とする。 本
発明に係る半導体装置の製造方法は、第1導電型の半導
体基体の一主面に複数の溝を形成する工程と、異方性エ
ッチングにより隣り合う溝間の壁の一部を除去し、一主
面に臨み両端のみが半導体基体に連結されるようにブリ
ッジ状に分離された半導体領域を形成する工程と複数の
溝が連通した空洞部分に絶縁体を埋め込む工程と、半導
体基体の一主面に、絶縁体及び半導体領域を含んでこれ
より広い面積にわたって第2導電型の低濃度部を形成す
る工程と、半導体領域の両側部及び下側部が絶縁体で取
り囲まれた領域に第2導電型の高濃度部を形成する工程
とを有し、高濃度部及び低濃度部で第2導電型のドレイ
ン領域を形成する。
【0005】
【作用】本発明の半導体装置、即ち高耐圧トランジスタ
においては、半導体基体の一主面に臨んで形成した低濃
度部及び高濃度部からなるドレイン領域において、その
高濃度部の周側部の一部から下側部を取り囲むように絶
縁体が形成され、この絶縁体により高濃度部が半導体基
体から絶縁分離されているので、ドレイン領域の高濃度
部は低濃度部と接するのみで、半導体基体と接すること
がなく、実質的にドレイン領域の高濃度部と半導体基体
との間ではpn接合が存在しなくなり、例えば100V
以上の高耐圧を得ることができる。ドレイン領域の高濃
度部を単結晶半導体により形成するときは、移動度が大
きくトランジスタ特性のより高耐圧MOSトランジスタ
が得られる。 第2導電型の低濃度部及び高濃度部からな
るドレイン領域を、一主面に臨み両端のみが半導体基体
に連結されるようにブリッジ状に分離形成するときは、
半導体デバイスの微細化が可能になる。 本発明の半導体
装置、即ち高耐圧トランジスタの製造方法においては、
半導体基体の一主面に複数の溝を形成し、異方性エッチ
ングで隣り合う溝間の壁の一部を除去して半導体基体に
連結されたブリッジ状に分割された半導体領域を形成
し、その空洞部分に絶縁体を埋め込み、絶縁体及び半導
体領域を含んでこれより広い面積に低濃度部を形成した
後、半導体領域の絶縁体で取り囲まれた領域に高濃度部
を形成することにより、上記の高耐圧MOSトランジス
タが精度よく、かつ容易に製造できる。
においては、半導体基体の一主面に臨んで形成した低濃
度部及び高濃度部からなるドレイン領域において、その
高濃度部の周側部の一部から下側部を取り囲むように絶
縁体が形成され、この絶縁体により高濃度部が半導体基
体から絶縁分離されているので、ドレイン領域の高濃度
部は低濃度部と接するのみで、半導体基体と接すること
がなく、実質的にドレイン領域の高濃度部と半導体基体
との間ではpn接合が存在しなくなり、例えば100V
以上の高耐圧を得ることができる。ドレイン領域の高濃
度部を単結晶半導体により形成するときは、移動度が大
きくトランジスタ特性のより高耐圧MOSトランジスタ
が得られる。 第2導電型の低濃度部及び高濃度部からな
るドレイン領域を、一主面に臨み両端のみが半導体基体
に連結されるようにブリッジ状に分離形成するときは、
半導体デバイスの微細化が可能になる。 本発明の半導体
装置、即ち高耐圧トランジスタの製造方法においては、
半導体基体の一主面に複数の溝を形成し、異方性エッチ
ングで隣り合う溝間の壁の一部を除去して半導体基体に
連結されたブリッジ状に分割された半導体領域を形成
し、その空洞部分に絶縁体を埋め込み、絶縁体及び半導
体領域を含んでこれより広い面積に低濃度部を形成した
後、半導体領域の絶縁体で取り囲まれた領域に高濃度部
を形成することにより、上記の高耐圧MOSトランジス
タが精度よく、かつ容易に製造できる。
【0006】
【実施例】以下、図面を参照して本発明による半導体装
置の実施例を説明する。
置の実施例を説明する。
【0007】本例においては、図1〜図3に示すよう
に、第1導電型の半導体基板11のLOCOS酸化層1
2で囲まれた素子形成領域13上に、領域13内のLO
COS酸化層12Aを挟んで夫々第2導電型のドレイン
領域14及びソース領域15を形成する。ドレイン領域
14は高濃度部14aと之に連続してLOCOS酸化層
12Aの下に延長する低濃度部14bからなり、低濃度
部14b内に高濃度部14aが存在するように、かつ高
濃度部14aの周側部の一部と下部をSiO2 層等の絶
縁体16で取り囲んで高濃度部14aが半導体基板11
と接しないように形成する。ソース領域15はドレイン
領域14の高濃度部14aと同時に形成される。そし
て、ドレイン領域14の低濃度部14bとソース領域1
5間の基板11上にゲート絶縁膜17を介してゲート電
極18を形成し、またソース領域15及びドレイン領域
14にそれぞれソース電極20及びドレイン電極19を
形成して高耐圧MOSトランジスタ21を構成する。
に、第1導電型の半導体基板11のLOCOS酸化層1
2で囲まれた素子形成領域13上に、領域13内のLO
COS酸化層12Aを挟んで夫々第2導電型のドレイン
領域14及びソース領域15を形成する。ドレイン領域
14は高濃度部14aと之に連続してLOCOS酸化層
12Aの下に延長する低濃度部14bからなり、低濃度
部14b内に高濃度部14aが存在するように、かつ高
濃度部14aの周側部の一部と下部をSiO2 層等の絶
縁体16で取り囲んで高濃度部14aが半導体基板11
と接しないように形成する。ソース領域15はドレイン
領域14の高濃度部14aと同時に形成される。そし
て、ドレイン領域14の低濃度部14bとソース領域1
5間の基板11上にゲート絶縁膜17を介してゲート電
極18を形成し、またソース領域15及びドレイン領域
14にそれぞれソース電極20及びドレイン電極19を
形成して高耐圧MOSトランジスタ21を構成する。
【0008】図4、図5(図1のA−A線上の断面)及
び図6(図1のB−B線上の断面)は、上述した高耐圧
MOSトランジスタの製法例を示す。まず、図4Aに示
すように、第1導電型の半導体基板11のドレイン領域
14を形成すべき領域に例えばRIE(反応性イオンエ
ッチング)により例えば深さ数μmの並行する複数、本
例では3つの溝22を形成する。このとき溝22の間隔
dは、溝の深さWの1/2以下にしておく。
び図6(図1のB−B線上の断面)は、上述した高耐圧
MOSトランジスタの製法例を示す。まず、図4Aに示
すように、第1導電型の半導体基板11のドレイン領域
14を形成すべき領域に例えばRIE(反応性イオンエ
ッチング)により例えば深さ数μmの並行する複数、本
例では3つの溝22を形成する。このとき溝22の間隔
dは、溝の深さWの1/2以下にしておく。
【0009】次に、図4Bに示すように、例えばヒドラ
ジンなどの異方性エッチング液を用いたウェットエッチ
ングにより、すなわち結晶方位に依存する異方性エッチ
ングによって、隣り合う溝22間の壁23の一部をエッ
チング除去し、両端のみが基板11に連結されるように
ブリッジ状に分離された単結晶領域24を形成する。
ジンなどの異方性エッチング液を用いたウェットエッチ
ングにより、すなわち結晶方位に依存する異方性エッチ
ングによって、隣り合う溝22間の壁23の一部をエッ
チング除去し、両端のみが基板11に連結されるように
ブリッジ状に分離された単結晶領域24を形成する。
【0010】次に、図5Cに示すように、熱酸化処理
し、さらに異方性エッチングによって形成された空洞部
分25を例えはCVD−SiO2 層などの絶縁体16で
埋め込む。
し、さらに異方性エッチングによって形成された空洞部
分25を例えはCVD−SiO2 層などの絶縁体16で
埋め込む。
【0011】次に、図5D及び図6Aに示すように選択
酸化法によってLOCOS酸化層12を形成する。すな
わち、高耐圧トランジスタを形成すべき素子形成領域1
3を取り囲むようにLOCOS酸化層12を形成すると
共に、同時に素子形成領域13内の1部において、LO
COS酸化層12Aを形成しておく。次で、不純物をイ
オン注入して第2導電型のドレイン領域14の低濃度部
14bを形成する。この低濃度部14bはLOCOS酸
化層12Aの下部にまで延長するように形成する。続い
て第2導電型の高濃度不純物をイオン注入してソース領
域15とドレイン領域14の高濃度部14aを形成す
る。このとき、高濃度部14aは前述したブリッジ状の
単結晶領域24に形成する。この状態で単結晶領域によ
る高濃度部14aは、その両端が低濃度部14bに接す
ると共に、低濃度部14bと接する以外の周側部及び下
部がSiO2 層などの絶縁体16によって取り囲まれ
る。
酸化法によってLOCOS酸化層12を形成する。すな
わち、高耐圧トランジスタを形成すべき素子形成領域1
3を取り囲むようにLOCOS酸化層12を形成すると
共に、同時に素子形成領域13内の1部において、LO
COS酸化層12Aを形成しておく。次で、不純物をイ
オン注入して第2導電型のドレイン領域14の低濃度部
14bを形成する。この低濃度部14bはLOCOS酸
化層12Aの下部にまで延長するように形成する。続い
て第2導電型の高濃度不純物をイオン注入してソース領
域15とドレイン領域14の高濃度部14aを形成す
る。このとき、高濃度部14aは前述したブリッジ状の
単結晶領域24に形成する。この状態で単結晶領域によ
る高濃度部14aは、その両端が低濃度部14bに接す
ると共に、低濃度部14bと接する以外の周側部及び下
部がSiO2 層などの絶縁体16によって取り囲まれ
る。
【0012】次に、図6Bに示すように、ドレイン領域
29のLOCOS酸化層12A下に延長した低濃度部1
2bとソース領域15間の基板11上にゲート絶縁層1
7を介してゲート電極18を形成し、さらにソース領域
15及びドレイン領域14の高濃度部14aに接するソ
ース電極20及びドレイン電極19を形成して目的の高
耐圧MOSトランジスタ21を得る。
29のLOCOS酸化層12A下に延長した低濃度部1
2bとソース領域15間の基板11上にゲート絶縁層1
7を介してゲート電極18を形成し、さらにソース領域
15及びドレイン領域14の高濃度部14aに接するソ
ース電極20及びドレイン電極19を形成して目的の高
耐圧MOSトランジスタ21を得る。
【0013】尚、図4〜図6の例えばドレイン領域14
の高濃度部14aを取り囲む絶縁体16の形成を溝22
を形成した後の異方性エッチング工程と、その後のCV
DSiO2 による埋め込み工程等のSOI技術を用いる
ようにしたが、その他SIPOS(semi-insulaing poly
crystalline silicon)または酸素イオン注入によって高
濃度部29aを取り囲むように絶縁体16を形成するこ
ともできる。
の高濃度部14aを取り囲む絶縁体16の形成を溝22
を形成した後の異方性エッチング工程と、その後のCV
DSiO2 による埋め込み工程等のSOI技術を用いる
ようにしたが、その他SIPOS(semi-insulaing poly
crystalline silicon)または酸素イオン注入によって高
濃度部29aを取り囲むように絶縁体16を形成するこ
ともできる。
【0014】上述の高耐圧トランジスタ21によれば、
基体11上に形成した低濃度部14b及び高濃度部14
aからなるドレイン領域14において、その高濃度部1
4aの側部及び下部を取り囲むように絶縁体16によっ
て形成されているので、ドレイン領域の高濃度部14a
は低濃度部14bと接するのみで実質的に半導体基板1
1と接することがなく、従来のようなドレイン領域の高
濃度部14aと半導体基板11との間にpn接合が形成
するようなことがない。したがって例えば100V以上
の高耐圧のMOSトランジスタを実現することができ
る。したがって、この高耐圧MOSトランジスタを例え
ば1チップマイコンやロジックLSIの出力ポート等に
組込むことが可能となって高電圧での駆動を必要とする
デバイスの駆動が1チップで行えるようになる。
基体11上に形成した低濃度部14b及び高濃度部14
aからなるドレイン領域14において、その高濃度部1
4aの側部及び下部を取り囲むように絶縁体16によっ
て形成されているので、ドレイン領域の高濃度部14a
は低濃度部14bと接するのみで実質的に半導体基板1
1と接することがなく、従来のようなドレイン領域の高
濃度部14aと半導体基板11との間にpn接合が形成
するようなことがない。したがって例えば100V以上
の高耐圧のMOSトランジスタを実現することができ
る。したがって、この高耐圧MOSトランジスタを例え
ば1チップマイコンやロジックLSIの出力ポート等に
組込むことが可能となって高電圧での駆動を必要とする
デバイスの駆動が1チップで行えるようになる。
【0015】尚、上例ではLOCOS酸化層12Aの下
にドレイン領域の低濃度部14bを延長した構造となし
たが、その他、半導体基板上に低濃度部及び高濃度部か
らなるドレイン領域を形成した通常のLDD構造のMO
Sトランジスタにも適用できるものである。上述のLO
COS酸化層下に低濃度部を形成する構成は、製造工程
上LOCOS酸化層下にチャンネルストッパー領域を形
成するときと同時に形成することができるので工程の簡
略化がはかられる。
にドレイン領域の低濃度部14bを延長した構造となし
たが、その他、半導体基板上に低濃度部及び高濃度部か
らなるドレイン領域を形成した通常のLDD構造のMO
Sトランジスタにも適用できるものである。上述のLO
COS酸化層下に低濃度部を形成する構成は、製造工程
上LOCOS酸化層下にチャンネルストッパー領域を形
成するときと同時に形成することができるので工程の簡
略化がはかられる。
【0016】
【発明の効果】本発明による高耐圧の半導体装置によれ
ば、低濃度部及び高濃度部を有するドレイン領域におい
て、低濃度部に接する以外の高濃度部と半導体基体との
間に絶縁体を介在させることによって、実質的に高濃度
部と半導体基体との間にpn接合が形成されなくなり、
高耐圧化をはかることができる。したがって、例えば1
チップマイコンやロジックLSIの出力ポートの高耐圧
トランジスタに用いることができ、高電圧での駆動を可
能にすることができる。また、MOSトランジスタ特性
の良い半導体装置を提供できる。さらに、半導体デバイ
スの微細化を可能にする。 本発明の半導体装置の製造方
法によれば、かかる高耐圧トランジスタを高精度に、か
つ容易に製造することができる。
ば、低濃度部及び高濃度部を有するドレイン領域におい
て、低濃度部に接する以外の高濃度部と半導体基体との
間に絶縁体を介在させることによって、実質的に高濃度
部と半導体基体との間にpn接合が形成されなくなり、
高耐圧化をはかることができる。したがって、例えば1
チップマイコンやロジックLSIの出力ポートの高耐圧
トランジスタに用いることができ、高電圧での駆動を可
能にすることができる。また、MOSトランジスタ特性
の良い半導体装置を提供できる。さらに、半導体デバイ
スの微細化を可能にする。 本発明の半導体装置の製造方
法によれば、かかる高耐圧トランジスタを高精度に、か
つ容易に製造することができる。
【図1】本発明による高耐圧の半導体装置の一例を示す
斜視図である。
斜視図である。
【図2】図1のA−A線上の断面図である。
【図3】図1のB−B線上の断面図である。
【図4】本発明の半導体装置の製法例を示す製造工程図
(その1)であって図1のA−A線上で見た断面図であ
る。
(その1)であって図1のA−A線上で見た断面図であ
る。
【図5】本発明の半導体装置の製法例を示す製造工程図
(その2)であって図1のA−A線上で見た断面図であ
る。
(その2)であって図1のA−A線上で見た断面図であ
る。
【図6】本発明による高耐圧の半導体装置の製造工程を
示す図であって図1のB−B線上で見た断面図である。
示す図であって図1のB−B線上で見た断面図である。
【図7】従来の高耐圧の半導体装置の断面図である。
11 半導体基板 12A,12 LOCOS酸化層 13 素子形成領域 14a 高濃度部 14b 低濃度部 14 ドレイン領域 15 ソース領域 16 絶縁体 17 ゲート絶縁膜 18 ゲート電極 19 ドレイン電極 20 ソース電極 21 高耐圧MOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336
Claims (4)
- 【請求項1】 第1導電型の半導体基体の一主面に臨む
第2導電型の低濃度部及び高濃度部からなるドレイン領
域を有し、 前記ドレイン領域の高濃度部に接して該高濃度部の周側
部の一部から下側部を取り囲む絶縁体が形成され、 該絶縁体により前記ドレイン領域の高濃度部が前記半導
体基体から絶縁分離され、 前記高濃度部の周側部の他部と前記低濃度部が連続され
て成る ことを特徴とする半導体装置。 - 【請求項2】 前記ドレイン領域の高濃度部が単結晶半
導体により形成されて成る ことを特徴とする請求項1に
記載の半導体装置。 - 【請求項3】 前記第2導電型の低濃度部及び高濃度部
からなるドレイン領域は、前記一主面に臨み両端のみが
前記半導体基体に連結されるようにブリッジ状に分離形
成されて成る ことを特徴とする請求項1に記載の半導体
装置。 - 【請求項4】 第1導電型の半導体基体の一主面に複数
の溝を形成する工程と、 異方性エッチングにより前記隣り合う溝間の壁の一部を
除去し、前記一主面に臨み両端のみが前記半導体基体に
連結されるようにブリッジ状に分離された半導体領域を
形成する工程と、 前記複数の溝が連通した空洞部分に絶縁体を埋め込む工
程と、 前記半導体基体の一主面に、前記絶縁体及び前記半導体
領域を含んでこれより広い面積にわたって第2導電型の
低濃度部を形成する工程と、 前記半導体領域の両側部及び下側部が前記絶縁体で取り
囲まれた領域に第2導電型の高濃度部を形成する工程と
を有し、 前記高濃度部及び前記低濃度部で第2導電型のドレイン
領域を形成する ことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03073197A JP3079618B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03073197A JP3079618B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04307971A JPH04307971A (ja) | 1992-10-30 |
JP3079618B2 true JP3079618B2 (ja) | 2000-08-21 |
Family
ID=13511181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03073197A Expired - Fee Related JP3079618B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3079618B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6506838B1 (en) | 1999-10-25 | 2003-01-14 | Asahi Kasei Kabushiki Kaisha | Modified oxymethylene polymers |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2338177B1 (en) * | 2008-10-20 | 2014-06-04 | Nxp B.V. | Insulated gate semiconductor device and method of manufacturing the same |
-
1991
- 1991-04-05 JP JP03073197A patent/JP3079618B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6506838B1 (en) | 1999-10-25 | 2003-01-14 | Asahi Kasei Kabushiki Kaisha | Modified oxymethylene polymers |
Also Published As
Publication number | Publication date |
---|---|
JPH04307971A (ja) | 1992-10-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |