CN108695298B - 包括测试焊盘的半导体集成电路器件 - Google Patents

包括测试焊盘的半导体集成电路器件 Download PDF

Info

Publication number
CN108695298B
CN108695298B CN201810052888.1A CN201810052888A CN108695298B CN 108695298 B CN108695298 B CN 108695298B CN 201810052888 A CN201810052888 A CN 201810052888A CN 108695298 B CN108695298 B CN 108695298B
Authority
CN
China
Prior art keywords
connection wiring
circuit
pad
test
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810052888.1A
Other languages
English (en)
Other versions
CN108695298A (zh
Inventor
金嶡东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN108695298A publication Critical patent/CN108695298A/zh
Application granted granted Critical
Publication of CN108695298B publication Critical patent/CN108695298B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components

Abstract

半导体集成电路器件可以包括多个半导体芯片、划道、连接布线和选择电路。每个半导体芯片可以包括外围电路。划道可以位于半导体芯片之间。测试焊盘可以布置在划道中。连接布线可以连接在测试焊盘与外围电路之间。选择电路可以被配置为将布线连接选择性地连接或断开连接。

Description

包括测试焊盘的半导体集成电路器件
相关申请的交叉引用
本申请要求2017年4月5日向韩国知识产权局提交的申请号为10-2017-0044385的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路器件，更具体地，涉及一种包括测试焊盘的半导体集成电路器件。
背景技术
通常，探针卡可以用于测试半导体集成电路器件。探针卡可以包括多层衬底和多个测试引脚。可以在多层衬底中形成测试图案。测试引脚可以布置在多层衬底上。测试引脚可以与半导体集成电路器件上的测试焊盘电接触。从测试器产生的测试电流可以经由测试引脚被施加到半导体集成电路器件的测试焊盘以执行探针测试。
■发明内容
在一个实施例中，半导体集成电路器件可以包括多个半导体芯片、划道、连接布线和选择电路。每个半导体芯片可以包括外围电路。划道可以位于半导体芯片之间。测试焊盘可以布置在划道中。连接布线可以连接在测试焊盘与外围电路之间。选择电路可以被配置为将连接布线选择性地连接或断开连接。
在一个实施例中，半导体集成电路器件可以包括多个半导体芯片区域、划道、外围电路、至少一个测试焊盘和选择电路。半导体芯片区域可以包括存储体区域和外围电路区域。划道可以位于每一半导体芯片区域的边缘处。外围电路可以布置在外围电路区域中。至少一个测试焊盘可以布置在划道中。选择电路可以被配置为将测试焊盘与外围电路选择性地连接。
附图说明
图1是示出根据示例性实施例的半导体集成电路器件的框图；
图2是示出根据示例性实施例的半导体集成电路器件的平面图；
图3是示出根据示例性实施例的开关单元的电路图；
图4是示出根据示例性实施例的包括经由连接布线彼此连接的测试焊盘和内部电路的半导体集成电路器件的平面图；
图5是示出根据示例性实施例的包括经由连接布线彼此连接的测试焊盘和内部电路的半导体集成电路器件的电路图；以及
图6是示出根据示例性实施例的半导体集成电路器件中共同包括测试焊盘的多个半导体芯片的平面图。
图7是示出根据示例性实施例的计算机系统的框图。
具体实施方式
下文中将参考附图(其中示出了一些示例性实施例)来描述各种示例性实施例。然而，这些实施例可以以多种不同的形式来体现，而不应被解释为仅限于本文中所阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是彻底和完整的，并将向本领域技术人员充分传达本公开的范围。在附图中，为了清楚起见，可以能会夸大层和区域的大小和相对大小。
将理解，当一个元件或层被称为在另一元件或层“上”、“连接”或“耦接”到另一元件或层时，该元件可以直接在另一元件或层上、直接连接或直接耦接到另一元件或层，或者可以存在中间元件或层。相反，当一个元件被称为“直接”在另一元件或层“上”、“直接连接”或“直接耦接”到另一元件或层时，就不存在中间元件或层。贯穿本公开相同的附图标记表示相同的元件。如本文中所用，术语“和/或”包括一个或更多个相关联的列出项的任意一个和所有组合。
下面将参考附图通过各种示例性实施例来描述示例性实施例。
图1是示出根据示例性实施例的半导体集成电路器件的框图。
参考图1，本示例性实施例的半导体集成电路器件可以包括第一电路100和第二电路200。
第一电路100可以布置在半导体芯片区域中。第一电路100可以包括第一焊盘110、缓冲电路120和内部电路130。
可以存在至少一个第一焊盘110。第一焊盘110可以包括输入焊盘或输出焊盘，诸如正常地址焊盘、正常功率焊盘、正常数据焊盘等。
缓冲电路120可以与第一焊盘110连接。缓冲电路120可以被配置为缓冲输入到第一焊盘110的信号或电压。缓冲电路120可以为内部电路130提供缓冲信号或缓冲电压。此外，缓冲电路120可以被配置为缓冲从内部电路130提供的信号或电压。缓冲电路120可以为第一焊盘110提供缓冲信号或缓冲电压。
内部电路130可以包括被配置为驱动半导体存储器件的电路块。
第一焊盘110、缓冲电路120和内部电路130可以位于半导体芯片的外围电路区域中。因此，第一电路100可以对应于外围区域中的外围电路。
第二电路200可以包括第二焊盘210。尽管未在图1中描绘，第二电路200可以包括与第二焊盘210电连接的多个测试图案。
第二焊盘210可以位于在半导体芯片的边缘、外围或边沿处的划道中。第二焊盘210可以包括测试焊盘，探针卡可以与该测试焊盘接触。第二焊盘210可以与第一焊盘110、缓冲电路120和内部电路130连接。第二焊盘210可以被配置为将信号从第二焊盘210传送到第一焊盘110或内部电路130。
第二焊盘210可以与第一焊盘110电连接，或者第二焊盘210和内部电路130可以经由连接布线300彼此电连接。
选择电路350可以与连接布线300连接并且布置在连接布线300上。因此，选择电路350可以被配置为使连接到第一电路100的连接布线部分(下文中，称为第一连接布线部分300a)与连接到第二电路200的连接布线部分(下文中，称为第二连接布线部分300b)之间选择性地断开连接、分离，或者换言之，创建连接到第一电路100的连接布线部分(下文中，称为第一连接布线部分300a)与连接到第二电路200的连接布线部分(下文中，称为第二连接布线部分300b)之间的开口。例如，在探针测试期间，选择电路350可以将第一连接布线部分300a与第二连接布线部分300b连接以形成单个导电路径。相反，在正常操作期间，选择电路350可以使第一连接布线部分300a与第二连接布线部分300b断开连接。因此，第一连接布线部分300a和第二连接布线部分300b可以转换为浮置状态或非导电状态，以防止第一接线布线部分300a和第二连接布线部分300b被用作负载电阻。
图2是示出根据示例性实施例的半导体集成电路器件的平面图。
参考图2，半导体集成电路器件10可以包括半导体芯片101和被配置为包围半导体芯片101的划道201。
图1中的第一电路100可以对应于半导体芯片101中的电路。图1中的第二电路200可以对应于划道201中的电路。
半导体芯片101可以包括存储体区域101a和外围电路区域101b。存储体区域101a可以包括多个存储单元105。外围电路区域101b可以包括被配置为控制存储单元105的控制电路，诸如第一焊盘110、缓冲电路120和内部电路130。外围电路区域101b可以被布置在与存储体区域101a分离的位置。此外，存储体区域101a可以布置在外围电路区域101b的两侧。
划道201可以对应于半导体芯片101的外部区域，晶片可以沿着该外部区域被切割以形成半导体芯片101。划道201可以具有统一的宽度。可以在划道201中布置诸如测试图案、对准键等的各种图案。
与图1中的第一焊盘110相对应的正常焊盘110a可以布置在外围电路区域101b中。外围电路区域101b可以包括正常焊盘110a和可以与正常焊盘110a电连接的内部电路130。正常焊盘110a可以从外部设备选择性地接收命令、数据、功率、地址等。正常焊盘110a可以为内部电路130的输入端子和存储体区域101a的信号线选择性地提供命令、数据、功率、地址等。此外，正常焊盘110a可以接收从存储体区域101a输出的信号。正常焊盘110a可以将信号输出到外部设备。
缓冲电路120和内部电路130可以布置在外围电路区域101b中。缓冲电路120可以分别对应于正常焊盘110a。缓冲电路120可以包括被配置为稳定电压的电路。此外，缓冲电路120可以包括静电放电电路。
与图1中的第二焊盘210相对应的测试焊盘210a可以布置在划道201中。具体地，测试焊盘210a可以位于划道201中，而不是位于外围电路区域101b中。测试焊盘210a可以与正常焊盘110a分离，从而可以改善外围电路区域101b的图案裕度。此外，因为可以在具有大面积的划道201中形成测试焊盘210a，所以测试焊盘210可以以不同的方式布置。因此，可以确保与测试焊盘210a接触的探针卡的测试引脚之间有足够的间隙。
连接布线300可以被配置为使测试焊盘210a与正常焊盘110a、缓冲电路120和内部电路130中的至少一个连接。连接布线300的数量可以对应于测试焊盘210a的数量。在该示例性实施例中，连接布线300可以被配置为将测试焊盘210a与缓冲电路120连接。
连接布线300可以在存储体区域101a之上延伸，以为连接布线300提供最短长度。连接布线300可以位于存储体区域101a的最上区域处，以防止连接布线300与存储体区域101a中的布线之间的电短路。
选择电路350可以与连接布线300连接。选择电路350可以将第一连接布线部分300a与第二连接布线部分300b连接或使第一连接布线部分300a与第二连接布线部分300b断开连接。
选择电路350可以包括控制信号发生单元352和开关单元355。控制信号发生单元352可以产生用于驱动并控制开关单元355的操作的控制信号CTRL。控制信号发生单元352可以包括非易失性存储器件，诸如激光熔丝、电熔丝等。控制信号发生单元352可以根据熔丝切断或断裂来产生用于驱动开关单元355的控制信号CTRL。
开关单元355可以以一对一的关系对应于连接布线300。开关单元355可以响应于控制信号CTRL而被驱动，以为连接布线300提供单个导电路径或两个连接布线部分。
图3是示出根据示例性实施例的开关单元的电路图。
参考图3，开关单元355可以包括响应于控制信号CTRL而被驱动的传输门。传输门可以包括NMOS晶体管和PMOS晶体管。反相器可以布置在NMOS晶体管的栅极与PMOS晶体管的栅极之间。具有相反电平的电压可以被施加至NMOS晶体管的栅极和PMOS晶体管的栅极。
当测试模式指示执行测试操作时，控制信号发生单元352可以通过一般熔丝操作来输出被使能至低电平的控制信号CTRL。控制信号CTRL可以被输入至开关单元355以形成测试焊盘210a与正常焊盘110a、缓冲电路120以及内部电路130中的至少一个之间的导电路径连接。换言之，在测试模式中，开关单元355可以将连接布线300连接以将测试焊盘210a与第一电路100电连接。
当执行正常操作时，控制信号发生单元352可以输出被禁止至高电平的控制信号CTRL。开关单元355可以被关断以使第一连接布线部分300a与第二连接布线部分300b断开连接。因此，在正常操作期间，测试焊盘210a的信号可能不会被传送到外围电路区域101b的电路，使得第一连接布线部分300a和第二连接布线部分300b可以浮置。换言之，在正常模式中，开关单元355可以将连接布线300分离以使测试焊盘210a与第一电路100电断开连接。
图4是示出根据示例性实施例的包括经由连接布线彼此连接的测试焊盘和内部电路的半导体集成电路器件的平面图，而图5是示出根据示例性实施例的包括经由连接布线彼此连接的测试焊盘和内部电路的半导体集成电路器件的电路图。
参考图4，连接布线301可以被配置为将划道201中的测试焊盘210与内部电路130连接。选择电路351可以连接在测试焊盘210与内部电路130之间，以为内部电路130提供测试焊盘210的信号或电压。在示例性实施例中，选择电路351可以布置在存储体区域101a之间的外围电路区域101b中。可选地，选择电路351可以布置在其他位置。
参考图5，选择电路351可以包括开关单元355a、预充电单元357、信号保持单元358和缓冲单元359。
开关单元355a可以包括响应于控制信号CTRL而被驱动的传输门。开关单元355a可以与图3的开关单元355具有基本相同的配置。开关单元355a可以被布置为使得一个开关单元对应于每个连接布线301。
预充电单元357可以包括PMOS晶体管，该PMOS晶体管被配置为响应于已反相的控制信号/CTRL而在连接布线301中预充电驱动电压VDD。在一个示例中，当连接布线301与测试焊盘210分离时，预充电单元357可以以驱动电压VDD来预充电连接布线301。与非门NAND可以对缓冲电路120的输出信号与施加至通过正常焊盘110a的连接布线301的电压执行与非运算操作。反相器In可以将与非门的输出电压反相。反相器In可以为内部电路130提供已反相的输出电压。
缓冲单元359可以连接在预充电单元357和与非门NAND之间。缓冲单元359可以被配置为缓冲通过预充电单元357的第二连接布线部分301b的信号。例如，缓冲单元359可以包括被配置为响应于控制信号CTRL来缓冲第二连接布线部分301b的信号的CMOS反相器链。
当执行测试操作时，控制信号发生单元352(参见图2)可以输出具有低电平的控制信号。开关单元355a可以响应于低控制信号CTRL而被导通。因此，第二焊盘210的信号或电压可以经由开关单元355a和信号保持单元358传送到内部电路130。换言之，在测试模式中，信号保持单元358可以将第二焊盘210的信号或电压传送到内部电路130。
当执行正常操作时，控制信号CTRL可以被禁止至高电平。因此，开关单元355a可以被关断，使得第一连接布线部分301a可以与连接到内部电路130的第二连接布线部分301b断开连接。可以被施加已反相的控制信号/CTRL的预充电单元357可以被驱动，使得第二连接布线部分301b可以被预充电至驱动电压电平。具有驱动电压电平的第二连接布线部分301b的信号还可以被缓冲单元359另外缓冲，使得正常高信号可以被输入到信号保持单元358的与非门NAND中。因为正常高信号可以被施加到与非门NAND，所以在信号电平没有改变的情况下，正常焊盘110a的信号可以经由缓冲电路120和信号保持单元358被传送到内部电路130。换言之，在正常模式中，信号保持单元358可以将正常焊盘110a的信号传送到内部电路130。因此，具有驱动电压电平的预充电的第二连接布线部分301b可以实现稳定的布线和低信号负载。在一些实施例中，可以省略缓冲单元359。
图6是示出根据示例性实施例的半导体集成电路器件中共同包括测试焊盘的多个半导体芯片的平面图。
参考图6，可以通过划道201划分多个芯片101-1～101-3。
例如，第一芯片101-1的第一测试焊盘210a-1和第二芯片101-2的第二测试焊盘210a-2可以布置在第一芯片101-1与第二芯片101-2之间的划道201中。第一焊盘210a-1可以与在第一芯片101-1的图1中的第一电路100和图2中的正常焊盘110a或图5中的第一芯片101-1的内部电路连接。第二焊盘210a-2可以与第二芯片101-2的正常焊盘110b或内部电路连接。第一测试焊盘210a-1和第二测试焊盘210a-2可以与可以布置在划道201中的测试图案400电连接。
测试焊盘210a-1和210a-2可以对应于芯片101-1～101-2来布置。可选地，相邻芯片101-1和101-2或101-2和101-3可以共同具有测试焊盘211。例如，测试焊盘211可以用作第一芯片101-1或第二芯片101-2的测试焊盘。
当两个芯片101-1和101-2或101-2和101-3共同具有单个测试焊盘211时，因为测试过程的时间可以不同，所以测试过程之间的影响可以很小。然而，为了准确测试芯片，晶片探针测试可以在可以关闭芯片101-1～101-3的DQ输入和ODT操作的条件下来执行。附图标记370可以指示输出控制器，其被配置为根据从控制信号发生单元352提供的控制信号CTRL来重置芯片101-1～101-3的基础设置。
划道201中的测试图案400可以共同用于相邻芯片101-1和101-2或101-2和101-3。划道201中的测试图案400可以与测试焊盘211电连接。此外，在划道201两侧的相邻芯片101-1和101-2或101-2和101-3可以与测试图案400共同连接。
根据示例性实施例，测试焊盘可以布置在划道中，以改善外围电路区域的集成度。此外，半导体芯片可以共同具有测试焊盘，以减少探针卡中的测试引脚的数目。因此，探针卡可以具有较轻的重量，使得由探针卡的重量引起的晶片应力可以减小。
此外，测试焊盘与外围电路区域之间的连接布线可以被选择性地断开连接或预充电以减少布线负载。
图7是示出根据示例性实施例的计算机系统的框图。
参考图7，本示例性实施例的计算机系统可以包括处理器500、高速缓冲存储器507至509以及多个系统存储器516至519。
处理器500可以包括多个核501至504。每个核501至504可以包括高级高速缓存L0：501a至504a和中级高速缓存L1：501b至504b。高级高速缓存L0：501a至504a和中级高速缓存L1：501b至504b可以专用于对应的核501至504。
处理器500可以包括与核501至504共享的低级高速缓存LLC：505。处理器500还可以包括作为近存储器提供的公共高速缓存506。
高速缓存组可以包括多个子高速缓存507至509。高速缓存组可以被布置在处理器500与系统存储器516至519之间。子高速缓存507至509可以被操作以对应于按地址划分的系统存储器516至519。例如，第一子高速缓存507可以用作第一系统存储器516的与第一地址区段相对应的存储器控制器。第二子高速缓存508可以用作用于控制第二系统存储器517与第三系统存储器518之间的非重叠部分的存储器控制器(与第二地址区段相对应)。
系统存储器516至519可以包括被配置为由处理器500上激活的软件直接访问的存储器。相反，高速缓存501a至509可以在软件激活情况下由核501至504的命令的激活来辅助。系统存储器516至519可以作为处理器的一部分来手动操作和/或由软件来自动操作。
计算机系统可以与作为包括半导体集成电路器件的储存器件的双列直插存储模块(DIMM)对接。
DIMM和计算机系统可以使用DRAM通道(诸如DDR3、DDR4、DDR5等)作为接口。附图标记600a、600b和600c可以分别指示用于内部处理器的高速缓存、作为远程存储器高速缓存来操作的近存储器和系统存储器。
本公开的上述实施例是说明性的而非限制性的。各种替代和等同是可能的。实施例的示例不受本文中所描述的实施例的限制。本公开也不限于任何特定类型的半导体器件。鉴于本公开的其他添加、删减或修改是明显的，且意在落入所附权利要求的范围内。

Claims (17)

1.一种半导体集成电路器件，包括：
多个半导体芯片，其包括外围电路以及多个存储体；
划道，其位于半导体芯片之间；
测试焊盘，其布置在划道中；
连接布线，其连接在测试焊盘与外围电路之间；
选择电路，其布置在连接布线上，以将连接布线连接或分离；以及
预充电单元，其被配置为当所述连接布线与所述测试焊盘断开连接时，用电压预充电所述连接布线。
2.根据权利要求1所述的半导体集成电路器件，其中，半导体芯片中的每个半导体芯片包括包含外围电路的外围电路区域以及存储体区域，所述存储体区域布置在外围电路区域的两侧且被形成在包括多个存储单元的所述多个存储体中，以及
其中，外围电路区域包括正常焊盘和与正常焊盘电连接的内部电路。
3.根据权利要求2所述的半导体集成电路器件，其中，连接布线被布置为穿过存储体区域之上。
4.根据权利要求1所述的半导体集成电路器件，其中，选择电路布置在外围电路中。
5.根据权利要求1所述的半导体集成电路器件，其中，选择电路包括：
开关单元，其被配置为在测试模式中将连接布线连接以将测试焊盘与外围电路电连接，以及在正常模式中将连接布线分离以将测试焊盘与外围电路电断开连接。
6.根据权利要求5所述的半导体集成电路器件，其中，选择电路还包括：
控制信号发生单元，其被配置为产生用于驱动开关单元的控制信号；所述控制信号发生单元包括非易失性存储器件。
7.根据权利要求1所述的半导体集成电路器件，其中，选择电路包括：
开关单元，其被配置为在测试模式中将连接布线连接以将测试焊盘与外围电路电连接，以及在正常模式中将连接布线分离以将测试焊盘与外围电路电断开连接；以及
其中，所述预充电单元被配置为与所述开关单元的输出连接，并且当连接布线与测试焊盘分离时用电压来预充电连接布线。
8.根据权利要求1所述的半导体集成电路器件，其中，选择电路还包括：
信号保持单元，其被配置为接收从预充电单元输出的信号和从正常焊盘传输的信号，并且信号保持单元被配置为在测试模式中将测试焊盘的信号传输至内部电路，以及在正常模式中将正常焊盘的信号传输至内部电路。
9.根据权利要求1所述的半导体集成电路器件，还包括多个测试图案，所述多个测试图案布置在划道中并且与在划道两侧处的半导体芯片的外围电路共同连接。
10.根据权利要求1所述的半导体集成电路器件，还包括：
多个测试图案，其布置在划道中并且与测试焊盘电连接。
11.一种半导体集成电路器件，包括：
多个半导体芯片区域，其包括存储体区域和外围电路区域；
划道，其位于每个半导体芯片的边沿处；
外围电路，其布置在外围电路区域中；
至少一个测试焊盘，其布置在划道中；以及
连接布线，其布置在测试焊盘与外围电路之间；
选择电路，其被配置为连接在连接布线之间，所述选择电路包括用于将测试焊盘与外围电路选择性地连接的开关单元；以及
预充电单元，其被配置为当所述连接布线与所述测试焊盘断开连接时，用电压预充电所述连接布线。
12.根据权利要求11所述的半导体集成电路器件，其中，连接布线以一对一的关系连接至测试焊盘。
13.根据权利要求12所述的半导体集成电路器件，其中，连接布线布置为穿过存储体区域之上。
14.根据权利要求12所述的半导体集成电路器件，其中，选择电路还包括：
控制信号发生单元，其被配置为根据测试模式来产生控制信号；
其中所述开关单元被配置为响应于控制信号来将测试焊盘与外围电路之间的连接布线连接或断开连接。
15.根据权利要求11所述的半导体集成电路器件，其中，外围电路包括：
正常焊盘；
与正常焊盘连接的缓冲电路；以及
内部电路，其被配置为接收从缓冲电路输出的信号，
其中连接至测试焊盘的连接布线被连接至所述正常焊盘、所述缓冲电路和所述内部电路之一。
16.根据权利要求11所述的半导体集成电路器件，其中，选择电路还包括：
信号保持单元，其被配置为接收从预充电单元输出的信号和从正常焊盘传输的信号，并且信号保持单元被配置为在测试模式中将测试焊盘的信号传输至内部电路，以及在正常模式中将正常焊盘的信号传输至内部电路。
17.根据权利要求11所述的半导体集成电路器件，其中，在划道两侧的半导体芯片的外围电路与划道中的测试图案共同连接。
CN201810052888.1A 2017-04-05 2018-01-19 包括测试焊盘的半导体集成电路器件 Active CN108695298B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0044385 2017-04-05
KR1020170044385A KR20180113113A (ko) 2017-04-05 2017-04-05 테스트 패드를 구비한 반도체 집적 회로 장치

Publications (2)

Publication Number Publication Date
CN108695298A CN108695298A (zh) 2018-10-23
CN108695298B true CN108695298B (zh) 2022-04-05

Family

ID=63711840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810052888.1A Active CN108695298B (zh) 2017-04-05 2018-01-19 包括测试焊盘的半导体集成电路器件

Country Status (4)

Country Link
US (1) US10438681B2 (zh)
KR (1) KR20180113113A (zh)
CN (1) CN108695298B (zh)
TW (1) TWI737879B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN209590170U (zh) * 2018-12-29 2019-11-05 杭州广立微电子有限公司 一种能减少漏电流的可寻址测试芯片及其测试系统
JP2021048217A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
KR20210036535A (ko) * 2019-09-26 2021-04-05 에스케이하이닉스 주식회사 반도체 장치
US11342042B2 (en) * 2020-03-31 2022-05-24 Micron Technology, Inc. Interconnected command/address resources
EP4113378A1 (en) * 2021-06-28 2023-01-04 Nxp B.V. Rf communication device without temporary connection line, and manufacturing method
CN116613147B (zh) * 2023-07-21 2023-10-03 合肥晶合集成电路股份有限公司 测试结构及晶圆接受测试系统和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176140A (ja) * 2000-12-06 2002-06-21 Seiko Epson Corp 半導体集積回路ウェハ
CN101030579A (zh) * 2006-02-27 2007-09-05 夏普株式会社 半导体晶片、半导体芯片、半导体器件及晶片测试方法
CN102110659A (zh) * 2009-12-28 2011-06-29 海力士半导体有限公司 半导体装置及其探针测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808947A (en) * 1995-08-21 1998-09-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit that supports and method for wafer-level testing
AU7706198A (en) * 1997-05-30 1998-12-30 Micron Technology, Inc. 256 meg dynamic random access memory
JP2004158098A (ja) * 2002-11-06 2004-06-03 Renesas Technology Corp システム・イン・パッケージ型半導体装置
KR100505430B1 (ko) * 2003-11-21 2005-08-04 주식회사 하이닉스반도체 에스램의 불량분석 방법
JP4439950B2 (ja) * 2004-03-10 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7685487B1 (en) * 2005-03-22 2010-03-23 Advanced Micro Devices, Inc. Simultaneous core testing in multi-core integrated circuits
KR100915814B1 (ko) * 2007-09-07 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 드라이버 제어회로
KR100907003B1 (ko) * 2007-11-09 2009-07-08 주식회사 하이닉스반도체 테스트 회로 및 이를 포함하는 반도체 장치
US7952941B2 (en) * 2008-12-29 2011-05-31 Intel Corporation Method and apparatus for reducing leakage in bit lines of a memory device
KR101105434B1 (ko) * 2009-03-02 2012-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 전류 감지 특성 평가 장치 및 방법
US9322868B2 (en) * 2011-04-27 2016-04-26 SK Hynix Inc. Test circuit and method of semiconductor integrated circuit
KR101962907B1 (ko) * 2012-06-28 2019-03-28 에스케이하이닉스 주식회사 집적회로 칩 및 메모리 장치
KR20170070434A (ko) * 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176140A (ja) * 2000-12-06 2002-06-21 Seiko Epson Corp 半導体集積回路ウェハ
CN101030579A (zh) * 2006-02-27 2007-09-05 夏普株式会社 半导体晶片、半导体芯片、半导体器件及晶片测试方法
CN102110659A (zh) * 2009-12-28 2011-06-29 海力士半导体有限公司 半导体装置及其探针测试方法

Also Published As

Publication number Publication date
TW201843468A (zh) 2018-12-16
CN108695298A (zh) 2018-10-23
KR20180113113A (ko) 2018-10-15
TWI737879B (zh) 2021-09-01
US20180294043A1 (en) 2018-10-11
US10438681B2 (en) 2019-10-08

Similar Documents

Publication Publication Date Title
CN108695298B (zh) 包括测试焊盘的半导体集成电路器件
JP2012255704A (ja) 半導体装置
KR20130098681A (ko) 반도체 메모리 장치
TWI605465B (zh) 記憶體中的充電泵冗餘技術
JP2008096312A (ja) 積層型半導体装置及びそのテスト方法
KR20120010052A (ko) 이퀄라이징 기능을 갖는 저항성 메모리 및 이를 포함하는 3차원 반도체 장치
US20010012231A1 (en) Memory circuit/logic circuit integrated device capable of reducing term of works
US9263371B2 (en) Semiconductor device having through-silicon via
WO2014160009A2 (en) Microelectronic elements with master/slave configurability
US9293218B2 (en) Semiconductor memory device having OTP cell array
CN115428086A (zh) 用于堆叠存储器中的裸片替换的设备及方法
KR20120122287A (ko) 반도체 장치의 퓨즈회로
US20210174861A1 (en) Method of controlling on-die termination and memory system performing the same
US20160267946A1 (en) Stack memory device and method for operating same
US11158375B2 (en) Semiconductor storage device
TWI582786B (zh) Memory device
US8976564B2 (en) Anti-fuse circuit and semiconductor device having the same
KR100626385B1 (ko) 반도체 메모리 장치 및 그것을 포함하는 멀티칩 패키지
CN109872737B (zh) 存储器装置
US7193926B2 (en) Memory device for reducing leakage current
US20160012908A1 (en) E-fuse array circuit and semiconductor memory apparatus having the same
US20160238632A1 (en) Electrostatic protection circuit and semiconductor device including the same
US9396773B2 (en) Semiconductor device
KR20090079789A (ko) 고집적 반도체 메모리 장치의 내부 구조
US8385145B2 (en) Semiconductor memory apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant