TW201843468A - 包括測試焊盤的半導體積體電路裝置 - Google Patents

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Abstract

半導體積體電路裝置可以包括多個半導體晶片、劃道、連接佈線和選擇電路。每個半導體晶片可以包括週邊電路。劃道可以位於半導體晶片之間。測試焊盤可以佈置在劃道中。連接佈線可以連接在測試焊盤與週邊電路之間。選擇電路可以被配置為將連接佈線選擇性地連接或斷開連接。

Description

包括測試焊盤的半導體積體電路裝置
各種實施例總體而言關於一種半導體積體電路裝置，更具體地，關於一種包括測試焊盤的半導體積體電路裝置。
通常，探針卡可以用於測試半導體積體電路裝置。探針卡可以包括多層基底和多個測試引腳。測試圖案可以形成在多層基底中。測試引腳可以佈置在多層基底上。測試引腳可以與半導體積體電路裝置上的測試焊盤電接觸。從測試器產生的測試電流可以經由測試引腳被施加到半導體積體電路裝置的測試焊盤以執行探針測試。
在一個實施例中，半導體積體電路裝置可以包括多個半導體晶片、劃道、連接佈線和選擇電路。每個半導體晶片可以包括週邊電路。劃道可以位於半導體晶片之間。測試焊盤可以佈置在劃道中。連接佈線可以連接在測試焊盤與週邊電路之間。選擇電路可以被配置為將連接佈線選擇性地連接或斷開連接。
在一個實施例中，半導體積體電路裝置可以包括多個半導體晶片區域、劃道、週邊電路、至少一個測試焊盤和選擇電路。半導體晶片區域可以包括記憶庫區域和週邊電路區域。劃道可以位於每一半導體晶片區域的邊緣處。週邊電路可以佈置在週邊電路區域中。至少一個測試焊盤可以佈置在劃道中。選擇電路可以被配置為將測試焊盤與週邊電路選擇性地連接。
相關申請案的交叉引用： 本申請案請求2017年4月5日向韓國智慧財產局提交的申請號為10-2017-0044385的韓國專利申請案的優先權，其透過引用整體合併於此。
下文中將參考圖式（其中示出了一些示例性實施例）來描述各種示例性實施例。然而，這些實施例可以以多種不同的形式來體現，而不應被解釋為僅限於本文中所闡述的示例性實施例。相反，提供這些示例性實施例使得本發明將是徹底和完整的，並將向本領域技術人員充分傳達本發明的範圍。在圖式中，為了清楚起見，可以能會誇大層和區域的大小和相對大小。
將理解，當一個元件或層被稱為在另一元件或層「上」、「連接」或 「耦接」到另一元件或層時，該元件可以直接在另一元件或層上、直接連接或直接耦接到另一元件或層，或者可以存在中間元件或層。相反，當一個元件被稱為「直接」在另一元件或層「上」、「直接連接」或「直接耦接」到另一元件或層時，就不存在中間元件或層。貫穿本發明相同的元件符號表示相同的元件。如本文中所用，術語「和/或」包括一個或更多個相關聯的列出項目的任意一個和所有組合。
下面將參考圖式透過各種示例性實施例來描述示例性實施例。
圖1是示出根據示例性實施例的半導體積體電路裝置的方塊圖。
參考圖1，本示例性實施例的半導體積體電路裝置可以包括第一電路100和第二電路200。
第一電路100可以佈置在半導體晶片區域中。第一電路100可以包括第一焊盤110、緩衝電路120和內部電路130。
至少一個第一焊盤110可以存在。第一焊盤110可以包括輸入焊盤或輸出焊盤，諸如正常位址焊盤、正常功率焊盤、正常數據焊盤等。
緩衝電路120可以與第一焊盤110連接。緩衝電路120可以被配置為緩衝輸入到第一焊盤110的信號或電壓。緩衝電路120可以為內部電路130提供緩衝信號或緩衝電壓。此外，緩衝電路120可以被配置為緩衝從內部電路130提供的信號或電壓。緩衝電路120可以為第一焊盤110提供緩衝信號或緩衝電壓。
內部電路130可以包括被配置為驅動半導體記憶體裝置的電路塊。
第一焊盤110、緩衝電路120和內部電路130可以位於半導體晶片的週邊電路區域中。因此，第一電路100可以對應於外圍區域中的週邊電路。
第二電路200可以包括第二焊盤210。儘管未在圖1中描繪，第二電路200可以包括與第二焊盤210電連接的多個測試圖案。
第二焊盤210可以位於在半導體晶片的邊緣、外圍或邊緣處的劃道中。第二焊盤210可以包括測試焊盤，探針卡可以與該測試焊盤接觸。第二焊盤210可以與第一焊盤110、緩衝電路120和內部電路130連接。第二焊盤210可以被配置為將信號從第二焊盤210傳送到第一焊盤110或內部電路130。
第二焊盤210可以與第一焊盤110電連接，或者第二焊盤210和內部電路130可以經由連接佈線300彼此電連接。
選擇電路350可以與連接佈線300連接並且佈置在連接佈線300上。因此，選擇電路350可以被配置為使連接到第一電路100的連接佈線部分（下文中，稱為第一連接佈線部分300a）與連接到第二電路200的連接佈線部分（下文中，稱為第二連接佈線部分300b）之間選擇性地斷開連接、分離，或者換言之，創建連接到第一電路100的連接佈線部分（下文中，稱為第一連接佈線部分300a）與連接到第二電路200的連接佈線部分（下文中，稱為第二連接佈線部分300b）之間的開口。例如，在探針測試期間，選擇電路350可以將第一連接佈線部分300a與第二連接佈線部分300b連接以形成單個導電路徑。相反，在正常操作期間，選擇電路350可以使第一連接佈線部分300a與第二連接佈線部分300b斷開連接。因此，第一連接佈線部分300a和第二連接佈線部分300b可以轉換為浮動設置狀態或非導電狀態，以防止第一接線佈線部分300a和第二連接佈線部分300b被作為負載電阻。
圖2是示出根據示例性實施例的半導體積體電路裝置的平面圖。
參考圖2，半導體積體電路裝置10可以包括半導體晶片101和被配置為包圍半導體晶片101的劃道201。
圖1中的第一電路100可以對應於半導體晶片101中的電路。圖1中的第二電路200可以對應於劃道201中的電路。
半導體晶片101可以包括記憶庫區域101a和週邊電路區域101b。記憶庫區域101a可以包括多個記憶體單元105。週邊電路區域101b可以包括被配置為控制記憶體單元105的控制電路，諸如第一焊盤110、緩衝電路120和內部電路130。週邊電路區域101b可以被佈置在與記憶庫區域101a分離的位置。此外，記憶庫區域101a可以佈置在週邊電路區域101b的兩側。
劃道201可以對應於半導體晶片101的外部區域，晶片可以沿著該外部區域被切割以形成半導體晶片101。劃道201可以具有統一的寬度。可以在劃道201中佈置諸如測試圖案、對準鍵等的各種圖案。
與圖1中的第一焊盤110相對應的正常焊盤110a可以佈置在週邊電路區域101b中。週邊電路區域101b可以包括正常焊盤110a和可以與正常焊盤110a電連接的內部電路130。正常焊盤110a可以從外部設備選擇性地接收命令、數據、功率、位址等。正常焊盤110a可以為內部電路130的輸入端子和記憶庫區域101a的信號線選擇性地提供命令、數據、功率、位址等。此外，正常焊盤110a可以接收從記憶庫區域101a輸出的信號。正常焊盤110a可以將信號輸出到外部設備。
緩衝電路120和內部電路130可以佈置在週邊電路區域101b中。緩衝電路120可以分別對應於正常焊盤110a。緩衝電路120可以包括被配置為穩定電壓的電路。此外，緩衝電路120可以包括靜電放電電路。
與圖1中的第二焊盤210相對應的測試焊盤210a可以佈置在劃道201中。具體地，測試焊盤210a可以位於劃道201中，而不是位於週邊電路區域101b中。測試焊盤210a可以與正常焊盤110a分離，從而可以改善週邊電路區域101b的圖案裕度。此外，因為可以在具有大面積的劃道201中形成測試焊盤210a，所以測試焊盤210可以以不同的方式佈置。因此，可以確保與測試焊盤210a接觸的探針卡的測試引腳之間有足夠的間隙。
連接佈線300可以被配置為使測試焊盤210a與正常焊盤110a、緩衝電路120和內部電路130中的至少一個連接。連接佈線300的數量可以對應於測試焊盤210a的數量。在該示例性實施例中，連接佈線300可以被配置為將測試焊盤210a與緩衝電路120連接。
連接佈線300可以在記憶庫區域101a之上延伸，以為連接佈線300提供最短長度。連接佈線300可以位於記憶庫區域101a的最上區域處，以防止連接佈線300與記憶庫區域101a中的佈線之間的電短路。
選擇電路350可以與連接佈線300連接。選擇電路350可以將第一連接佈線部分300a與第二連接佈線部分300b連接或使第一連接佈線部分300a與第二連接佈線部分300b斷開連接。
選擇電路350可以包括控制信號產生單元352和開關單元355。控制信號產生單元352可以產生用於驅動並控制開關單元355的操作的控制信號CTRL。控制信號產生單元352可以包括非揮發性記憶體裝置，諸如雷射熔絲、電熔絲等。控制信號產生單元352可以根據熔絲切斷或斷裂來產生用於驅動開關單元355的控制信號CTRL。
開關單元355可以以一對一的關係對應於連接佈線300。開關單元355可以回應於控制信號CTRL而被驅動，以為連接佈線300提供單個導電路徑或兩個連接佈線部分。
圖3是示出根據示例性實施例的開關單元的電路圖。
參考圖3，開關單元355可以包括回應於控制信號CTRL而被驅動的傳輸閘。傳輸閘可以包括NMOS電晶體和PMOS電晶體。反相器可以佈置在NMOS電晶體的閘極與PMOS電晶體的閘極之間。具有相反位準的電壓可以被施加至NMOS電晶體的閘極和PMOS電晶體的閘極。
當測試模式指示執行測試操作時，控制信號產生單元352可以透過一般熔絲操作來輸出被致能至低位準的控制信號CTRL。控制信號CTRL可以被輸入至開關單元355以形成測試焊盤210a與正常焊盤110a、緩衝電路120以及內部電路130中的至少一個之間的導電路徑連接。換言之，在測試模式中，開關單元355可以將連接佈線300連接以將測試焊盤210a與第一電路100電連接。
當執行正常操作時，控制信號產生單元352可以輸出被失能至高位準的控制信號CTRL。開關單元355可以被關斷以使第一連接佈線部分300a與第二連接佈線部分300b斷開連接。因此，在正常操作期間，測試焊盤210a的信號可能不會被傳送到週邊電路區域101b的電路，使得第一連接佈線部分300a和第二連接佈線部分300b可以浮動設置。換言之，在正常模式中，開關單元355可以將連接佈線300分離以使測試焊盤210a與第一電路100電斷開連接。
圖4是示出根據示例性實施例的包括經由連接佈線彼此連接的測試焊盤和內部電路的半導體積體電路裝置的平面圖，而圖5是示出根據示例性實施例的包括經由連接佈線彼此連接的測試焊盤和內部電路的半導體積體電路裝置的電路圖。
參考圖4，連接佈線301可以被配置為將劃道201中的測試焊盤210與內部電路130連接。選擇電路351可以連接在測試焊盤210與內部電路130之間，以為內部電路130提供測試焊盤210的信號或電壓。在示例性實施例中，選擇電路351可以佈置在記憶庫區域101a之間的週邊電路區域101b中。可選地，選擇電路351可以佈置在其他位置。
參考圖5，選擇電路351可以包括開關單元355a、預充電單元357、信號保持單元358和緩衝單元359。
開關單元355a可以包括回應於控制信號CTRL而被驅動的傳輸閘。開關單元355a可以與圖3的開關單元355具有基本相同的配置。開關單元355a可以被佈置為使得一個開關單元對應於每個連接佈線301。
預充電單元357可以包括PMOS電晶體，該PMOS電晶體被配置為回應於已反相的控制信號/CTRL而在連接佈線301中預充電驅動電壓VDD。在一個示例中，當連接佈線301與測試焊盤210分離時，預充電單元357可以以驅動電壓VDD來預充電連接佈線301。反及閘NAND可以對緩衝電路120的輸出信號與施加至透過正常焊盤110a的連接佈線301的電壓執行反及運算操作。反相器In可以將反及閘的輸出電壓反相。反相器In可以為內部電路130提供已反相的輸出電壓。
緩衝單元359可以連接在預充電單元357和反及閘NAND之間。緩衝單元359可以被配置為緩衝通過預充電單元357的第二連接佈線部分301b的信號。例如，緩衝單元359可以包括被配置為回應於控制信號CTRL來緩衝第二連接佈線部分301b的信號的CMOS反相器鏈。
當執行測試操作時，控制信號產生單元352（參見圖2）可以輸出具有低位準的控制信號。開關單元355a可以回應於低控制信號CTRL而被導通。因此，第二焊盤210的信號或電壓可以經由開關單元355a和信號保持單元358傳送到內部電路130。換言之，在測試模式中，信號保持單元358可以將第二焊盤210的信號或電壓傳送到內部電路130。
當執行正常操作時，控制信號CTRL可以被失能至高位準。因此，開關單元355a可以被關斷，使得第一連接佈線部分301a可以與連接到內部電路130的第二連接佈線部分301b斷開連接。可以被施加已反相的控制信號/CTRL的預充電單元357可以被驅動，使得第二連接佈線部分301b可以被預充電至驅動電壓位準。具有驅動電壓位準的第二連接佈線部分301b的信號還可以被緩衝單元359另外緩衝，使得正常高信號可以被輸入到信號保持單元358的反及閘NAND中。因為正常高信號可以被施加到反及閘NAND，所以在信號位準沒有改變的情況下，正常焊盤110a的信號可以經由緩衝電路120和信號保持單元358被傳送到內部電路130。換言之，在正常模式中，信號保持單元358可以將正常焊盤110a的信號傳送到內部電路130。因此，具有驅動電壓位準的預充電的第二連接佈線部分301b可以實現穩定的佈線和低信號負載。在一些實施例中，可以省略緩衝單元359。
圖6是示出根據示例性實施例的半導體積體電路裝置中共同包括測試焊盤的多個半導體晶片的平面圖。
參考圖6，可以透過劃道201劃分多個晶片101-1 ~101-3。
例如，第一晶片101-1的第一測試焊盤210a-1和第二晶片101-2的第二測試焊盤210a-2可以佈置在第一晶片101-1與第二晶片101-2之間的劃道201中。第一焊盤210a-1可以與在第一晶片101-1的圖1中的第一電路100和圖2中的正常焊盤110a或圖5中的第一晶片101-1的內部電路連接。第二焊盤210a-2可以與第二晶片101-2的正常焊盤110b或內部電路連接。第一測試焊盤210a-1和第二測試焊盤210a-2可以與可以佈置在劃道201中的測試圖案400電連接。
測試焊盤210a-1和測試焊盤210a-2可以對應於晶片101-1~101-2來佈置。可選地，相鄰的晶片101-1和晶片101-2或相鄰的晶片101-2和晶片101-3可以共同具有測試焊盤211。例如，測試焊盤211可以作為第一晶片101-1或第二晶片101-2的測試焊盤。
當兩個晶片101-1和晶片101-2或兩個晶片101-2和晶片101-3共同具有單個測試焊盤211時，因為測試過程的時間可以不同，所以測試過程之間的影響可以很小。然而，為了準確測試晶片，晶片探針測試可以在可以關閉晶片101-1~101-3的DQ輸入和ODT操作的條件下來執行。元件符號370可以指示輸出控制器，其被配置為根據從控制信號產生單元352提供的控制信號CTRL來重置晶片101-1~101-3的基礎設置。
劃道201中的測試圖案400可以共同用於相鄰的晶片101-1和晶片101-2或相鄰的晶片101-2和晶片101-3。劃道201中的測試圖案400可以與測試焊盤211電連接。此外，在劃道201兩側的相鄰的晶片101-1和晶片101-2或相鄰的晶片101-2和晶片101-3可以與測試圖案400共同連接。
根據示例性實施例，測試焊盤可以佈置在劃道中，以改善週邊電路區域的集成度。此外，半導體晶片可以共同具有測試焊盤，以減少探針卡中的測試引腳的數目。因此，探針卡可以具有較輕的重量，使得由探針卡的重量引起的晶片應力可以減小。
此外，測試焊盤與週邊電路區域之間的連接佈線可以被選擇性地斷開連接或預充電以減少佈線負載。
圖7是示出根據示例性實施例的電腦系統的方塊圖。
參考圖7，本示例性實施例的電腦系統可以包括處理器500、快取記憶體507~509以及多個系統記憶體516~519。
處理器500可以包括多個核501~504。每個核501~504可以包括高級快取L0：501a~504a和中級快取L1：501b~504b。高級快取L0：501a~504a和中級快取L1：501b~504b可以專用於對應的核501~504。
處理器500可以包括與核501~504共享的低級快取LLC：505。處理器500還可以包括作為近記憶體提供的公共快取506。
快取組可以包括多個快取記憶體507~509。快取組可以被佈置在處理器500與系統記憶體516~519之間。快取記憶體507~509可以被操作以對應於按位址劃分的系統記憶體516~519。例如，第一快取記憶體507可以作為第一系統記憶體516的與第一位址區段相對應的記憶體控制器。第二子快取508可以作為用於控制第二系統記憶體517與第三系統記憶體518之間的非重疊部分的記憶體控制器（與第二位址區段相對應）。
系統記憶體516~519可以包括被配置為由處理器500上啟動的軟體直接存取的記憶體。相反，快取501a~509可以在軟體啟動情況下由核501~504的命令的啟動來輔助。系統記憶體516~519可以作為處理器的一部分來手動操作和/或由軟體來自動操作。
電腦系統可以與作為包括半導體積體電路裝置的儲存裝置的雙列直插記憶體模組（DIMM）對接。
DIMM和電腦系統可以使用DRAM通道（諸如DDR3、DDR4、DDR5等）作為介面。元件符號600a、元件符號600b和元件符號600c可以分別指示用於內部處理器的快取、作為遠端記憶體快取來操作的近記憶體和系統記憶體。
本發明的上述實施例是說明性的而非限制性的。各種替代和等同是可能的。實施例的示例不受本文中所描述的實施例的限制。本發明也不限於任何特定類型的半導體裝置。鑒於本發明的其他添加、刪減或修改是明顯的，且意在落入所附請求項的範圍內。
10‧‧‧半導體積體電路裝置
100‧‧‧第一電路
101‧‧‧半導體晶片
101-1~101-3‧‧‧晶片
101a‧‧‧記憶庫區域
101b‧‧‧週邊電路區域
105‧‧‧記憶體單元
110‧‧‧第一焊盤
110a‧‧‧正常焊盤
110b‧‧‧正常焊盤
120‧‧‧緩衝電路
130‧‧‧內部電路
200‧‧‧第二電路
201‧‧‧劃道
210‧‧‧第二焊盤
210a‧‧‧測試焊盤
210a-1‧‧‧第一測試焊盤
210a-2‧‧‧第二測試焊盤
211‧‧‧測試焊盤
300‧‧‧連接佈線
300a‧‧‧第一連接佈線部分
300b‧‧‧第二連接佈線部分
301‧‧‧連接佈線
301b‧‧‧第二連接佈線部分
301a‧‧‧第一連接佈線部分
350‧‧‧選擇電路
351‧‧‧選擇電路
352‧‧‧控制信號產生單元
355‧‧‧開關單元
355a‧‧‧開關單元
357‧‧‧預充電單元
358‧‧‧信號保持單元
359‧‧‧緩衝單元
370‧‧‧輸出控制器
400‧‧‧測試圖案
500‧‧‧處理器
501~504‧‧‧核
501a~504a‧‧‧高級快取
501b~504b‧‧‧中級快取
505‧‧‧低級快取
506‧‧‧公共快取
507~509‧‧‧快取記憶體
516~519‧‧‧系統記憶體
600a‧‧‧快取
600b‧‧‧近記憶體
600c‧‧‧系統記憶體
CTRL‧‧‧控制信號
DQ‧‧‧輸入
In‧‧‧反相器
L0‧‧‧高級快取
L1‧‧‧中級快取
LLC‧‧‧低級快取
ODT‧‧‧操作
NAND‧‧‧反及閘
VDD‧‧‧驅動電壓
圖1是示出根據示例性實施例的半導體積體電路裝置的方塊圖； 圖2是示出根據示例性實施例的半導體積體電路裝置的平面圖； 圖3是示出根據示例性實施例的開關單元的電路圖； 圖4是示出根據示例性實施例的包括經由連接佈線彼此連接的測試焊盤和內部電路的半導體積體電路裝置的平面圖； 圖5是示出根據示例性實施例的包括經由連接佈線彼此連接的測試焊盤和內部電路的半導體積體電路裝置的電路圖；以及 圖6是示出根據示例性實施例的在半導體積體電路裝置中共同包括測試焊盤的多個半導體晶片的平面圖。 圖7是示出根據示例性實施例的電腦系統的方塊圖。
無

Claims (18)

  1. 一種半導體積體電路裝置，包括： 多個半導體晶片，其包括週邊電路； 劃道，其位於半導體晶片之間； 測試焊盤，其佈置在劃道中； 連接佈線，其連接在測試焊盤與週邊電路之間；以及 選擇電路，其佈置在連接佈線上，以將連接佈線連接或分離。
  2. 如請求項1所述的半導體積體電路裝置，其中，半導體晶片中的每個半導體晶片包括包含週邊電路的週邊電路區域，以及佈置在週邊電路區域的兩側且包括多個記憶體單元的記憶庫區域，以及其中，週邊電路區域包括正常焊盤和與正常焊盤電連接的內部電路。
  3. 如請求項2所述的半導體積體電路裝置，其中，連接佈線被佈置在記憶庫區域之上。
  4. 如請求項1所述的半導體積體電路裝置，其中，選擇電路佈置在週邊電路中。
  5. 如請求項1所述的半導體積體電路裝置，其中，選擇電路包括： 開關單元，其被配置為在測試模式中將連接佈線連接以將測試焊盤與週邊電路電連接，以及在正常模式中將連接佈線分離以將測試焊盤與週邊電路電斷開連接。
  6. 如請求項5所述的半導體積體電路裝置，其中，選擇電路還包括： 控制信號產生單元，其被配置為產生用於驅動開關單元的控制信號；所述控制信號產生單元包括非揮發性記憶體裝置。
  7. 如請求項1所述的半導體積體電路裝置，其中，選擇電路包括： 開關單元，其被配置為在測試模式中將連接佈線連接以將測試焊盤與週邊電路電連接，以及在正常模式中將連接佈線分離以將測試焊盤與週邊電路電斷開連接；以及 預充電單元，其被配置為當連接佈線與測試焊盤分離時用電壓來預充電連接佈線。
  8. 如請求項7所述的半導體積體電路裝置，其中，選擇電路還包括： 信號保持單元，其被配置為接收從預充電單元輸出的信號和從正常焊盤傳輸的信號，並且信號保持單元被配置為在測試模式中將測試焊盤的信號傳輸至內部電路，以及在正常模式中將正常焊盤的信號傳輸至內部電路。
  9. 如請求項1所述的半導體積體電路裝置，其中，在劃道兩側處的半導體晶片的週邊電路與劃道中的測試圖案共同連接。
  10. 如請求項1所述的半導體積體電路裝置，還包括： 多個測試圖案，其佈置在劃道中並且與測試焊盤電連接。
  11. 一種半導體積體電路裝置，包括： 多個半導體晶片區域，其包括記憶庫區域和週邊電路區域； 劃道，其位於每個半導體晶片的邊緣處； 週邊電路，其佈置在週邊電路區域中； 至少一個測試焊盤，其佈置在劃道中；以及 選擇電路，其被配置為將測試焊盤與週邊電路選擇性地連接。
  12. 如請求項11所述的半導體積體電路裝置，還包括： 連接佈線，其佈置在測試焊盤與週邊電路之間； 其中，連接佈線以一對一的關係連接至測試焊盤，並且連接佈線被配置為透過驅動選擇電路來將測試焊盤與週邊電路連接或者將測試焊盤與週邊電路斷開連接。
  13. 如請求項12所述的半導體積體電路裝置，其中，連接佈線佈置在記憶庫區域之上。
  14. 如請求項12所述的半導體積體電路裝置，其中，選擇電路還包括： 控制信號產生單元，其被配置為根據測試模式來產生致能的控制信號；以及 開關單元，其被配置為回應於控制信號來將測試焊盤與週邊電路之間的連接佈線連接或斷開連接。
  15. 如請求項12所述的半導體積體電路裝置，其中，選擇電路還包括： 控制信號產生單元，其被配置為根據測試模式來產生致能的控制信號； 開關單元，其被配置為回應於控制信號來將測試焊盤與週邊電路之間的連接佈線連接或斷開連接；以及 預充電單元，其被配置為當連接佈線與測試焊盤斷開連接時，透過驅動開關單元來用電壓預充電連接到週邊電路的連接佈線。
  16. 如請求項15所述的半導體積體電路裝置，其中，週邊電路包括： 正常焊盤； 與正常焊盤連接的緩衝電路；以及 內部電路，其被配置為接收從緩衝電路輸出的信號。
  17. 如請求項16所述的半導體積體電路裝置，其中，選擇電路還包括： 信號保持單元，其被配置為接收從預充電單元輸出的信號和從正常焊盤傳輸的信號，並且信號保持單元被配置為在測試模式中將測試焊盤的信號傳輸至內部電路，以及在正常模式中將正常焊盤的信號傳輸至內部電路。
  18. 如請求項11所述的半導體積體電路裝置，其中，在劃道兩側的半導體晶片的週邊電路與劃道中的測試圖案共同連接。
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