CN102110659A - 半导体装置及其探针测试方法 - Google Patents

半导体装置及其探针测试方法 Download PDF

Info

Publication number
CN102110659A
CN102110659A CN2010102608827A CN201010260882A CN102110659A CN 102110659 A CN102110659 A CN 102110659A CN 2010102608827 A CN2010102608827 A CN 2010102608827A CN 201010260882 A CN201010260882 A CN 201010260882A CN 102110659 A CN102110659 A CN 102110659A
Authority
CN
China
Prior art keywords
chip
logical circuit
probe test
semiconductor device
scribing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102608827A
Other languages
English (en)
Other versions
CN102110659B (zh
Inventor
尹泰植
李锺天
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102110659A publication Critical patent/CN102110659A/zh
Application granted granted Critical
Publication of CN102110659B publication Critical patent/CN102110659B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明公开了一种半导体设备及相关方法的各个实施例。在一个示例性的实施例中，提供一种半导体装置，可以包括：芯片；划片通道，所述划片通道位于芯片周围；以及探针测试逻辑电路，所述探针测试逻辑电路用于在芯片上执行探针测试。所述探针测试逻辑电路位于划片通道的一部分。

Description

半导体装置及其探针测试方法
相关申请的交叉引用
本申请要求于2009年12月28日向韩国专利局提交的申请号为10-2009-0131791的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例涉及半导体装置以及相关方法。具体地，特定的示例性实施例涉及半导体装置及其探针测试方法。
背景技术
半导体装置尤其是存储装置具有用于储存数据的存储核心。用于保证半导体装置的正常操作以及用于执行测试的逻辑电路通常位于存储核心的外围区。用于执行测试的逻辑电路可以包括用来测量内部电压电平或用来执行探针测试以检测缺陷单元的探针测试逻辑电路。探针测试通常在半导体芯片为晶片形式时执行。
图1是图示现有半导体装置的芯片布图的示意图。在图1所示的芯片中，用于执行芯片的探针测试的探针测试逻辑电路15位于芯片的外围区PERI。用于保证半导体装置的正常操作的逻辑电路11、12、13和14也位于芯片的外围区PERI。外围区PERI被由一个或更多个存储体BANK0至BANK7所构成的存储核心包围，芯片的边缘区用作划片通道Scribe Lane。在对晶片执行芯片的探针测试之后，通过沿着边缘区中的划片通道切割晶片并封装芯片，可以制造出半导体装置。
用于执行探针测试的探针测试逻辑电路除了在晶片上测试芯片的时候有用以外，其它时候可能是毫无用处的。然而，由于探针测试逻辑电路通常位于放置了焊盘键合部分和用于保证半导体装置的正常操作的逻辑电路的外围区PERI中，因此不能轻易地去除探针测试逻辑电路。
与此同时，最近开发出了将多个芯片层叠并封装在单个封装中的三维半导体装置来增强半导体装置的集成度。由于两个或更多个芯片垂直地层叠，这样的三维半导体装置可以在相同的空间中实现增大的集成度。此外，近来已使用了贯穿硅通孔(TSV)法，这种TSV法形成穿过多个垂直层叠的芯片的硅通孔以彼此电连接。由于使用TSV法的半导体装置垂直地穿过层叠的芯片并使层叠的芯片电连接，因此与使用放置在芯片边缘的键合引线而使每个芯片电连接的半导体装置相比，可以有效地减少半导体装置的封装面积。
当使用TSV时，虽然单个半导体装置可以通过层叠多个具有相同结构的芯片来形成，但单个半导体装置通常是由一个用于控制整个半导体装置的操作的主芯片和多个用于储存数据的从芯片构成的。如图1所示，主芯片可以包括位于芯片的外围区PERI中的逻辑电路和焊盘。主芯片还可以包括存储核心。而从芯片只要包括存储核心、用于修复的逻辑电路、以及用于TSV连接的逻辑电路就足够了。
为了提高半导体装置的价格竞争力，使位于单个晶片上的芯片数量增加可能是重要的。然而，根据上述的常规方法来制造从芯片可能并不能允许这样使晶片上的芯片总数量增加，因此不够经济。
发明内容
因此，本发明的各个实施例提供可以提升经济效益继而提升半导体装置的价格竞争力的半导体装置和/或方法。特别是，特定的示例性实施例提供能使用于执行探针测试的逻辑电路在完成探针测试之后被去除的半导体装置以及相关的方法，所述半导体装置以及相关的方法相应地可以增加可供放置额外的芯片的晶片空间。
为了实现根据本发明的目的的优点，如文中所实施并概括描述的，本发明的一个示例性方面可以提供一种半导体装置，包括：芯片；划片通道，所述划片通道位于芯片周围；以及探针测试逻辑电路，所述探针测试逻辑电路用于在芯片上执行探针测试。根据另一个方面，探针测试逻辑电路可以位于划片通道的一部分上。
根据一些示例性的方面，一种半导体装置可以包括：第一芯片；第二芯片；划片通道，所述划片通道位于第一芯片与第二芯片之间；以及探针测试逻辑电路，所述探针测试逻辑电路用于对第一芯片和第二芯片进行探针测试。探针测试逻辑电路可以位于划片通道上。此外，划片通道和位于划片通道上的探针测试逻辑电路可以在完成探针测试之后被去除。
在另一个示例性的方面中，提供一种半导体装置，可以包括：晶片上的芯片；划片通道，所述划片通道位于晶片上并与所述芯片相邻，用于所述芯片与晶片上的相邻的芯片分离；以及逻辑电路，所述逻辑电路用于在芯片上执行探针测试。逻辑电路可以位于划片通道上，使得当沿着划片通道切割晶片而将芯片与相邻的芯片分离时，逻辑电路被去除。
在又一个示例性的方面中，提供一种用于半导体装置的探针测试方法，可以包括以下步骤：提供包括共用探针测试逻辑电路的第一芯片和第二芯片的半导体装置；响应于第一芯片选择信号而执行第一芯片的探针测试；响应于第二芯片选择信号而执行第二芯片的探针测试；根据第一芯片的探针测试结果来修复第一芯片；根据第二芯片的探针测试结果来修复第二芯片；以及去除探针测试逻辑电路。
本发明的再一个示例性的方面可以提供一种制造半导体装置的方法。所述方法可以包括以下步骤：在晶片上提供第一芯片和第二芯片；提供用于对第一芯片和第二芯片执行探针测试的逻辑电路，其中逻辑电路位于第一芯片与第二芯片之间的划片通道上；利用逻辑电路而在第一芯片和第二芯片上执行探针测试；以及沿着划片通道切割晶片以使第一芯片和第二芯片彼此分离。在一个示例性的方面中，当沿着划片通道切割晶片时，逻辑电路可以被去除。
本发明另外的目的和特点将在下列的说明中部分地作出描述，并且将部分地从说明中明显地得出，或通过对本发明的实践来获知。通过在所附权利要求中具体指出的要素及其组合，将实现并得到本发明的目的和特点。
要理解的是，前述的概括说明和下列的详细说明都是示例性且仅用来说明的，并非如权利要求所要求的那样对本发明进行限定。
附图说明
在此所附的附图构成此说明书的一部分，表示与本发明一致的各个实施例，并与说明书一起用来解释本发明的原理。
图1是表示现有的半导体装置的芯片的布图的示意图。
图2是表示与本公开一致的半导体装置的芯片的一个示例性布图的示意图。
图3是表示与本公开一致的半导体装置的芯片的另一个示例性布图的示意图。
图4是说明与本公开一致的半导体装置的一个示例性探针测试方法的流程图。
具体实施方式
下面将详细参照与本公开一致的示例性实施例，这些示例性实施例的例子表示在附图中。只要可能，在附图中使用相同的附图标记来标识相同或相似的部件。
图2示意性地表示了与本发明的各个示例性方面一致的半导体装置的半导体芯片C1的示例性布图。参见图2，芯片C1包括多个存储体BANK0_A至BANK7_A。芯片C1还包括与存储体BANK0_A至BANK7_A的操作相关的芯片操作逻辑电路110和120。如图2所示，芯片操作逻辑电路110和120可以位于存储体BANK0_A至BANK7_A的旁边。在各个示例性的实施例中，芯片操作逻辑电路110和120可以包括用于存储体BANK0_A至BANK7_A的修复电路和用于TSV连接的逻辑电路，但并不局限于此。
在图2所示的示例性实施例中，探针测试逻辑电路130位于芯片操作逻辑电路110和120的旁边。探针测试逻辑电路130例如包括当构成半导体装置的芯片位于晶片上时将探针测试使能的电路。探针测试包括诸如例如内部偏置测试和存储器单元(memory cell)修复测试的各种类型的测试，但并不局限于此。相应地，探针测试逻辑电路130可以配置有数据焊盘0至15、电压焊盘等。
存储体BANK0_A至BANK7_A以及芯片操作逻辑电路110和120被划片通道Scribe Lane包围。划片通道Scribe Lane作为用于将芯片C1与位于晶片上的其它芯片分离的切割部位。
在本发明的一个示例性实施例中，如图2所示，在执行探针测试之后，探针测试逻辑电路130可以用作用于将芯片C1与邻近的芯片分离的切割部位(例如划片通道Scribe Lane_p)。
如上所述，三维半导体装置包括多个垂直层叠的芯片，并且层叠的芯片之间的电连接是通过TSV来实现的。相应地，并非全部的层叠芯片都必须具有用于保证半导体装置的正常操作的逻辑电路。当多个芯片被封装在单个半导体装置中时，仅在主芯片上设置用于保证正常操作的逻辑电路即可，而每个从芯片可以仅设置用于储存数据的存储体和能够与主芯片通信的最小逻辑电路就足够的了。因此，每个从芯片可以包括与主芯片连接的一个或更多个TSV、用于控制TSV的逻辑电路、以及用于修复存储体的缺陷单元的熔丝电路。但从芯片中可能不需要包括焊盘的探针测试逻辑电路130。
但是，在制造芯片时，应该在晶片上设置包括焊盘的探针测试逻辑电路以将用于保证芯片可靠性的探针测试使能。因此，在本发明的各个示例性的实施例中，探针测试逻辑电路130位于划片通道Scribe Lane_p中，使得在执行探针测试之后可以去除探针测试逻辑电路130。这可以有效地增加能够置于晶片上的芯片的总数量。
图3是图示与本发明的各个示例性方面一致的半导体装置的芯片的另一个示例性布图的示意图。在图3所示的实施例中，第一芯片C1和第二芯片C2共用探针测试逻辑电路250。
第一芯片C1可以包括多个存储体BANK0_A至BANK7_A以及与第一芯片C1的操作相关的第一芯片操作逻辑电路210和220。类似地，第二芯片C2可以包括多个存储体BANK0_B至BANK7_B以及与第二芯片C2的操作相关的第二芯片操作逻辑电路230和240。探针测试逻辑电路250位于第一芯片C1与第二芯片C2之间，并与第一芯片操作逻辑电路210和220以及第二芯片操作逻辑电路230和240相邻。在完成探针测试之后，探针测试逻辑电路250可以用作用于将第一芯片C1与第二芯片C2彼此分离的切割部位(例如划片通道Scribe Lane_p)。如图3所示，形成其它的划片通道Scribe Lane来包围第一芯片C1和第二芯片C2。划片通道Scribe Lane用作用于将第一芯片C1和第二芯片C2与其它相邻的芯片分离的切割部位。
探针测试逻辑电路250可以执行对第一芯片C1和第二芯片C2的探针测试。也就是说，在探针测试期间，探针测试逻辑电路250可以由第一芯片C1和第二芯片C2共用。
根据一个示例性方面，第一芯片C1的存储体BANK0_A至BANK7_A以及第二芯片C2的存储体BANK0_B至BANK7_B可以位于在拓扑上彼此相对置的位置(例如镜像结构)。更具体地，第二芯片C2的第一存储体BANK0_B可以位于这样的位置：当第一芯片C1关于使第一芯片C1和第二芯片C2分离的平面的中点旋转180°时，第二芯片C2的第一存储体BANK0_B的位置与第一芯片C1的第一存储体BANK0_A的位置相对应。类似地，第二芯片C2的存储体BANK1_B至BANK7_B可以位于这样的位置：当第一芯片C1旋转180°时，第二芯片C2的存储体BANK1_B至BANK7_B的位置与第一芯片C1的存储体BANK1_A至BANK7_A的位置相对应。当第一芯片C1和第二芯片C2共用探针测试逻辑电路250时，将第一芯片C1和第二芯片C2各自的存储体置于在拓扑上相对置的位置，可以进一步增加获得合格产品的比例。
相应地，第一芯片C1的存储体BANK0_A至BANK7_A和探针测试逻辑电路250之间的电连接可以与第二芯片C2的存储体BANK0_B至BANK7_B和探针测试逻辑电路250之间的电连接在逻辑上相反。例如，如例如图3所示，假设提供第一焊盘0至第四焊盘3、第五焊盘4至第八焊盘7、第九焊盘8至第十二焊盘11、以及第十三焊盘12至第十六焊盘15用于探针测试，第一芯片C1的第一存储体BANK0_A和第五存储体BANK4_A可以顺序地与第一焊盘0至第四焊盘3电连接，并且第二芯片C2的第一存储体BANK0_B和第五存储体BANK4_B可以顺序地与第十六焊盘15至第十三焊盘12电连接。类似地，第一芯片C1的第二存储体BANK1_A和第六存储体BANK5_A可以顺序地与第五焊盘4至第八焊盘7电连接，并且第二芯片C2的第二存储体BANK1_B和第六存储体BANK5_B可以顺序地与第十二焊盘11至第九焊盘8电连接。此外，第一芯片C1的第三存储体BANK2_A和第七存储体BANK6_A可以顺序地与第九焊盘8至第十二焊盘11电连接，并且第二芯片C2的第三存储体BANK2_B和第七存储体BANK6_B可以顺序地与第八焊盘7至第五焊盘4电连接。第一芯片C1的第四存储体BANK3_A和第八存储体BANK7_A可以顺序地与第十三焊盘12至第十六焊盘15电连接，并且第二芯片C2的第四存储体BANK3_B和第八存储体BANK7_B可以顺序地与第四焊盘3至第一焊盘0电连接。
利用上述的电连接，第一芯片C1和第二芯片C2各自的存储体能够具有镜像结构。相应地，即使第一芯片C1和第二芯片C2共用探针测试逻辑电路250，它们也可以被制造为具有相同结构的芯片。这样，当芯片以与本公开一致的方式位于晶片上时，可以制造具有相同结构的芯片。
图4是说明对根据本发明各个方面的半导体装置探针测试的示例性方法的流程图。结合图3和图4描述示例性的探针测试方法。
首先，第一芯片C1响应于第一芯片选择信号而被激活，并且执行第一芯片C1的探针测试。第一芯片C1的存储体BANK0_A至BANK7_A与第一焊盘0至第十六焊盘15相连接，从而能够执行探针测试。当完成第一芯片C1的探针测试时，第二芯片C2响应于第二芯片选择信号而被激活，并且执行第二芯片C2的探针测试。第二芯片C2的存储体BANK0_B至BANK7_B与第十六焊盘15至第一焊盘0相连接，从而能够执行探针测试。第一芯片选择信号和第二芯片选择信号可以是由外部源所施加的命令信号产生的信号。
当完成第一芯片C1和第二芯片C2的探针测试时，可以根据第一芯片C1的探针测试结果而对第一芯片C1执行修复步骤。图3的实施例所示的第一芯片操作逻辑电路210和220可以包括与修复步骤相关的逻辑电路。在修复步骤期间，可以校正第一芯片C1的内部电压。替代地或附加地，在修复步骤期间可以执行用于修复有缺陷的存储器单元的修复操作。在一些实施例中，所述修复操作可以通过将包括在第一芯片操作逻辑电路210和220中的熔丝电路切断来执行。
当完成第一芯片C1的修复步骤时，可以执行第二芯片C2的修复步骤。与第一芯片C1类似，图3的实施例所示的第二芯片操作逻辑电路230和240可以包括与第二芯片C2的修复步骤相关的逻辑电路。
根据本发明的一个方面，可以在执行第一芯片C1和第二芯片C2的修复步骤之前执行第一芯片C1和第二芯片C2的探针测试。由于建立和使用用于在探针测试过程中检测以及用于执行修补步骤的必要的测试设备所需的成本和时间是巨大的，所以这种安排方式是有益处的。
当完成第一芯片C1和第二芯片C2的修复步骤时，可以再次执行第一芯片C1和第二芯片C2的探针测试。执行第一芯片C1和第二芯片C2的第一探针测试可以分析第一芯片C1和第二芯片C2的缺陷信息，执行第一芯片C1和第二芯片C2的第二探针测试可以确定是否已正确地执行了第一芯片C1和第二芯片C2的修复步骤。
当完成第二探针测试时，用于探针测试的探针测试逻辑电路250可以作为划片通道Scribe Lane_p而被去除，于是第一芯片C1与第二芯片C2分离。由于第一芯片C1和第二芯片C2具有相同的物理结构，因此在封装芯片时不需将芯片分类。
在包括所附的权利要求的整个描述中，术语“包括”应该被理解为与“包括至少一个”同义，除非指明了其它相反的情况。
虽然以上结合用于具体应用的示意性实例而描述了特定的实施例，但应当清楚的是所述实施例仅是示例性的。接触到本公开所提供的教导的本领域的技术人员将意识本发明的其它的修改、应用和/或实施方式以及本发明在其它的领域中具有显著的实用性。相应地，文中所述的半导体装置及相关的探针测试方法不应限于所述的实施方式。确切的说，所述的半导体装置及相关的探针测试方法应当仅根据所附权利要求并结合以上的说明书和附图而限定。

Claims (22)

1.一种半导体装置，包括：
芯片；
划片通道，所述划片通道位于所述芯片周围；以及
探针测试逻辑电路，所述探针测试逻辑电路用于对所述芯片执行探针测试，
其中，所述探针测试逻辑电路位于所述划片通道的一部分上。
2.如权利要求1所述的半导体装置，其中，所述芯片包括：
多个存储体；以及
芯片操作逻辑电路，所述芯片操作逻辑电路与所述多个存储体的操作相关。
3.如权利要求2所述的半导体装置，其中，所述芯片操作逻辑电路包括用于所述存储体中的至少一个的修复电路。
4.如权利要求2所述的半导体装置，其中，所述芯片操作逻辑电路包括用于所述芯片的TSV连接的逻辑电路。
5.一种半导体装置，包括：
第一芯片；
第二芯片；
划片通道，所述划片通道位于所述第一芯片与所述第二芯片之间；以及
探针测试逻辑电路，所述探针测试逻辑电路用于对所述第一芯片和所述第二芯片进行探针测试，所述探针测试逻辑电路位于所述划片通道上，
其中，在完成所述探针测试之后，所述划片通道和位于所述划片通道上的所述探针测试逻辑电路被去除。
6.如权利要求5所述的半导体装置，其中，所述第一芯片和所述探针测试逻辑电路之间的电连接与所述第二芯片和所述探针测试逻辑电路之间的电连接在逻辑上相反。
7.如权利要求5所述的半导体装置，其中，所述第一芯片包括：
多个存储体；以及
第一芯片操作逻辑电路，所述第一芯片操作逻辑电路与所述多个存储体的操作相关。
8.如权利要求7所述的半导体装置，其中，所述第一芯片操作逻辑电路包括用于所述存储体中的至少一个的修复电路。
9.如权利要求7所述的半导体装置，其中，所述第一芯片操作逻辑电路包括用于所述第一芯片的TSV连接的逻辑电路。
10.如权利要求7所述的半导体装置，其中，所述第二芯片包括：
多个存储体；以及
第二芯片操作逻辑电路，所述第二芯片操作逻辑电路与所述多个存储体的操作相关。
11.如权利要求10所述的半导体装置，其中，所述第二芯片操作逻辑电路包括用于所述存储体中的至少一个的修复电路。
12.如权利要求10所述的半导体装置，其中，所述第二芯片操作逻辑电路包括用于所述第二芯片的TSV连接的逻辑电路。
13.如权利要求12所述的半导体装置，其中，所述第一芯片的所述修复电路和所述逻辑电路以及所述第二芯片的所述修复电路和所述逻辑电路与所述探针测试逻辑电路相邻。
14.如权利要求10所述的半导体装置，其中，所述第一芯片的所述多个存储体的排列顺序与所述第二芯片的所述多个存储体的排列顺序在拓扑上相反。
15.一种半导体装置，包括：
晶片上的芯片；
划片通道，所述划片通道位于所述晶片上并与所述芯片相邻，用于将所述芯片与所述晶片上的相邻的芯片分离；以及
逻辑电路，所述逻辑电路用于在所述芯片上执行探针测试，
其中，所述逻辑电路位于所述划片通道上，使得当沿着所述划片通道切割所述芯片以将所述芯片与所述相邻的芯片分离时所述逻辑电路被去除。
16.如权利要求15所述的半导体装置，其中，所述逻辑电路被配置为对所述芯片和所述相邻的芯片共同地执行所述探针测试。
17.一种半导体装置的探针测试方法，包括以下步骤：
提供半导体装置，所述半导体装置包括第一芯片和第二芯片，所述第一芯片和所述第二芯片共用探针测试逻辑电路；
响应于第一芯片选择信号而执行所述第一芯片的探针测试；
响应于第二芯片选择信号而执行所述第二芯片的探针测试；
根据所述第一芯片的探针测试结果来修复所述第一芯片；
根据所述第二芯片的探针测试结果来修复所述第二芯片；以及
去除所述探针测试逻辑电路。
18.如权利要求17所述的探针测试方法，其中，在修复所述第二芯片的步骤之后，所述方法还包括以下步骤：
响应于所述第一芯片选择信号而再次执行所述第一芯片的探针测试；以及
响应于所述第二芯片选择信号而再次执行所述第二芯片的探针测试。
19.如权利要求17所述的探针测试方法，其中，所述第一芯片选择信号和所述第二芯片选择信号是从命令信号产生的。
20.一种制造半导体装置的方法，包括以下步骤：
在晶片上提供第一芯片和第二芯片；
提供用于对所述第一芯片和所述第二芯片执行探针测试的逻辑电路，所述逻辑电路位于所述第一芯片与所述第二芯片之间的划片通道上；
使用所述逻辑电路对所述第一芯片和所述第二芯片执行探针测试；以及
沿着所述划片通道切割所述晶片，以使所述第一芯片和所述第二芯片彼此分离，
其中，当沿着所述划片通道切割所述晶片时，所述逻辑电路被去除。
21.如权利要求20所述的方法，还包括根据所述探针测试的结果来修复所述第一芯片和所述第二芯片中的至少一个的步骤。
22.如权利要求21所述的方法，还包括在修复之后对所述第一芯片和所述第二芯片重复所述探针测试。
CN201010260882.7A 2009-12-28 2010-08-24 半导体装置及其探针测试方法 Expired - Fee Related CN102110659B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2009-0131791 2009-12-28
KR1020090131791A KR101094945B1 (ko) 2009-12-28 2009-12-28 반도체 장치 및 이의 프로브 테스트 방법

Publications (2)

Publication Number Publication Date
CN102110659A true CN102110659A (zh) 2011-06-29
CN102110659B CN102110659B (zh) 2015-06-10

Family

ID=44174773

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010260882.7A Expired - Fee Related CN102110659B (zh) 2009-12-28 2010-08-24 半导体装置及其探针测试方法

Country Status (4)

Country Link
US (1) US8829933B2 (zh)
JP (1) JP2011139040A (zh)
KR (1) KR101094945B1 (zh)
CN (1) CN102110659B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900272A (zh) * 2015-06-02 2015-09-09 格科微电子（上海）有限公司 动态随机存取存储器的测试方法、测试焊盘的设计方法、存储器晶圆
CN108695298A (zh) * 2017-04-05 2018-10-23 爱思开海力士有限公司 包括测试焊盘的半导体集成电路器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8867286B2 (en) 2011-12-20 2014-10-21 Industrial Technology Research Institute Repairable multi-layer memory chip stack and method thereof
KR101965906B1 (ko) 2012-07-12 2019-04-04 에스케이하이닉스 주식회사 반도체 장치
US8890607B2 (en) 2013-03-15 2014-11-18 IPEnval Consultant Inc. Stacked chip system
KR20140139735A (ko) * 2013-05-28 2014-12-08 에스케이하이닉스 주식회사 반도체 장치
US10180454B2 (en) * 2015-12-01 2019-01-15 Texas Instruments Incorporated Systems and methods of testing multiple dies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477062A (en) * 1991-12-13 1995-12-19 Yamaha Corporation Semiconductor wafer
US20050015539A1 (en) * 2002-01-09 2005-01-20 Takashi Horii Memory system and memory card
US20070090848A1 (en) * 2005-10-25 2007-04-26 Freescale Semiconductor Inc. Design-for-test circuit for low pin count devices
JP2008065859A (ja) * 2007-11-26 2008-03-21 Renesas Technology Corp メモリシステム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
US6240535B1 (en) 1995-12-22 2001-05-29 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
US5796745A (en) 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
KR19990000471A (ko) 1997-06-05 1999-01-15 윤종용 반도체 메모리 장치의 칼럼 리던던시 제어 회로
JPH1187441A (ja) * 1997-09-09 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6360344B1 (en) 1998-12-31 2002-03-19 Synopsys, Inc. Built in self test algorithm that efficiently detects address related faults of a multiport memory without detailed placement and routing information
US6268642B1 (en) * 1999-04-26 2001-07-31 United Microelectronics Corp. Wafer level package
US6400173B1 (en) * 1999-11-19 2002-06-04 Hitachi, Ltd. Test system and manufacturing of semiconductor device
US6681358B1 (en) 2000-02-22 2004-01-20 Lsi Logic Corporation Parallel testing of a multiport memory
US6557127B1 (en) 2000-02-28 2003-04-29 Cadence Design Systems, Inc. Method and apparatus for testing multi-port memories
JP2002022803A (ja) 2000-07-06 2002-01-23 Mitsubishi Electric Corp 半導体装置および半導体装置の試験方法
JP2002141383A (ja) * 2000-11-07 2002-05-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体ウェハ
US6674290B2 (en) 2002-01-22 2004-01-06 Chroma Ate Inc. Method and system for multi-port synchronous high voltage testing
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
US6885212B2 (en) * 2002-06-25 2005-04-26 Fujitsu Limited Semiconductor device and test method for the same
KR20050028740A (ko) 2003-09-19 2005-03-23 삼성전자주식회사 반도체 칩 테스트 방법
KR100609038B1 (ko) 2004-05-06 2006-08-09 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자
KR20090095003A (ko) 2008-03-04 2009-09-09 삼성전자주식회사 적층형 반도체 메모리 장치
US8174103B2 (en) * 2008-05-01 2012-05-08 International Business Machines Corporation Enhanced architectural interconnect options enabled with flipped die on a multi-chip package
US7977962B2 (en) * 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477062A (en) * 1991-12-13 1995-12-19 Yamaha Corporation Semiconductor wafer
US20050015539A1 (en) * 2002-01-09 2005-01-20 Takashi Horii Memory system and memory card
US20070090848A1 (en) * 2005-10-25 2007-04-26 Freescale Semiconductor Inc. Design-for-test circuit for low pin count devices
JP2008065859A (ja) * 2007-11-26 2008-03-21 Renesas Technology Corp メモリシステム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900272A (zh) * 2015-06-02 2015-09-09 格科微电子（上海）有限公司 动态随机存取存储器的测试方法、测试焊盘的设计方法、存储器晶圆
CN108695298A (zh) * 2017-04-05 2018-10-23 爱思开海力士有限公司 包括测试焊盘的半导体集成电路器件
CN108695298B (zh) * 2017-04-05 2022-04-05 爱思开海力士有限公司 包括测试焊盘的半导体集成电路器件

Also Published As

Publication number Publication date
JP2011139040A (ja) 2011-07-14
KR101094945B1 (ko) 2011-12-15
KR20110075356A (ko) 2011-07-06
CN102110659B (zh) 2015-06-10
US8829933B2 (en) 2014-09-09
US20110156736A1 (en) 2011-06-30

Similar Documents

Publication Publication Date Title
CN102110659A (zh) 半导体装置及其探针测试方法
US6365421B2 (en) Method and apparatus for storage of test results within an integrated circuit
US5608335A (en) Method for the testing of integrated circuit chips and corresponding integrated circuit device
US7173444B2 (en) Structure and method for parallel testing of dies on a semiconductor wafer
US7292487B1 (en) Independent polling for multi-page programming
JP3353602B2 (ja) 半導体装置の試験方法
CN104733050A (zh) 半导体芯片、包括其的层叠芯片及其测试方法
US9305664B2 (en) Memory repair categorization tracking
KR100297709B1 (ko) 다수개의메모리뱅크를구비하는반도체메모리장치의테스트방법및반도체메모리테스트장비
CN103000226B (zh) 通过随机存取存储器芯片地址引脚检测缺陷的测试方法
Lee et al. Grouping-based TSV test architecture for resistive open and bridge defects in 3-D-ICs
KR101929945B1 (ko) Ｅ-Ｆｕｓｅ를 이용하여 불량을 구제하는 리페어 시스템 및 그의 제어 방법
US5485105A (en) Apparatus and method for programming field programmable arrays
US8614589B2 (en) Method of fabricating semiconductor device
US6621285B1 (en) Semiconductor chip having a pad arrangement that allows for simultaneous testing of a plurality of semiconductor chips
KR20120095702A (ko) 반도체 테스트 장치 및 그의 동작 방법
KR910002829B1 (ko) 반도체장치
KR20080079051A (ko) 반도체 메모리 장치의 동작 속도 측정회로 및 이측정회로를 구비하는 반도체 메모리 장치
US6751760B2 (en) Method and system for performing memory repair analysis
KR100894787B1 (ko) 불휘발성 메모리 소자
US20030080335A1 (en) Semiconductor device, and verification method for semiconductor testing apparatus and method using the semiconductor device
KR100526876B1 (ko) 반도체 메모리장치의 메모리 셀 테스트 방법
CN116110489A (zh) 一种三维芯片的测试方法、三维芯片及相关设备
JP2009021398A (ja) 半導体チップ及び半導体チップへのプロセス・デバイス情報書き込み方法
JP2002190507A (ja) 半導体ウエハ、および半導体チップの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150610

Termination date: 20170824

CF01 Termination of patent right due to non-payment of annual fee