CN109872737B - 存储器装置 - Google Patents

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Abstract

本发明提供一种存储器装置。存储器装置包括第一芯片及第二芯片。第一芯片包括第一存储器阵列、第一信号缓冲器以及多个第一衬垫。第二芯片包括第二存储器阵列、第二信号缓冲器以及多个第二衬垫。第二信号缓冲器通过至少一导线耦接至第一信号缓冲器，且所述至少一导线穿越所述第一芯片与第二芯片之间的切割道。在所述第一芯片与所述第二芯片之间的所述切割道并未被切割的情况下，所述第一信号缓冲器及所述第二信号缓冲器通过所述至少一导线来传递信号，且所述第一存储器阵列及所述第二存储器阵列共同被连接至所述第一衬垫且不被连接至所述第二衬垫。

Description

存储器装置
技术领域
本发明涉及一种存储器装置的技术，尤其涉及一种通过芯片之间的切割道是否切割以决定存储容量的存储器装置。
背景技术
目前的存储器装置皆是以半导体制程来进行制造，例如动态随机存取存储器(Dynamic Random Access Memory；DRAM)、静态随机存取存储器(Static RAM；SRAM)、快闪存储器(Flash Memory)及伪静态随机存取存储器(Pseudostatic RAM；PSRAM)。这些存储器装置通常需要提供具有不同大小(即，不同存储容量)(如，8M至128M)的产品，以供消费型电子装置依其需求配置。
然而，不同存储容量的存储器产品通常需要独立的研发时间、对应各个存储器产品的唯一遮罩设备、以及使用不同的半导体制程。换句话说，修改存储器产品的存储容量将会耗费大量的研发时间，从而增加厂商的研发成本。
因此，如何利用相同的半导体制程及遮罩设备来制造出具备不同存储容量的存储器装置，便是厂商努力研究的方向之一。
发明内容
有鉴于此，本发明提供一种存储器装置，可通过相邻的两个芯片之间的切割道是否切割以调整存储器装置的存储容量。
本发明的存储器装置包括第一芯片及第二芯片。第一芯片包括第一存储器阵列、第一信号缓冲器以及多个第一衬垫。第二芯片包括第二存储器阵列、第二信号缓冲器以及多个第二衬垫。第二信号缓冲器通过至少一导线耦接至第一芯片中的第一信号缓冲器，且所述至少一导线穿越所述第一芯片与第二芯片之间的切割道。在第一芯片与第二芯片之间的切割道并未被切割的情况下，第一信号缓冲器及第二信号缓冲器通过所述导线来传递信号，且第一存储器阵列及第二存储器阵列共同被连接至第一衬垫且不被连接至第二衬垫。
基于上述，本发明的存储器装置在相邻的两个芯片上设置存储器阵列及相关电路，并在这两个芯片上分别设置信号缓冲器。这两个信号缓冲器是以至少一条导线相连，而此导线将会穿越第一芯片与第二芯片之间的切割道。当这两个芯片之间的切割道并未被切割时，由于导线可正常地让信号在两个信号缓冲器之间传递，因此可通过信号的操作而使这两个芯片的存储容量相加，且仅连接至其中一个芯片的衬垫来实现存储器装置的运作。相对地，当这两个芯片之间的切割道被切割时，由于导线将会随之被切割而使得导线两端将会浮接，因此这两个芯片上的存储器装置仅能自行运作而无法增加存储容量。换句话说，本发明的存储器装置可通过相邻的两个芯片之间的切割道是否切割以调整存储器装置的存储容量。并且，本发明实施例可利用特殊设计的信号缓冲器以使存储器装置在部分接点为浮接的情况下仍能正常运作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例说明一种存储器装置的方块图；
图2是图1中第一输入缓冲器与第二输入缓冲器的电路图；
图3是图1中第一输出缓冲器与第二输出缓冲器的电路图；
图4是依照本发明一实施例说明在切割道已被切割的情况下第一信号缓冲器以及第二信号缓冲器的操作波形图；
图5是依照本发明一实施例说明在切割道并未被切割的情况下第一信号缓冲器以及第二信号缓冲器的操作波形图。
附图标记说明
100：存储器装置；
110：第一芯片；
112、122：存储器阵列；
114：第一信号缓冲器；
116：第一衬垫；
118、128：周边电路；
119：第一保险丝；
120：第二芯片；
124：第二信号缓冲器；
126：第二衬垫；
129：第二保险丝；
130、CE_AB、DATi_AB：导线；
140：第一输入缓冲器；
160：第二输入缓冲器；
150：第一输出缓冲器；
170：第二输出缓冲器；
210：第一逻辑电路；
220：第一输入开关；
230：第一缓冲电路；
240：第二逻辑电路；
250：第二输入开关；
260：第二缓冲电路；
310：第三逻辑电路；
320：第一输出开关；
330：第一输出级电路；
340：第四逻辑电路；
350：第二输出开关；
360：第二输出级电路；
410：外部信号；
420：内部信号；
430、440、530、540：箭头；
510：外部信号；
CT：循环时间；
NAND1～NAND8：反及闸；
NOR1～NOR4：反或闸；
INV1～INV12：反相器；
MN1～MN9、MN11：N型晶体管；
MP1～MP11：P型晶体管；
SL：切割道；
CLK：时脉信号；
VDD：电源电压；
T1：初始化序列的期间；
T2：写入周期；
T3：读取周期；
CE_A：第一存取信号；
CE_B：第二存取信号；
ADQi_A、ADQi_B：存储器数据存取信号；
PONB_A：第一启动信号；
PONB_B：第二启动信号；
FUSE_A：第一熔丝信号；
FUSE_B：第二熔丝信号；
P64M_A：第一状态信号；
P64M_B：第二状态信号；
CEI_A：第一存储器控制信号；
CEI_B：第二存储器控制信号；
DATi_A：第一存储器数据信号；
DATi_B：第二存储器数据信号；
OE_A：第一输出致能信号；
OE_B：第二输出致能信号；
RA12T_A：存储器切换信号。
具体实施方式
图1是依照本发明一实施例说明一种存储器装置100的方块图。存储器装置100包括第一芯片110以及第二芯片120。第一芯片110与第二芯片120相邻，且第一芯片110与第二芯片120之间具备切割道(scribe line)SL。第一芯片110主要包括第一存储器阵列112、第一信号缓冲器114以及多个第一衬垫116。第一芯片110还可包括周边电路118以及第一保险丝119。第二芯片120主要包括第二存储器阵列122、第二信号缓冲器124以及多个第二衬垫126。第二芯片120还可包括周边电路128以及第二保险丝129。
第一芯片110中的第一信号缓冲器114通过至少一条导线130耦接至第二芯片120中的第二信号缓冲器124。第一芯片110与第二芯片120的导线电压VDD、接地电压VSS以及许多内部信号通过导线130而相互连接及传递。下述图2的输入导线CE_AB以及下述图3的输出导线DATi_AB皆是导线130的一部份。导线130穿越第一芯片与第二芯片之间的切割道SL。导线130的设置位置则会经过切割道SL的所在位置。也就是说，当切割道SL被切割而分离时，导线130将会被切割而成为浮接状态。此外，导线130可由铝或铜来实现。切割道SL的所在位置与第一衬垫116的设置位置位于芯片的不同方位，且切割道SL的所在位置与第二衬垫126的设置位置位于芯片的不同位置。
本实施例的第一衬垫116的设置位置以及第二衬垫126的设置位置可设置于第一芯片110以及第二芯片120的相同位置。第一衬垫116以及第二衬垫126可包括多个衬垫以对外界存取多项资讯，例如电源电压VDD、存储器数据ADQi(如，ADQ0至ADQ7)、时脉信号CLK、存取信号CE、接地电压VSS…等。
第一存储器阵列112与第二存储器阵列122分别包括多个存储单元阵列(如图1所示的多个存储单元阵列)。周边电路118及周边电路128还可包括对于存储器阵列112及122的存储器地址解码器。本实施例中，第一芯片110的第一存储器阵列112以及第二芯片120的第二存储器阵列122是以32M的伪静态随机存取存储器(Pseudostatic RAM；PSRAM)来作为举例。应用本实施例者可依其需求来调整第一存储器阵列112以及第二存储器阵列122的存储容量，例如可调整为8M至128M。另一方面，应用本例者可依其需求来将第一芯片110的第一存储器阵列112以及第二芯片120的第二存储器阵列122作为其他型态的存储器，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)或是快闪存储器(Flash Memory)，也可符合本发明实施例的精神。
若希望获得两倍存储容量的PSRAM，例如将两个芯片上的存储器阵列所拥有的容量32M相互结合而成为64M(32M乘以2)，本实施例可将位于晶圆上的第一芯片110与第二芯片120作为一个整体来进行切割，但不切割第一芯片110与第二芯片120之间的切割道SL。在第一芯片110与第二芯片120之间的切割道SL并未被切割的情况下，由于第一信号缓冲器114及第二信号缓冲器124通过导线130来传递多个内部信号，使得这两个芯片上的存储器阵列皆能够被使用，因此可将第一芯片110与第二芯片120视为同一个芯片以实现64MPSRAM的存储器装置100。
由于第一信号缓冲器114及第二信号缓冲器124可以相互传递信号，因此第一存储器阵列112及第二存储器阵列122便需共同被连接至第一衬垫116且不被连接至第二衬垫126。换句话说，本实施例在第一芯片110与第二芯片120之间的切割道SL并未被切割的情况下仅对第一芯片110的第一衬垫116进行打线(ponding pad)，而不对第二芯片120的第二衬垫126进行打线。此外，为实现64M PSRAM的存储器装置100，本实施例还将第一芯片110中的第一保险丝119及第二芯片120中的第二保险丝129设定为截止状态(也即，将第一保险丝119及第二保险丝129融断)，使得第一信号缓冲器114所获得的第一熔丝信号与第二信号缓冲器124所获得的第二熔丝信号被设定为逻辑高(也即，逻辑”1”)。
另一方面，若希望获得一倍存储容量的PSRAM(也即，存储容量为32M PSRAM)的存储器装置时，则可分别将位于晶圆上的第一芯片110的四周与第二芯片120的四周进行切割，并且切割第一芯片110与第二芯片120之间的切割道SL，以使第一芯片110与第二芯片120分离为不同的芯片。在第一芯片110与第二芯片120之间的切割道SL已被切割的情况下，第一信号缓冲器114及第二信号缓冲器124之间的导线130无法传递信号。因此，第一芯片110上的32M PSRAM以及第二芯片120上的32M PSRAM便分别作为独立的存储器装置来使用。此外，为实现两个32M PSRAM的存储器装置，本实施例在第一芯片110与第二芯片120为独立个体的情况下皆对第一芯片110的第一衬垫116以及第二芯片120的第二衬垫126进行打线，使得这两个芯片上的存储器阵列能通过第一衬垫及第二衬垫来分别操作。本实施例还将第一芯片110中的第一保险丝119及第二芯片120中的第二保险丝129设定为导通状态(也即，不将第一保险丝119及第二保险丝129融断)，使得第一信号缓冲器114所获得的第一熔丝信号与第二信号缓冲器124所获得的第二熔丝信号被设定为逻辑低(也即，逻辑”0”)。
第一信号缓冲器114包括第一输入缓冲器140以及第一输出缓冲器150。第二信号缓冲器124包括第二输入缓冲器160以及第二输出缓冲器170。第一输入缓冲器140与第二输入缓冲器160相对应，且第一输出缓冲器150与第二输出缓冲器170相对应。在此以图2详细说明第一信号缓冲器114中的第一输入缓冲器140以及第二信号缓冲器124中的第二输入缓冲器160，并以图3详细说明第一信号缓冲器114中的第一输出缓冲器150以及第二信号缓冲器124中的第二输出缓冲器170。
图2是图1中第一输入缓冲器140与第二输入缓冲器160的电路图。第一输入缓冲器140的输出端产生用以控制图1中第一存储器阵列112的第一存储器控制信号CEI_A，第二输入缓冲器160的输出端产生用以控制图1中第二存储器阵列122的第二存储器控制信号CEI_B。第一输入缓冲器140通过第一输入缓冲端Nib1耦接输入导线CE_AB的一端。第二输入缓冲器160则是通过第二输入缓冲端Nib2耦接输入导线CE_AB的另一端。在切割道SL并未被切割的情况下，第一输入缓冲器140依据第一熔丝信号FUSE_A(也即，第一熔丝信号FUSE_A为逻辑高)来决定将第一存取信号CE_A传递至第一输入缓冲端Nib1。第二输入缓冲器160依据第二熔丝信号FUSE_B(也即，第二熔丝信号FUSE_B为逻辑高)来决定将由输入导线CE_AB所传递的第一存取信号CE_A从第二输入缓冲端Nib2传递至第二输入缓冲器160的输出端，使得第一存储器控制信号CEI_A与第二存储器控制信号CEI_B皆与第一存取信号CE_A相同。第一存取信号CE_A通过图1中的第一衬垫116传输至第一输入缓冲器140。
另一方面，在切割道SL已被切割的情况下，第一输入缓冲器140将图1中第一衬垫116所接收的第一存取信号CE_A传输至第一输入缓冲器的输出端以作为第一存储器控制信号CEI_A。第二输入缓冲器160则将图1中第二衬垫126所接收的第二存取信号CE_B传输至第二输入缓冲器160的输出端以作为第二存储器控制信号CEI_B。
第一输入缓冲器140包括第一逻辑电路210、第一输入开关220以及第一缓冲电路230。第一逻辑电路210包括第一反及闸NAND1以及第一反或闸NOR1。第一反及闸NAND1的第一端作为第一逻辑电路210的第一端以接收第一启动信号PONB_A，第一反及闸NAND1的第二端接收电源电压VDD。第一反或闸NOR1的第一端作为第一逻辑电路210的第二端以耦接第一存取信号CE_A。第一反或闸NOR1的第二端耦接第一反及闸NAND1的输出端，且第一反或闸NOR1的输出端作为第一逻辑电路210的输出端。
第一输入开关220包括第一反相器INV1、第二反相器INV2、第一N型晶体管MN1以及第一P型晶体管MP1。第一反相器INV1的输入端作为第一输入开关220的控制端以接收第一熔丝信号FUSE_A。第一反相器INV1的输出端产生反向的第一熔丝信号。第二反相器INV2的输入端耦接第一反相器INV1的输出端。第二反相器INV2在其输出端产生对应第一熔丝信号FUSE_A的第一状态信号P64M_A。晶体管MN1的控制端耦接第二反相器INV2的输出端。晶体管MP1的控制端耦接第一反相器INV1的输出端。晶体管MN1的第一端以及晶体管MP1的第一端皆耦接第一逻辑电路210的输出端(也即，第一反或闸NOR1的输出端)，且晶体管MN1及晶体管MP1的第二端皆耦接第一输入缓冲端Nib1。
第一缓冲电路230包括第二N型晶体管MN2、第二P型晶体管MP2、第三反相器INV3以及第四反相器INV4。晶体管MN2的控制端接收电源电压VDD，晶体管MP2的控制端则接地。晶体管MN2及晶体管MP2的第一端作为第一缓冲电路230的输入端以耦接第一逻辑电路210的输出端。第三反相器INV3的输入端耦接晶体管MN2及晶体管MP2的第二端。第四反相器INV4的输入端耦接第三反相器INV3的输出端，且第四反相器INV4的输出端作为第一输入缓冲器140的输出端以产生第一存储器控制信号CEI_A。藉此，第一输入缓冲器140接收第一熔丝信号FUSE_A以决定是否导通第一输入缓冲器140的第一端(也即，第一反或闸NOR1的输出端)与第一输入缓冲器140的第二端(也即，第一输入缓冲端Nib1)。
第二输入缓冲器160包括第二逻辑电路240、第二输入开关250以及第二缓冲电路260。第二逻辑电路240包括第二反及闸NAND2以及第二反或闸NOR2。第二反及闸NAND2的第一端作为第二逻辑电路240的第一端以接收第二启动信号PONB_B，第二反及闸NAND2的第二端耦接第二逻辑电路240的输出端(也即，第二反或闸NOR2的输出端)。第二反或闸NOR2的第一端作为第二逻辑电路240的第二端以耦接第二存取信号CE_B。第二反或闸NOR2的第二端耦接第二反及闸NAND2的输出端。第二反或闸NOR2的输出端作为第二逻辑电路240的输出端。
第二输入开关250包括第五反相器INV5、第六反相器INV6、第三N型晶体管MN3、第三P型晶体管MP3、第四N型晶体管MN4以及第四P型晶体管MP4。第五反相器INV5的输入端作为第二输入开关250的控制端以接收第二熔丝信号FUSE_B。第五反相器INV5在其输出端产生反向的第二熔丝信号。第六反相器INV6的输入端耦接第五反相器INV5的输出端。第六反相器INV6在其输出端产生对应第二熔丝信号FUSE_B的第二状态信号P64M_B。晶体管MN3的控制端及晶体管MP4的控制端皆耦接第六反相器INV6的输出端。晶体管MP3的控制端及晶体管MN4的控制端皆耦接第五反相器INV5的输出端。晶体管MN3及MP3的第一端耦接第二输入缓冲端Nib2以作为第二输入开关250的第二端Nsw2。晶体管MN3及MP3的第二端皆耦接第二输入开关250的输出端Nswo。晶体管MN4及MP4的第一端皆耦接第二逻辑电路240的输出端(也即，第二反或闸NOR2的输出端)以作为第二输入开关250的第一端Nsw1。晶体管MN4及MP4的第二端皆耦接第二输入开关250的输出端Nswo。藉此，第二输入开关250依据第二熔丝信号FUSE_B以选择性地将第二输入开关250的第一端Nsw1与第二输入开关250的输出端Nswo导通或是第二输入开关250的第二端Nsw2与第二输入开关250的输出端Nswo导通。
第二缓冲电路260包括第七反相器INV7以及第八反相器INV8。第七反相器INV7的输入端作为第二缓冲电路260的输入端以耦接第二输入开关250的输出端Nswo。第八反相器INV8的输入端耦接第七反相器INV7的输出端，且第八反相器INV8的输出端作为第二缓冲电路260的输出端以产生第二存储器控制信号CEI_B。
图3是图1中第一输出缓冲器150与第二输出缓冲器170的电路图。第一输出缓冲器150的输出端提供第一存储器数据信号DATi_A至第一衬垫116中的其中一个衬垫。第二输出缓冲器170的输出端提供第二存储器数据信号DATi_B至第二衬垫126中的其中一个衬垫。第一输出缓冲器150通过第一输出缓冲端Nob1耦接输出导线DATi_AB。第二输出缓冲器170则是通过第二输入缓冲端Nob2耦接输出导线DATi_AB。在切割道SL并未被切割的情况下，第二输出缓冲器170依据对应第二熔丝信号FUSE_B的第二状态信号P64M_B来决定将第二存储器数据信号DATi_B传递至第二输入缓冲端Nob2。第一输出缓冲器150依据对应第一熔丝信号FUSE_A的第一状态信号P64M_A以及存储器切换信号RA12T_A来决定将第一存储器数据信号DATi_A或是由输出导线DATi_AB所传递的第二存储器数据信号DATi_B传递至第一输出缓冲器150的输出端。
相对地，在切割道SL已被切割的情况下，第一输出缓冲器150将第一存储器数据信号DATi_A传输至第一衬垫116中的其中一个衬垫，且第二输出缓冲器170将第二存储器数据信号DATi_B传输至所述第二衬垫126中的其中一个衬垫。
第一输出缓冲器150包括第三逻辑电路310、第一输出开关320以及第一输出级电路330。第三逻辑电路310包括第三反及闸NAND3及第九反相器INV9。第三反及闸NAND3的第一端作为第三逻辑电路310的第一端以接收存储器切换信号RA12T_A。第三反及闸NAND3的第二端作为第三逻辑电路310的第二端以接收对应第一熔丝信号FUSE_A的第一状态信号P64M_A。
第一输出开关320的第一端接收第一存储器数据信号DATi_A。第一输出开关320的第二端耦接第一输出缓冲端Nob1。第一输出开关320的控制端耦接第三逻辑电路310的输出端以选择性地将第一输出开关320的第一端与第一输出开关320的输出端导通或是将第一输出开关320的第二端(也即，第一输出缓冲端Nob1)与第一输出开关320的输出端导通。第一输出开关320包括第五N型晶体管MN5、第五P型晶体管MP5、第六N型晶体管MN6以及第六P型晶体管MP6。晶体管MN5及晶体管MP6的控制端皆耦接第三反及闸NAND3的输出端。晶体管MP5及晶体管MN6的控制端皆耦接第九反相器INV9的输出端。晶体管MN5及晶体管MP5的第一端接收第一存储器数据信号DATi_A。晶体管MN5及晶体管MP5的第二端耦接第一输出开关320的输出端N320。晶体管MN6及晶体管MP6的第一端耦接第一输出开关320的输出端N320，且晶体管MN6及晶体管MP6的第二端耦接第一输出缓冲端Nob1。
第一输出级电路330包括第四反及闸NAND4、第十反相器INV10、第五反及闸NAND5、第三反或闸NOR3、第七N型晶体管MN7以及第七P型晶体管MP7。第四反及闸NAND4的第一端作为第一输出级电路330的控制端以接收第一输出致能信号OE_A。第四反及闸NAND4的第二端接收电源电压。第十反相器INV10的输入端耦接第四反及闸NAND4的输出端。第五反及闸NAND5的第一端作为第一输出级电路330的输入端以耦接第一输出开关320的输出端N320。第五反及闸NAND5的第二端耦接第十反相器INV10的输出端。第三反或闸NOR3的第一端耦接第一输出开关320的输出端N320，第三反或闸NOR3的第二端耦接第四反及闸NAND4的输出端。晶体管MN7的第一端耦接第一输出级电路330的输出端，其第二端接地，且其控制端耦接第三反或闸NOR3的输出端。晶体管MP7的第一端耦接电源电压，其第二端耦接第一输出级电路330的输出端，且其控制端耦接第五反及闸NND5的输出端。第一输出级电路330的输出端作为第一输出缓冲器150的输出端。
第二输出缓冲器170包括第四逻辑电路340、第二输出开关350以及第二输出级电路360。第四逻辑电路340包括第六反及闸NAND6以及第十一反相器INV11。第六反及闸NAND6的第一端作为第四逻辑电路340的第一端以接收电源电压VDD。第六反及闸NAND6的第二端作为第四逻辑电路340的第二端以接收对应第二熔丝信号FUSE_B的第二状态信号P64M_B。第十一反相器INV11的输入端耦接第六反及闸NAND6的输出端。
第二输出开关350包括第八N型晶体管MN8、第八P型晶体管MP8、第九N型晶体管MN9、第九P型晶体管MP9以及第十P型晶体管MP10。晶体管MN8及晶体管MP9的控制端耦接所述第六反及闸的所述输出端。晶体管MP8、晶体管MN9以及晶体管MP10的控制端则皆耦接第六反及闸NAND6的输出端。晶体管MN8及晶体管MP8的第一端作为第二输出开关350的第二端以耦接第二输出缓冲端Nob2。晶体管MN8及晶体管MP8的第二端以及晶体管MN9及晶体管MP9的第一端皆作为第二输出开关350的第一端以接收第二存储器数据信号DATi_B。晶体管MN9及晶体管MP9的第二端耦接第二输出开关350的输出端N350。晶体管MP10的第一端耦接第二输出开关350的输出端N350，且晶体管MP10的第二端接地。藉此，第二输出开关350依据第二状态信号P64M_B以选择性地将第二输出开关350的第一端(也即，第二存储器数据信号DATi_B)与第二输出开关350的输出端N350导通、或是将第二输出开关350的第一端(第二存储器数据信号DATi_B)与第二输出开关350的第二端(也即，第二输入缓冲端Nob2)导通。当第一输出开关350的第一端与其第二端相互导通时，第二输出开关350便会将第一输出开关350的输出端N350接地。
第二输出级电路360包括第七反及闸NAND7、第十二反相器INV12、第八反及闸NAND8、第四反或闸NOR4、第十一N型晶体管MN11以及第十一P型晶体管MP11。第七反及闸NAND7的第一端作为第二输出级电路360的控制端以接收第二输出致能信号OE_B。第七反及闸NAND7的第二端接收第二状态信号P64M_B。第十二反相器INV12的输入端耦接第七反及闸NAND7的输出端。第八反及闸NAND8的第一端作为第二输出级电路360的输入端以耦接第二输出开关350的输出端N350。第八反及闸NAND8的第二端耦接第十二反相器INV12的输出端。第四反或闸NOR4的第一端耦接第二输出开关350的输出端N350。第四反或闸NOR4的第二端耦接第七反及闸NAND7的输出端。晶体管MN11的第一端耦接第二输出级电路360的输出端，其第二端接地，其控制端耦接第四反或闸NOR4的输出端。晶体管MP11的第一端耦接电源电压VDD，其第二端耦接第二输出级电路360的输出端，其控制端耦接第八反及闸NAND8的输出端。第二输出级电路360的输出端作为第二输出缓冲器170的输出端。
图4是依照本发明一实施例说明在切割道SL已被切割的情况下第一信号缓冲器114以及第二信号缓冲器124的操作波形图。图5是依照本发明一实施例说明在切割道SL并未被切割的情况下第一信号缓冲器114以及第二信号缓冲器124的操作波形图。图4及图5绘示在切割道SL已被切割或是切割道SL并未被切割的情况下的多个信号波形。时脉信号CLK、第一及第二存取信号CE_A、CE_B、存储器数据存取信号ADQi_A及ADQi_B以及电源电压VDD属于外部信号410。时脉信号CLK、第一存取信号CE_A、存储器数据存取信号ADQi_A以及电源电压VDD位于图1的第一衬垫116，而时脉信号CLK、第二存取信号CE_B、存储器数据存取信号ADQi_B以及电源电压VDD则位于图1的第二衬垫126。
第一及第二启动信号PONB_A、PONB_B、第一及第二熔丝信号FUSE_A、FUSE_B、第一及第二状态信号P64M_A、P64M_B、第一及第二存储器控制信号CEI_A、CEI_B、第一及第二存储器数据信号DATi_A、DATi_B、第一及第二输出致能信号OE_A、OE_B以及存储器切换信号RA12T_A属于第一芯片以及第二芯片之间的内部信号420。若是穿透切割道SL的导线并未被切断，内部信号420皆由第一信号缓冲器114以及第二信号缓冲器124进行传输。时脉信号CLK中信号的一次上升及下降之间的时间长度称为是一个循环时间(cycle time)CT。
请参阅图4并配合图2及图3中的电路结构。由于切割道SL已被切割，因此图1的第一芯片110及第二芯片120将会各自独立运作以实现32M PSRAM。在初始化序列(initialization sequence)的期间T1时，第一及第二熔丝信号FUSE_A、FUSE_B因第一保险丝及第二保险丝没有被融断而设定为”逻辑低”，因此第一及第二状态信号P64M_A、P64M_B也为”逻辑低”。另外，因为不需要在第一芯片与第二芯片中的存储器阵列进行切换，存储器切换信号RA12T_A始终为”逻辑低”。电源电压VDD将因为电源输入而在期间T1中逐步提升至”逻辑高”，第一及第二启动信号PONB_A、PONB_B则是在电源电压VDD提升至”逻辑高”之后才从”逻辑低”转换为”逻辑高”。
在写入周期T2时，第一及第二存取信号CE_A、CE_B将由”逻辑高”转换为”逻辑低”，且第一及第二启动信号PONB_A、PONB_B为”逻辑高，第一及第二存储器控制信号CEI_A、CEI_B因而从”逻辑低”转换为”逻辑高”。存储器数据存取信号ADQi_A及ADQi_B中的首笔数据“W”表示写入周期T2是将存储器数据存取信号ADQi_A及ADQi_B中的数据分别存储至第一芯片与第二芯片的存储器阵列中。也就是说，存储器数据存取信号ADQi_A及ADQi_B中的数据D1至D4将传输到存储器数据信号DATi_A、DATi_B以分别存储在第一芯片的存储器阵列与第二芯片的存储器阵列中。
在读取周期T3时，第一及第二存取信号CE_A、CE_B将由”逻辑高”转换为”逻辑低”，且第一及第二启动信号PONB_A、PONB_B为“逻辑高”，第一及第二存储器控制信号CEI_A、CEI_B因而从“逻辑低”转换为“逻辑高”。存储器数据存取信号ADQi_A及ADQi_B中的首笔数据“R”表示读取周期T3是在预定周期后(如，在读取周期T3致能后的第8个循环时间时)将第一芯片与第二芯片的存储器阵列中所存储的数据通过存储器数据信号DATi_A、DATi_B读取出来，如图4中的箭头430以及440所示。
请参阅图5并配合图2及图3中的电路结构，由于切割道SL并未被切割，因此图1的第一芯片110及第二芯片120将会作为一个整体进行运作，并将内部信号420通过第一信号缓冲器114以及第二信号缓冲器124进行传输以实现64M PSRAM。此外，由于第一芯片与第二芯片共用第一衬垫，因此外部信号510仅有第一存取信号CE_A而无第二存取信号CE_B、仅有存储器数据存取信号ADQi_A而无存储器数据存取信号ADQi_B。
在初始化序列(initialization sequence)的期间T1时，第一及第二熔丝信号FUSE_A、FUSE_B因第一保险丝及第二保险丝已被融断而设定为“逻辑高”，因此第一及第二状态信号P64M_A、P64M_B也为“逻辑高”。另外，因为需要在第一芯片与第二芯片中的存储器阵列进行切换，存储器切换信号RA12T_A将会依据情况来调整“逻辑低”或是“逻辑高”以存取第一芯片或是第二芯片中的存储器阵列。电源电压VDD将因为电源输入而在期间T1中逐步提升至“逻辑高”，第一及第二启动信号PONB_A、PONB_B则是在电源电压VDD提升至“逻辑高”之后才从“逻辑低”转换为“逻辑高”。
在写入周期T2时，第一存取信号CE_A、第一及第二启动信号PONB_A、PONB_B以及第一及第二存储器控制信号CEI_A、CEI_B的运作原理与图4相同。需注意的是，由于第一及第二熔丝信号FUSE_A、FUSE_B皆为“逻辑高”，因此第一存储器控制信号CEI_A与第二存储器控制信号CEI_B皆与第一存取信号CE_A相同。存储器数据存取信号ADQi_A及ADQi_B中的首笔数据“W”表示写入周期T2是将存储器数据存取信号ADQi_A中的数据存储至第一芯片与第二芯片的存储器阵列中，并且由存储器切换信号RA12T_A来决定将数据D1至D4写入第一芯片的存储器阵列或是血树第二芯片的存储器阵列。也就是说，存储器数据存取信号ADQi_A及ADQi_B中的数据D1至D4将传输到存储器数据信号DATi_A及DATi_B中的其中之一以存储在第一芯片的存储器阵列或是第二芯片的存储器阵列中。
在读取周期T3时，第一存取信号CE_A、第一及第二启动信号PONB_A、PONB_B以及第一及第二存储器控制信号CEI_A、CEI_B的运作原理与图4相同。存储器数据存取信号ADQi_A中的首笔数据“R”表示读取周期T3是在预定周期后(如，在读取周期T3致能后的第8个循环时间时)依据存储器切换信号RA12T_A的选择以将第一芯片或是第二芯片的存储器阵列中所存储的数据通过存储器数据信号DATi_A或是DATi_B读取出来，如图4中的箭头530以及540所示。
综上所述，本发明的存储器装置在相邻的两个芯片上设置存储器阵列及相关电路，并在这两个芯片上分别设置信号缓冲器。这两个信号缓冲器是以至少一条导线相连，而此导线将会穿越第一芯片与第二芯片之间的切割道。当这两个芯片之间的切割道并未被切割时，由于导线可正常地让信号在两个信号缓冲器之间传递，因此可通过信号的操作而使这两个芯片的存储容量相加，且仅连接至其中一个芯片的衬垫来实现存储器装置的运作。相对地，当这两个芯片之间的切割道被切割时，由于导线将会随之被切割而使得导线两端将会浮接，因此这两个芯片上的存储器装置仅能自行运作而无法增加存储容量。换句话说，本发明的存储器装置可通过相邻的两个芯片之间的切割道是否切割以调整存储器装置的存储容量。并且，本发明实施例可利用特殊设计的信号缓冲器以使存储器装置在部分接点为浮接的情况下仍能正常运作。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种存储器装置，其特征在于，包括：
第一芯片，包括第一存储器阵列、第一信号缓冲器以及多个第一衬垫；以及
第二芯片，包括第二存储器阵列、第二信号缓冲器以及多个第二衬垫，所述第二信号缓冲器通过至少一导线耦接至所述第一芯片中的所述第一信号缓冲器，且所述至少一导线穿越所述第一芯片与第二芯片之间的切割道，
其中，在所述第一芯片与所述第二芯片之间的所述切割道并未被切割的情况下，所述第一信号缓冲器及所述第二信号缓冲器通过所述至少一导线来传递信号，且所述第一存储器阵列及所述第二存储器阵列共同被连接至所述第一衬垫且不被连接至所述第二衬垫，
所述第一信号缓冲器包括第一输入缓冲器，所述第一输入缓冲器的输出端产生用以控制所述第一存储器阵列的第一存储器控制信号，
所述第二信号缓冲器包括第二输入缓冲器，所述第二输入缓冲器的输出端产生用以控制所述第二存储器阵列的第二存储器控制信号，
所述第一输入缓冲器通过第一输入缓冲端耦接输入导线，所述第二输入缓冲器通过第二输入缓冲端耦接所述输入导线，
其中，在所述第一芯片与所述第二芯片之间的所述切割道并未被切割的情况下，所述第一输入缓冲器依据第一熔丝信号来决定将第一存取信号传递至所述第一输入缓冲端，且所述第二输入缓冲器依据第二熔丝信号来决定将所述输入导线所传递的所述第一存取信号从所述第二输入缓冲端传递至所述第二输入缓冲器的所述输出端，使得所述第一存储器控制信号与所述第二存储器控制信号皆与所述第一存取信号相同，
其中所述第一存取信号通过所述第一衬垫传输至所述第一输入缓冲器。
2.根据权利要求1所述的存储器装置，其特征在于，所述切割道的所在位置与所述第一衬垫的设置位置以及所述第二衬垫的设置位置不同。
3.根据权利要求1所述的存储器装置，在所述第一芯片与所述第二芯片之间的所述切割道已被切割的情况下，所述第一芯片中的所述第一存储器阵列被连接至所述第一衬垫，且所述第二芯片中的所述第二存储器阵列被连接至所述第二衬垫。
4.根据权利要求1所述的存储器装置，其特征在于，在所述第一芯片与所述第二芯片之间的所述切割道已被切割的情况下，所述第一输入缓冲器将所述第一衬垫所接收的所述第一存取信号传输至所述第一输入缓冲器的所述输出端，
并且，所述第二输入缓冲器将所述第二衬垫所接收的第二存取信号传输至所述第二输入缓冲器的所述输出端。
5.根据权利要求1所述的存储器装置，其特征在于，所述第一输入缓冲器包括：
第一逻辑电路，其第一端接收第一启动信号，所述第一逻辑电路的第二端接收第一存取信号，所述第一逻辑电路包括：
第一反及闸，其第一端耦接所述第一启动信号，其第二端耦接电源电压；以及
第一反或闸，其第一端耦接所述第一存取信号，其第二端耦接所述第一反及闸的输出端，所述第一反或闸的输出端为所述第一逻辑电路的所述输出端；
第一输入开关，其第一端耦接所述第一逻辑电路的输出端，所述第一输入开关的第二端耦接所述第一输入缓冲端，所述第一输入开关的控制端接收所述第一熔丝信号以决定是否导通其所述第一端与所述第二端，所述第一输入开关包括：
第一反相器，其输入端接收所述第一熔丝信号，其输出端产生反向的所述第一熔丝信号；
第二反相器，其输入端耦接所述第一反相器的所述输出端；
第一N型晶体管，其控制端耦接所述第二反相器的输出端，其第一端耦接所述第一逻辑电路的所述输出端，其第二端耦接所述第一输入缓冲端；以及第一P型晶体管，其控制端耦接所述第一反相器的所述输出端，其第一端耦接所述第一逻辑电路的所述输出端，其第二端耦接所述第一输入缓冲端；
第一缓冲电路，其输入端耦接所述第一逻辑电路的所述输出端，所述第一缓冲电路的输出端作为所述第一输入缓冲器的所述输出端，所述第一缓冲电路包括：
第二N型晶体管，其控制端接收所述电源电压，其第一端耦接所述第一逻辑电路的所述输出端；
第二P型晶体管，其控制端接地，其第一端耦接所述第一逻辑电路的所述输出端，且其第二端耦接所述第二N型晶体管的第二端；
第三反相器，其输入端耦接所述第二N型晶体管的第二端；以及
第四反相器，其输入端耦接所述第三反相器的输出端，且所述第四反相器的输出端作为所述第一输入缓冲器的所述输出端。
6.根据权利要求4所述的存储器装置，其特征在于，所述第二输入缓冲器包括：
第二逻辑电路，其第一端接收第二启动信号，所述第二逻辑电路的第二端接收所述第二存取信号，所述第二逻辑电路包括：
第二反及闸，其第一端接收所述第二启动信号，其第二端耦接所述第二逻辑电路的输出端；以及
第二反或闸，其第一端耦接所述第二存取信号，其第二端耦接所述第二反及闸的输出端，所述第二反或闸的输出端为所述第二逻辑电路的所述输出端；
第二输入开关，其第一端耦接所述第二逻辑电路的输出端，所述第二输入开关的第二端耦接所述第二输入缓冲端，所述第二输入开关的控制端接收所述第二熔丝信号以选择性地将所述第二输入开关的所述第一端与所述第二输入开关的输出端导通或是将第二输入开关的所述第二端与所述第二输入开关的输出端导通，所述第二输入开关包括：
第五反相器，其输入端接收所述第二熔丝信号，其输出端产生反向的所述第二熔丝信号；
第六反相器，其输入端耦接所述第五反相器的所述输出端；
第三N型晶体管，其控制端耦接所述第六反相器的所述输出端，其第一端耦接所述第二输入缓冲端，其第二端耦接所述第二输入开关的所述输出端；
第三P型晶体管，其控制端耦接所述第五反相器的所述输出端，其第一端耦接所述第二输入缓冲端，其第二端耦接所述第二输入开关的所述输出端；
第四N型晶体管，其控制端耦接所述第五反相器的所述输出端，其第一端耦接所述第二逻辑电路的所述输出端，其第二端耦接所述第二输入开关的所述输出端；以及
第四P型晶体管，其控制端耦接所述第六反相器的所述输出端，其第一端耦接所述第二逻辑电路的所述输出端，其第二端耦接所述第二输入开关的所述输出端；以及
第二缓冲电路，其输入端耦接所述第二输入开关的所述输出端，所述第二缓冲电路的输出端耦接所述第二输入缓冲器的所述输出端，所述第二缓冲电路包括：
第七反相器，其输入端耦接所述第二输入开关的所述输出端；以及
第八反相器，其输入端耦接所述第七反相器的输出端，且所述第八反相器的输出端耦接所述第二输入缓冲器的所述输出端。
7.根据权利要求1所述的存储器装置，其特征在于，所述第一信号缓冲器包括第一输出缓冲器，所述第一输出缓冲器的输出端提供第一存储器数据信号至所述第一衬垫，
所述第二信号缓冲器包括第二输出缓冲器，所述第二输出缓冲器的输出端提供第二存储器数据信号至所述第二衬垫，
所述第一输出缓冲器通过第一输出缓冲端耦接输出导线，所述第二输出缓冲器通过第二输出缓冲端耦接所述输出导线，
其中，在所述第一芯片与所述第二芯片之间的所述切割道并未被切割的情况下，所述第二输出缓冲器依据第二熔丝信号来决定将第二存储器数据信号传递至所述第二输入缓冲端，且所述第一输出缓冲器依据第一熔丝信号以及存储器切换信号来决定将所述第一存储器数据信号或是由所述输出导线所传递的所述第二存储器数据信号传递至所述第一输出缓冲器的所述输出端。
8.根据权利要求7所述的存储器装置，其特征在于，在所述第一芯片与所述第二芯片之间的所述切割道已被切割的情况下，所述第一输出缓冲器将所述第一存储器数据信号传输至所述第一衬垫，并且所述第二输入缓冲器将所述第二存储器数据信号传输至所述第二衬垫。
9.根据权利要求7项所述的存储器装置，其特征在于，所述第一输出缓冲器包括：
第三逻辑电路，其第一端接收所述存储器切换信号，所述第三逻辑电路的第二端接收对应所述第一熔丝信号的第一状态信号；所述第三逻辑电路包括：
第三反及闸，其第一端接收所述存储器切换信号，所述第三反及闸的第二端接收对应所述第一熔丝信号的所述第一状态信号；以及
第九反相器，其输入端耦接所述第三反及闸的输出端；
第一输出开关，其第一端接收所述第一存储器数据信号，所述第一输出开关的第二端耦接所述第一输出缓冲端，所述第一输出开关的控制端耦接所述第三逻辑电路的输出端以选择性地将所述第一输出开关的所述第一端与所述第一输出开关的输出端导通或是将所述第一输出开关的所述第二端与所述第一输出开关的输出端导通，所述第一输出开关包括：
第五N型晶体管，其控制端耦接所述第三反及闸的所述输出端，其第一端接收所述第一存储器数据信号，其第二端耦接所述第一输出开关的所述输出端；
第五P型晶体管，其控制端耦接所述第九反相器的所述输出端，其第一端接收所述第一存储器数据信号，其第二端耦接所述第一输出开关的所述输出端；
第六N型晶体管，其控制端耦接所述第九反相器的所述输出端，其第一端耦接所述第一输出开关的所述输出端，其第二端耦接所述第一输出缓冲端；以及
第六P型晶体管，其控制端耦接所述第三反及闸的所述输出端，其第一端耦接所述第一输出开关的所述输出端，其第二端耦接所述第一输出缓冲端；以及
第一输出级电路，其输入端耦接所述第一输出开关的所述输出端，所述第一输出级电路的控制端接收第一输出致能信号，且所述第一输出级电路的输出端作为所述第一输出缓冲器的所述输出端，所述第一输出级电路包括：
第四反及闸，其第一端接收所述第一输出致能信号，其第二端接收电源电压；
第十反相器，其输入端耦接所述第四反及闸的输出端；
第五反及闸，其第一端耦接所述第一输出开关的所述输出端，其第二端耦接所述第十反相器的输出端；
第三反或闸，其第一端耦接所述第一输出开关的所述输出端，其第二端耦接所述第四反及闸的所述输出端；
第七N型晶体管，其第一端耦接所述第一输出级电路的所述输出端，其第二端接地，其控制端耦接所述第三反或闸的输出端；以及
第七P型晶体管，其第一端耦接所述电源电压，其第二端耦接所述第一输出级电路的所述输出端，其控制端耦接所述第五反及闸的输出端。
10.根据权利要求9所述的存储器装置，其特征在于，所述第二输出缓冲器包括：
第四逻辑电路，其第一端接收所述电源电压，所述第四逻辑电路的第二端接收对应所述第二熔丝信号的第二状态信号，所述第四逻辑电路包括：
第六反及闸，其第一端接收所述电源电压，所述第六反及闸的第二端接收对应所述第二熔丝信号的所述第二状态信号；以及
第十一反相器，其输入端耦接所述第六反及闸的输出端；
第二输出开关，其第一端接收所述第二存储器数据信号，所述第二输出开关的第二端耦接所述第二输出缓冲端，所述第二输出开关的控制端耦接所述第四逻辑电路的输出端以选择性地将所述第二输出开关的所述第一端与所述第二输出开关的输出端导通或是将所述第二输出开关的所述第一端与所述第二输出开关的所述第二端导通，其中当所述第二输出开关的所述第一端与所述第二端相互导通时，第二输出开关将所述第二输出开关的所述输出端接地，所述第二输出开关包括：
第八N型晶体管，其控制端耦接所述第十一反相器的所述输出端，其第一端耦接所述第二输出缓冲端，其第二端接收所述第二存储器数据信号；
第八P型晶体管，其控制端耦接所述第六反及闸的所述输出端，其第一端耦接所述第二输出缓冲端，其第二端接收所述第二存储器数据信号；
第九N型晶体管，其控制端耦接所述第六反及闸的所述输出端，其第一端接收所述第二存储器数据信号，其第二端耦接所述第二输出开关的输出端；
第九P型晶体管，其控制端耦接所述第十一反相器的所述输出端，其第一端接收所述第二存储器数据信号，其第二端耦接所述第二输出开关的所述输出端；以及
第十P型晶体管，其控制端耦接所述第六反及闸的所述输出端，其第一端耦接所述第二输出开关的所述输出端，其第二端接地；以及
第二输出级电路，其输入端耦接所述第二输出开关的所述输出端，所述第二输出级电路的控制端接收第二输出致能信号，且所述第二输出级电路的输出端作为所述第二输出缓冲器的所述输出端，所述第二输出级电路包括：
第七反及闸，其第一端接收所述第二输出致能信号，其第二端接收所述第二状态信号；
第十二反相器，其输入端耦接所述第七反及闸的输出端；
第八反及闸，其第一端耦接所述第二输出开关的所述输出端，其第二端耦接所述第十二反相器的输出端；
第四反或闸，其第一端耦接所述第二输出开关的所述输出端，其第二端耦接所述第七反及闸的所述输出端；
第十一N型晶体管，其第一端耦接所述第二输出级电路的所述输出端，其第二端接地，其控制端耦接所述第四反或闸的输出端；以及
第十一P型晶体管，其第一端耦接所述电源电压，其第二端耦接所述第二输出级电路的所述输出端，其控制端耦接所述第八反及闸的输出端。
11.根据权利要求1所述的存储器装置，其特征在于，所述第一芯片还包括：
第一保险丝，耦接至所述第一信号缓冲器，所述第一保险丝依据所述第一保险丝的融断状态以提供所述第一熔丝信号，
其中，所述第二芯片还包括：
第二保险丝，耦接至所述第二信号缓冲器，所述第二保险丝依据所述第二保险丝的融断状态以提供所述第二熔丝信号，
在所述第一芯片与所述第二芯片之间的所述切割道并未被切割的情况下，所述第一保险丝及所述第二保险丝的融断状态为截止，且所述第一熔丝信号与所述第二熔丝信号为逻辑高，
在所述第一芯片与所述第二芯片之间的所述切割道已被切割的情况下，所述第一保险丝及所述第二保险丝的融断状态为导通，且所述第一熔丝信号与所述第二熔丝信号为逻辑低。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210001574A (ko) * 2019-06-28 2021-01-06 에스케이하이닉스 주식회사 벡터-매트릭스 곱셈을 수행하는 연산 회로 및 이를 포함하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574345A (zh) * 2003-05-27 2005-02-02 海力士半导体有限公司 半导体封装件
CN103280445A (zh) * 2012-03-20 2013-09-04 钰创科技股份有限公司 包裹式存储器和用于制造该包裹式存储器的制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446475A (en) * 1981-07-10 1984-05-01 Motorola, Inc. Means and method for disabling access to a memory
JPH02116084A (ja) * 1988-10-25 1990-04-27 Nec Corp 半導体記憶装置
JP3779524B2 (ja) 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6594818B2 (en) 2001-03-21 2003-07-15 Samsung Electronics Co., Ltd. Memory architecture permitting selection of storage density after fabrication of active circuitry
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
KR100761755B1 (ko) * 2005-02-28 2007-09-28 삼성전자주식회사 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치
US20060285419A1 (en) * 2005-06-16 2006-12-21 Chi-Cheng Hung Flexible capacity memory IC
US7190604B2 (en) * 2005-06-27 2007-03-13 Lyontek Inc. Capacity dividable memory IC
KR100962678B1 (ko) * 2007-07-04 2010-06-11 삼성전자주식회사 듀얼 미러 칩을 포함하는 웨이퍼 및 상기 칩을 포함하는 멀티칩 패키지
JP5599560B2 (ja) * 2008-11-27 2014-10-01 富士通セミコンダクター株式会社 半導体メモリ
KR20120056017A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 다채널 반도체 장치 및 이를 구비한 디스플레이 장치
KR20120123919A (ko) * 2011-05-02 2012-11-12 삼성전자주식회사 칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지
JP6044260B2 (ja) * 2012-10-22 2016-12-14 富士通セミコンダクター株式会社 半導体ウェハ及び半導体装置の製造方法
KR102143518B1 (ko) * 2013-10-16 2020-08-11 삼성전자 주식회사 칩 적층 반도체 패키지 및 그 제조 방법
US9806119B2 (en) * 2014-01-09 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC seal ring structure and methods of forming same
JP2015219939A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR20170070434A (ko) * 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574345A (zh) * 2003-05-27 2005-02-02 海力士半导体有限公司 半导体封装件
CN103280445A (zh) * 2012-03-20 2013-09-04 钰创科技股份有限公司 包裹式存储器和用于制造该包裹式存储器的制造方法

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