CN1574345A - 半导体封装件 - Google Patents

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Abstract

本发明公开一种半导体封装件，可以减少半导体封装件的厚度。该半导体封装件包括：具有多个第一焊接垫的第一半导体芯片；在同一平面上与第一半导体芯片相邻对正并具有多个第二焊接垫的第二半导体芯片，其中第二焊接垫用来传输与第一焊接垫所传输的信号相同的信号；形成在第一和第二半导体芯片上的平面层，其具有开口以露出传输相同信号的第一和第二焊接垫；以及覆盖开口以连接第一焊接垫和用来传输与第一焊接垫所传输相同信号的第二焊接垫的金属图形。取代垂直堆叠的半导体芯片，半导体封装件是由相同平面上连接彼此相邻的半导体芯片所制造而成，使得可以减少半导体封装件的厚度。

Description

半导体封装件
技术领域
本发明涉及半导体封装件，特别是可以减少厚度的半导体封装件。
背景技术
在半导体产业中，为了制造更小体积的半导体元件和改善半导体元件安装工作的可靠度，集成电路的封装技术一直持续不断地研究发展中。举例来说，为了符合半导体元件对于小体积的要求，半导体封装件的尺寸已经发展到与半导体芯片的尺寸相当的程度。此外，为了满足半导体元件安装工作的可靠性要求，各种可以改善已安装的半导体元件的机械特性、电性以及能够改善封装件的安装效率的封装技术也不断被开发出来。
由于消费者对于高性能和小尺寸的电力/电子产品的需求，进行了各种研发来达到高容量的半导体模块。为了提供高容量的半导体模块，存储芯片的容量持续不断地增加，也就是存储芯片的集成度不断地增加。虽然在可能的限度内可以尽量地将多个单元设置在一个半导体芯片的空间中，但是上述高集成度的存储芯片的技术难度很高，例如必须使用很小的图形线宽，而且所需要的研发时间也较长。基于这个理由，因此有人提出以堆叠的技术来达到高容量的半导体模块。“堆叠”表示将至少两个半导体芯片或半导体封装件垂直叠在一起。利用堆叠技术，可以使用两个堆叠的64M DRAM来达到128M的DRAM模块，或是使用两个堆叠的128M DRAM来达到256M的DRAM模块。此外，堆叠封装件具有可以增加存储容量、改善安装元件的密度以及有效地利用安装空间等优点。因此，堆叠封装件的研发越来越受到重视。
图1是传统堆叠封装件的横截面图。
如图1所示，传统堆叠封装件包括上封装件10b垂直堆叠在下封装件10a上。上封装件10b的外引线4b电性连接到下封装件10a的外引线4a。
下封装件10a包括一具有内引线3a的内引线架附着在第一半导体芯片1a，第一半导体芯片1a的上表面形成有焊接垫2a。内引线3a经由金属导线5连接到焊接垫2a。下封装件10a是由密封件6模塑成形，引线架的外引线4a由密封件6的两侧突出。上封装件10b的结构类似于下封装件10a的结构。在上封装件10b中，参考标记1b、2b、3b和4b分别表示半导体芯片、焊接垫、内引线和外引线。
在制造具有上述结构的传统堆叠封装件时，必须先制造上和下封装件10b和10a。然后，上封装件10b垂直堆叠在下封装件10a上而上封装件10b的外引线4b电性连接到下封装件10a的外引线4a。
之后，虽然未表示于图中，堆叠封装件被放置在印刷电路板上，并进行再流焊工艺以便将堆叠封装件固定在印刷电路板上。
取代上述工艺，可以在下封装件和印刷电路板之间涂布焊锡膏而将下封装件设置在印刷电路板上。在这种情形下，上封装件利用焊锡膏放置在下封装件的上表面上，然后进行再流焊工艺使得下封装件的外引线与上封装件的外引线电性连接，并藉此将堆叠封装件安装在印刷电路板上。
然而，由于传统堆叠封装件是由下和上封装件垂直堆叠而成，所以堆叠封装件的厚度会增加。基于这个理由，封装件所能堆叠的数目和存储容量都会受到限制。
发明内容
为了解决现有技术所出现的上述问题，因此本发明的目的是提供一种可以减少厚度的半导体封装件。
为了达到这个目的，本发明所提供的半导体封装件包括：第一半导体芯片，具有多个第一焊接垫；第二半导体芯片，在同一平面上与第一半导体芯片相邻对正，并具有多个第二焊接垫用来传输与第一焊接垫所传输的相同信号；平面层，形成在第一和第二半导体芯片上并具有开口露出传输相同信号的第一和第二焊接垫；和金属图形，覆盖开口以连接第一焊接垫和传输与第一焊接垫传输的信号相同的信号的第二焊接垫。
根据本发明的优选实施例，在平面层和金属图形之间具有种子金属层(seed metal layer)。此外，在平面层和金属图形之间具有氧化物层以便释放所产生的应力。氧化物层包括以聚酰亚胺为基的材料。
种子金属层具有包括Ti-NiV-Cu层的三层堆叠层结构。
金属图形通过形成在第一和第二半导体芯片之间的切割线以便电性连接传输相同信号的第一和第二焊接垫。
根据本发明的另一实施例，所提供的半导体封装件包括：第一半导体芯片，包括多个第一焊接垫；第二半导体芯片，在同一平面上与第一半导体芯片相邻对正并具有多个第二焊接垫用来传输与第一焊接垫所传输的信号相同的信号；第一平面层，形成在第一和第二半导体芯片上并具有第一开口以便露出传输相同信号的第一和第二焊接垫；第一金属图形，覆盖第一开口；种子金属层，介于第一平面层和第一金属图形之间；第二平面层，形成在包括第一金属图形的第一平面层上并具有第二开口以露出部分的第一金属图形；第二金属图形，覆盖第二开口；和第二种子金属层，介于第二平面层和第二金属图形之间。
第二金属图形与第一金属图形交叉对正并形成桥。
在第一平面层和第一金属图形之间具有氧化物层以便释放所产生的应力。氧化物层包括以聚酰亚胺为基的材料。
第一和第二种子金属层具有包括Ti-NiV-Cu层的三层堆叠层结构而第一和第二金属图形是由Al、Cu和Ag其中之一的材料所构成。
第一和第二金属图形通过形成在第一和第二半导体芯片之间的切割线。
附图说明
下面参考附图作进一步详细说明，本发明的上述目的、特征和优点会更清楚，在附图中：
图1是传统半导体封装件的横截面图；
图2是根据本发明实施例的半导体封装件平面图；
图3是沿着图2A-B线的横截面图；
图4是根据本发明实施例金属图形交叉部分的示图；和
图5是图4沿着C-D线的横截面图；和
图6是根据本发明实施例用来制造半导体封装件的晶片平面图。
具体实施方式
接下来，本发明的优选实施例将参考相关附图加以说明。在接下来的说明和附图中，将使用相同的参考标记来表示相同或是类似的元件，并省略相同或类似元件的重复说明。
根据本发明的半导体封装件包括在同一平面上彼此相邻对正的第一和第二半导体芯片，其中传输相同信号的第一和第二半导体芯片的第一和第二焊接垫经由金属图形彼此连接在一起，使得根据本发明半导体封装件的厚度比传统垂直堆叠型的半导体封装件厚度更薄。
图2和3是用来解释根据本发明实施例的半导体封装件的示意图。图2是模塑成形工艺之前的半导体封装件平面图，而图3是图2沿着A-B线的横截面。
图4是根据本发明实施例的金属图形c1和c8的交叉部分的示意图，而图5是图4沿着C-D线的横截面图。
如图2和3所示，本发明的半导体封装件包括具有多个第一焊接垫a1到a9的第一半导体芯片20和第二半导体芯片30，第二半导体芯片30具有多个第二焊接垫b1到b9，用来传输与第一焊接垫a1到a9传输的信号相同的信号。第一和第二半导体芯片20和30在同一平面对正。
接下来，为了方便起见使用第一焊接垫a1和a8和第二焊接垫b1和b8为例来进行说明。
第一平面层40形成在第一和第二半导体芯片20和30的整个表面上。第一平面层40具有第一开口42以露出传输相同信号的第一焊接垫a1和a8和第二焊接垫b1和b8。
此外，为了将第一焊接垫a1和a8与第二焊接垫b1和b8连接在一起，第一种子金属层43和第一金属图形c1和c8依序形成在第一平面层40上。氧化物层41介于第一平面层40和第一金属图形c1和c8之间以释放所产生的应力并增加黏着力。氧化物层41是由聚酰亚胺为基的材料所制成。
此外，第一种子金属层43具有包括Ti-NiV-Cu层的三层堆叠层结构。第一金属图形c1和c8是使用Al、Cu和Ag其中之一的材料所制成。
另一方面，第一金属图形并没有形成在用来传输控制第一和第二半导体芯片的信号的第一焊接垫a7和第二焊接垫b6之间(也就是，芯片选择焊接垫)，以便将第一焊接垫a7与第二焊接垫b6电性绝缘。
如图4和5所示，第二平面层44形成在第一金属图形c1和c8上。第二平面层44具有第二开口45以露出第一金属图形c1和c8的预定部分。
第二种子金属层46和第二金属图形47依序形成在第二平面层44上以便覆盖第二开口45并与第一金属图形c1和c8连接。
也就是，第二金属图形47以桥的方式形成在第一金属图形c1和c8之间的交叉点处。
和第一种子金属层43和第一金属图形c1和c8一样，第二种子金属层46具有包括Ti-NiV-Cu层的三层堆叠层结构，第二金属图形47是使用Al、Cu和Ag其中之一的材料所制成。
此外，第一和第二金属图形c1、c8和47是以通过形成在第一和第二半导体芯片之间的切割线区域(未图标)的方式对正。
图6是用来制造根据本发明半导体封装件的晶片平面图。
如上所述，形成在晶片上的半导体芯片经过切割工艺之后被分成多个半导体芯片，而两个彼此连接在一起的半导体芯片则经由模塑成形工艺制造成半导体封装件。此外，根据本发明另一实施例如图6所示，形成在晶片上彼此相邻的两个半导体芯片经由金属图形相互连接成一个单元，并相应于该半导体芯片单元进行切割工艺。之后，对半导体芯片单元进行模塑工艺，从而制造成半导体封装件。图6的箭头表示切割方向。
根据本发明，取代垂直堆叠的半导体芯片，半导体封装件是由在同一平面上彼此相邻连接的半导体芯片所制造而成，使得可以减少半导体封装件的厚度。
本发明上述优选实施例仅作为解释目的，对于任何本领域内的技术人员，都有可能在不偏离所附权利要求公开的保护范围和精神的条件下进行各种修改、变更、取代或附加。

Claims (14)

1.一种半导体封装件，包括：
一具有多个第一焊接垫的第一半导体芯片；
一第二半导体芯片，在同一平面上与该第一半导体芯片相邻对正，并具有多个第二焊接垫用来传输与该第一焊接垫所传输的信号相同的信号；
平面层，形成在该第一和第二半导体芯片上，并具有开口以露出传输相同信号的该第一和第二焊接垫；以及，
金属图形，其覆盖该开口以连接该第一焊接垫和用来传输与该第一焊接垫所传输的信号相同的信号的该第二焊接垫。
2.如权利要求1所述的半导体封装件，其中一种子金属层介于该平面层和该金属图形之间。
3.如权利要求1所述的半导体封装件，其中一氧化物层介于该平面层和该金属图形之间以便释放所产生的应力。
4.如权利要求3所述的半导体封装件，其中该氧化物层包括以聚酰亚胺为基的材料。
5.如权利要求2所述的半导体封装件，其中该种子金属层是由包括彼此堆叠的Ti、NiV和Cu层的三层堆叠结构。
6.如权利要求1所述的半导体封装件，其中该金属图形是由Al、Cu和Ag其中之一的材料所构成。
7.如权利要求1所述的半导体封装件，其中该金属图形通过形成在该第一和第二半导体芯片之间的切割线以便电性连接传输相同信号的该第一和第二焊接垫。
8.一种半导体封装件，包括：
一具有多个第一焊接垫的第一半导体芯片；
一第二半导体芯片，在同一平面上与该第一半导体芯片相邻对正，并具有多个第二焊接垫用来传输与该第一焊接垫所传输的信号相同的信号；
一第一平面层，形成在该第一和第二半导体芯片上，并具有第一开口以便露出传输相同信号的该第一和第二焊接垫；
一第一金属图形，覆盖该第一开口；
一种子金属层，介于该第一平面层和该第一金属图形之间；
一第二平面层，形成在包括该第一金属图形的该第一平面层上并具有第二开口以露出部分的该第一金属图形；
一第二金属图形，覆盖该第二开口；以及
一第二种子金属层，其介于该第二平面层和该第二金属图形之间。
9.如权利要求8所述的半导体封装件，其中该第二金属图形与该第一金属图形交叉对正并形成桥。
10.如权利要求8所述的半导体封装件，其中一氧化物层介于该第一平面层和该第一金属图形之间，以便释放所产生的应力。
11.如权利要求10所述的半导体封装件，其中该氧化物层包括以聚酰亚铵为基的材料。
12.如权利要求8所述的半导体封装件，其中该第一和第二种子金属层都具有包括彼此堆叠的Ti、NiV和Cu层的三层堆叠结构。
13.如权利要求8所述的半导体封装件，其中该第一和第二金属图形都是由Al、Cu和Ag其中之一的材料所制成。
14.如权利要求8所述的半导体封装件，其中该第一和第二金属图形通过形成在该第一和第二半导体芯片之间的切割线以便电性连接传输相同信号的该第一和第二焊接垫。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1905178B (zh) * 2005-07-29 2010-09-22 米辑电子股份有限公司 线路组件结构及其制作方法
US7847419B2 (en) 2007-08-20 2010-12-07 Hynix Semiconductor Inc. Semiconductor package with pad parts electrically connected to bonding pads through re-distribution layers
CN101675515B (zh) * 2007-05-04 2011-05-04 美光科技公司 用于互连堆栈式集成电路裸片的电路及方法
US8148822B2 (en) 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
US8399989B2 (en) 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer
CN109872737A (zh) * 2017-12-05 2019-06-11 华邦电子股份有限公司 存储器装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150111B1 (ko) 2014-10-01 2020-08-31 에스케이하이닉스 주식회사 반도체 적층 패키지
KR20210036061A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300687B1 (en) * 1998-06-26 2001-10-09 International Business Machines Corporation Micro-flex technology in semiconductor packages
JP3415035B2 (ja) * 1998-08-07 2003-06-09 オー・エイチ・ティー株式会社 基板検査用センサプローブおよびその製造方法
US6157213A (en) * 1998-10-19 2000-12-05 Xilinx, Inc. Layout architecture and method for fabricating PLDs including multiple discrete devices formed on a single chip
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
JP2003031576A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体素子及びその製造方法
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1905178B (zh) * 2005-07-29 2010-09-22 米辑电子股份有限公司 线路组件结构及其制作方法
US8148822B2 (en) 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
US8399989B2 (en) 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer
CN101675515B (zh) * 2007-05-04 2011-05-04 美光科技公司 用于互连堆栈式集成电路裸片的电路及方法
US7847419B2 (en) 2007-08-20 2010-12-07 Hynix Semiconductor Inc. Semiconductor package with pad parts electrically connected to bonding pads through re-distribution layers
CN101373750B (zh) * 2007-08-20 2011-04-06 海力士半导体有限公司 具有由重分布层电连接至接合焊垫的焊垫部的半导体封装
US8178975B2 (en) 2007-08-20 2012-05-15 Hynix Semiconductor Inc. Semiconductor package with pad parts electrically connected to bonding pads through re-distribution layers
CN109872737A (zh) * 2017-12-05 2019-06-11 华邦电子股份有限公司 存储器装置
CN109872737B (zh) * 2017-12-05 2021-01-26 华邦电子股份有限公司 存储器装置

Also Published As

Publication number Publication date
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