CN1106691C - 堆叠式半导体芯片封装及其制造方法 - Google Patents
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Abstract
一种堆叠式半导体芯片封装及其制造方法,该封装包括:数块半导体芯片,每块的上表面上设有多个焊盘;包封半导体芯片侧面和上表面的第一绝缘层;形成于第一绝缘层上表面上的第二绝缘层;形成于第二绝缘层上表面上的金属线图形,其中每根金属线与相应的一个焊盘电连接,并从芯片横向延伸,由此,从芯片侧面重新定位焊盘;形成于所得结构上表面上的第三绝缘层;及形成于第三绝缘层上表面上的第四绝缘层。
Description
技术领域
本发明涉及一种堆叠式半导体芯片封装及其制造方法,特别涉及一种改进的堆叠式半导体芯片封装及其制造方法,该封装及其制造方法很适用于研制大容量半导体芯片封装的三维芯片堆叠技术。
背景技术
一般情况下,三维芯片封装技术是研制大容量和小尺寸半导体芯片封装的关键技术。美国专利5104820和美国专利5279991中公开了上述技术。
如图1所示,美国专利5104820公开的三维芯片堆叠技术中,在半导体芯片保持未切割晶片状态时,利用导线13,在芯片11的外缘部分,将多个形成于半导体芯片11上表面上的焊盘12的连接重新定位,从而形成重布线焊盘14。为了重新定位焊盘12,金属线12要占据芯片11周围其它芯片的面积。另外,切割带有多个焊盘重新定位芯片11的晶片,从而获得多个芯片,堆叠这样分离的芯片,形成组件,并使每块芯片的侧面与其它芯片的侧面绝缘。下面更详细地说明每块芯片侧面的绝缘。在多层堆叠焊盘重新定位的芯片的组件中,腐蚀每块芯片的侧面,只是金属线的端部除外,并用聚合物绝缘材料填充到腐蚀的部分中,从而绝缘每块芯片的侧面。即,侧面绝缘工艺不在晶片状态下进行,而是在堆叠式芯片组件上进行。
下面说明美国专利5104820中公开的常规三维芯片堆叠技术的缺点。
首先,由于要对每个堆叠式芯片组件进行多个处理,所以不能采用常规晶片处理技术。
第二,为了在芯片的侧缘部分进行焊盘重新定位,和使堆叠的芯片间彼此绝缘,由于必须占用其它芯片的面积,所以相邻芯片便不能用,这样会降低产品的产量,增大芯片面积。
第三,为了使侧面重新定位的焊盘绝缘,另需要诸如芯片腐蚀和绝缘聚合物涂敷工艺等附加工艺,这便会增加半导体芯片的生产成本。
美国专利5279991中公开的三维芯片堆叠技术中,全部堆叠焊盘侧面重新定位的芯片,从而构成较大的单元,然后使每块芯片的侧面绝缘,并把以较大单元形式堆叠的芯片组件分离成较小尺寸的要实际应用的芯片组件。由于该技术要对堆叠的芯片进行多个工艺,所以无法直接采用常规晶片处理技术,于是使处理过程变复杂。此外,因处理过程复杂,所以必须另外使用多个设备。
发明内容
因此,本发明的目的是提供一种堆叠式半导体芯片封装及其制造方法,解决现有技术中的上述问题。
本发明的另一目的是提供一种改进的堆叠式半导体芯片封装及其制造方法,能够在晶片状态下绝缘每块半导体芯片的侧面,堆叠侧面绝缘半导体芯片,并更简单地进行焊盘间的连接工艺。
为了实现上述目的,提供一种可堆叠半导体芯片,包括:具有多个焊盘的半导体芯片;形成于半导体芯片的侧面和上表面上的第一绝缘层;形成于第一绝缘层的上表面上的第二绝缘层;数根金属线,每根皆具有形成于第二绝缘层上的第一部分和用于电连接第一部分与相应于每根金属线的一个焊盘的第二部分;形成于金属线上的第三绝缘层;和形成于第三绝缘层的上表面上的第四绝缘层。
为了实现上述目的,还提供一种堆叠式半导体芯片封装,该封装包括:利用双面粘结部件堆叠多个半导体芯片的堆叠式半导体芯片组件;多个形成于堆叠式半导体芯片组件的侧面的外焊盘;及形成于外焊盘的外表面上的焊料球,其中每块半导体芯片皆包括:设置于其上表面上的多个焊盘;包封每块半导体芯片侧面和上表面的第一绝缘层;形成于第一绝缘层上表面上的第二绝缘层;形成于第二绝缘层上表面上的金属线图形,其中每根金属线与相应的一个焊盘电连接,并从芯片横向延伸,由此,从芯片侧面重新定位焊盘;形成于所得结构上表面上的第三绝缘层;及形成于第三绝缘层上表面上的第四绝缘层。
为了实现上述目的,还提供一种堆叠式半导体芯片封装的制造方法,该方法包括以下步骤:沿形成于晶片的每块半导体芯片上的分离线形成沟槽;在沟槽中填充第一绝缘部件,并平整化所得结构;在第一绝缘部件上形成第二绝缘部件;在第一和第二绝缘部件层中形成通孔,从而使形成于半导体芯片上表面上的焊盘外露;在所得结构上形成第一导电部件层;构图第一导电部件层,构成多个金属线;在所得结构上形成第三绝缘部件层;在第三绝缘部件层上表面上形成第四绝缘部件层;去掉晶片的下表面,直到填充于沟槽中的第一绝缘部件暴露出来为止;沿半导体芯片分离线切割晶片,把晶片分离成侧面部分绝缘的多块芯片;利用绝缘粘合材料堆叠多个侧面部分绝缘的半导体芯片;在堆叠的半导体芯片的侧面上形成第二导电部件层;构图第二导电部件层,形成外焊盘;并在外焊盘的外表面上贴装焊料球。
通过以下的说明会更清楚本发明的其它优点、目的和特征。
附图说明
通过以下的详细说明及只是说明性的附图会更充分的理解本发明,但这一切并不是对本发明的限制,其中:
图1是展示常规三维芯片堆叠技术中焊盘侧面重新定位的平面图;
图2是展示本发明可堆叠半导体芯片的垂直剖面图;
图3是展示本发明堆叠式半导体芯片封装的垂直剖面图;
图4是图3封装的侧视图;
图5A-5J是展示本发明堆叠式半导体芯片封装的制造方法的垂直剖面图;
图6是图5H封装的侧视图;
图7是图5I封装的侧视图;
图8是图5J封装的侧视图。
具体实施方式
下面将结合附图详细说明本发明的堆叠式芯片封装及其制造方法。
图2展示了本发明的可堆叠半导体芯片。芯片20适于多层堆叠,且芯片20的侧面是绝缘的。
下面结合图2更详细地说明可堆叠半导体芯片20的构成。
制备其上形成有多个焊盘21的半导体芯片(裸芯片)21。用第一绝缘层22包封半导体芯片21的侧面和上表面。第一绝缘层22由热乙醚亚酰胺(thermoetherimide)制成,这是一种热塑性聚合物粘合剂,其玻璃体转变温度Tg约为250℃。热乙醚亚酰胺由ultem(ultem是日本EPL公司出售的一种由美国GE公司开发的聚醚酰亚胺(polyetherimide)的名称)制成。由一种作为聚酰亚胺的Kapton膜构成的第二绝缘层23形成于第一绝缘层22的上表面上。多根金属线24形成于第二绝缘层23的上表面上。金属线24与相应的一个焊盘21a电连接,并从半导体芯片21横向延伸。由此,由金属线24对形成于半导体芯片21上表面上的焊盘21a进行重新定位。金属线24由Ti/2μmAl构成,其中Al层为主要布线层,Ti层为辅助布线层,用于加强Al层与第二绝缘23间的附着力。
此外,在所得结构上表面上形成与第一绝缘层22材料相同的第三绝缘层25。在第三绝缘层25上表面上形成与第二绝缘层23材料相同的第四绝缘层26。
图3展示的是本发明的堆叠式半导体芯片封装,图4是图3封装的侧视图。
如图所示,在可堆叠半导体芯片20之间插入聚酰亚按膜,并在该膜上涂敷环氧树脂,形成双面粘合剂31,多块可堆叠半导体芯片20利用该粘合剂堆叠。金属线24从可堆叠半导体芯片20横向延伸,从而形成外焊盘33,在外焊盘33外表面上贴装焊料球35。每个外焊盘33皆由Ti/Cu/Ni/Au层构成。这里Ti层用于增强附着力,Cu层是主布线层,Ni/Au层用于增强焊料球35的附着力。
下面结合图5A-5J说明本发明堆叠式半导体芯片封装的制造方法。
首先,如图5A所示,沿晶片50上表面上的半导体芯片51的分离线〔未示出)形成V形沟槽52。沟槽52的深度约为300μm,宽度约1000μm。即,利用KOH腐蚀工艺或45°倾斜的金刚钻切割(锯切)工艺,形成每个深度约为晶片50厚度的三分之二的沟槽52。在附图中,参考数字51a表示的是半导体芯片51上的焊盘(52a)。
如图5B所示,用第一绝缘部件53填充每个沟槽52。第一绝缘部件53由连续涂敷玻璃体转变温度Tg为250℃的热乙醚亚酰胺热塑性聚合物粘合剂获得的,并且没有形成气泡。按本发明,热乙醚亚酰胺材料使用的是ultem。
如图5C所示,在所得结构上表面上再涂敷与第一绝缘部件53相同的绝缘部件54,并用旋涂工艺平整化所得结构,在绝缘部件54上表面上形成第二绝缘层55。绝缘层55的材料使用Kapton聚酰亚胺。
如图5D所示,在绝缘层54和55上形成通孔56,以暴露半导体芯片51的焊盘51a,并在所得结构的上表面上形成由Ti/Al(2μm)构成的第一导电层57。此后,通过构图第一导电层57,连接多根金属线57,电对准半导体芯片51的侧面。即,每根金属线57的一端分别通过通孔56与相应的一个焊盘51a连接,而其另一端分别从半导体芯片51横向延伸,从而形成图形。由此,在使半导体芯片51彼此分离后,形成于半导体芯片51中心部分的焊盘51a横向对准。
如图5E所示,在所得结构的上表面上涂敷由与第一绝缘层53相同材料制成的第三绝缘层58,并在第三绝缘层58上表面上形成与第二绝缘层55相同材料制成的第四绝缘层59。
如图5F所示,抛光所得结构(晶片)的下表面。此时,进行抛光工艺直到位于第一绝缘部件层53之下的晶片50的下表面完全去掉为止,第一绝缘部件层53的下表面完全暴露出来。结果,相邻芯片51通过第一绝缘部件53彼此绝缘。
如图5G所示,利用金刚钻切刀(未示出),沿芯片锯切线即填充沟槽52的第一绝缘部件53的中线切割晶片50,从而形成多块单半导体芯片51。这样形成的半导体芯片51彼此间通过第一绝缘部件53完全绝缘,并变成可堆叠半导体芯片60,其侧面上电重新定位焊盘51a,从而形成可堆叠半导体芯片20结构,如图2所示。
如图5H和6所示,对准图5G所示芯片60,并利用绝缘双面粘合剂65热压堆叠在一起。即,在图5H中,堆叠四块半导体芯片60。粘合剂65的材料最好使用在聚酰亚胺膜上涂敷环氧树脂形成的双而粘合剂。此外,精细抛光所得结构的侧面,去掉从堆叠的芯片60侧面部分突出的粘合剂树脂,并用第二导电部件70进行涂敷。
如图5I和7所示,在四块堆叠的半导体芯片60的侧面上形成由Ti/Cu/Ni/Au层构成的第二导电层70,并构图第二导电层70,由此,形成外焊盘70a和70b,电连接从半导体芯片60横向延伸的金属线57,或与之分离。即,形成电连接由金属线57横向对准的焊盘51a的外焊盘70a,并分别形成外焊盘70b。
如图5J和8所示,在外焊盘70a和70b的外表面上贴装焊料球75,最终形成球栅阵列(BGA)三维堆叠式芯片封装。
下面将说明本发明的堆叠式半导体芯片封装及其制造方法的有益效果。
首先,由于在晶片状态下几乎进行所有工艺,所以可以容易地运用已知晶片处理技术。因此,制造工艺容易且简单。
第二,由于堆叠侧面绝缘的半导体芯片,并进行封装,所以,与常规堆叠芯片的技术相比,本发明的制造方法变得更简单和更容易。
第三,在芯片边缘部分对焊盘重新定位和使芯片彼此绝缘时,由于相邻芯片的面积未被占用,所以,与常规制造方法相比,可以增加产量,并可以制造更小的可堆叠芯片。
尽管为了说明公开了本发明的优选实施例,但本领域的普通技术人员很清楚,本发明可以有各种改型、附加和替换,这些皆不脱离所附权利要求书所限定的范围和精神。
Claims (22)
1.一种可堆叠半导体芯片,包括:
具有多个焊盘的半导体芯片;
形成于半导体芯片的侧面和上表面上的第一绝缘层;
形成于第一绝缘层的上表面上的第二绝缘层;
数根金属线,每根皆具有形成于第二绝缘层上的第一部分和用于电连接第一部分与相应于每根金属线的一个焊盘的第二部分;
形成于金属线上的第三绝缘层;和
形成于第三绝缘层的上表面上的第四绝缘层。
2.如权利要求1的芯片,其特征在于,所述第一绝缘层和第三绝缘层是热塑性聚合物粘合剂,其玻璃体转变温度Tg为250℃。
3.如权利要求2的芯片,其特征在于,所述热塑性聚合物粘合剂是热乙醚亚酰胺。
4.如权利要求1的芯片,其特征在于,所述第二绝缘层和第四绝缘层皆是聚酰亚胺。
5.如权利要求1的芯片,其特征在于,所述金属线由Ti/Al层构成。
6.一种堆叠式半导体芯片封装,包括:
利用双面粘结部件堆叠多个半导体芯片的堆叠式半导体芯片组件;
多个形成于堆叠式半导体芯片组件的侧面上的外焊盘;及
形成于外焊盘的外表面上的焊料球,
其中所述每块半导体芯片皆包括:设置于其上表面上的多个焊盘;包封半导体芯片侧面和上表面的第一绝缘层;形成于第一绝缘层上表面上的第二绝缘层;形成于第二绝缘层上表面上的金属线图形,其中每根金属线与相应的一个焊盘电连接,并从芯片横向延伸,由此,从芯片侧面重新定位焊盘;形成于所得结构上表面上的第三绝缘层;及形成于第三绝缘层上表面上的第四绝缘层。
7.如权利要求6的封装,其特征在于,所述第一绝缘层和第三绝缘层是热塑性聚合物粘合剂,其玻璃体转变温度Tg为250℃。
8.如权利要求7的封装,其特征在于,所述热塑性聚合物粘合剂是热乙醚亚酰胺。
9.如权利要求6的封装,其特征在于,所述第二绝缘层和第四绝缘层皆是聚酰亚胺。
10.如权利要求6的封装,其特征在于,所述金属线由Ti/Al层构成。
11.如权利要求6的封装,其特征在于,所述粘结部件通过在聚酰亚胺膜上涂敷环氧树脂形成。
12.如权利要求6的封装,其特征在于,所述外焊盘由Ti/Cu/Ni/Au层构成。
13.一种制造堆叠式半导体芯片封装的方法,包括以下步骤:
沿形成于晶片上的每块半导体芯片间的分离线形成沟槽;
在沟槽中填充第一绝缘部件,并平整化所得结构;
在第一绝缘部件上形成第二绝缘部件;
在第一和第二绝缘部件层中形成通孔,从而使形成于半导体芯片上表面上的焊盘外露;
在所得结构上形成第一导电层,并构图第一导电部件层,构成多个金属线;
在所得结构上形成第三绝缘部件层;
在第三绝缘部件层上表面上形成第四绝缘部件层;
去掉晶片的下部,直到填充于沟槽中的第一绝缘部件暴露出来为止;
沿半导体芯片分离线切割晶片,把晶片分离成侧面部分绝缘的多块芯片;
利用绝缘粘结部件堆叠这样分离的多个侧面部分绝缘的芯片;
在堆叠的半导体芯片的侧面上形成第二导电部件层,并构图第二导电部件层,形成外焊盘;及
在外焊盘的外表面上贴装焊料球。
14.如权利要求13的方法,其特征在于,所述沟槽形成为V形,且其深度约为晶片厚度的三分之二。
15.如权利要求14的方法,其特征在于,所述沟槽由KOH腐蚀工艺形成。
16.如权利要求14的方法,其特征在于,所述沟槽由45°倾斜的金刚钻切割工艺形成。
17.如权利要求13的方法,其特征在于,所述第一和第二绝缘层皆由热塑性聚合物粘合剂制成,其玻璃体转变温度Tg为250℃。
18.如权利要求17的方法,其特征在于,所述热塑性聚合物粘合剂是热乙醚亚酰胺。
19.如权利要求13的方法,其特征在于,所述第二绝缘层和第四绝缘层由聚酰亚胺构成。
20.如权利要求13的方法,其特征在于,所述金属线由Ti/Al层构成。
21.如权利要求13的方法,其特征在于,所述粘合剂通过在聚酰亚胺膜上涂敷环氧树脂构成。
22.如权利要求13的方法,其特征在于,所述外焊盘由Ti/Cu/Ni/Au层构成。
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Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5682065A (en) * | 1996-03-12 | 1997-10-28 | Micron Technology, Inc. | Hermetic chip and method of manufacture |
KR100253352B1 (ko) * | 1997-11-19 | 2000-04-15 | 김영환 | 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법 |
EP1041620A3 (en) * | 1999-04-02 | 2005-01-05 | Interuniversitair Microelektronica Centrum Vzw | Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device |
JP3750444B2 (ja) * | 1999-10-22 | 2006-03-01 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4245754B2 (ja) * | 1999-11-02 | 2009-04-02 | パナソニック株式会社 | 半導体装置 |
US6197618B1 (en) * | 2000-05-04 | 2001-03-06 | General Semiconductor Ireland | Semiconductor device fabrication using adhesives |
US6524881B1 (en) * | 2000-08-25 | 2003-02-25 | Micron Technology, Inc. | Method and apparatus for marking a bare semiconductor die |
US20020100600A1 (en) * | 2001-01-26 | 2002-08-01 | Albert Douglas M. | Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same |
US6599778B2 (en) | 2001-12-19 | 2003-07-29 | International Business Machines Corporation | Chip and wafer integration process using vertical connections |
US7169685B2 (en) * | 2002-02-25 | 2007-01-30 | Micron Technology, Inc. | Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive |
KR100575591B1 (ko) * | 2004-07-27 | 2006-05-03 | 삼성전자주식회사 | 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법 |
KR100625124B1 (ko) | 2005-08-30 | 2006-09-15 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
US7999383B2 (en) * | 2006-07-21 | 2011-08-16 | Bae Systems Information And Electronic Systems Integration Inc. | High speed, high density, low power die interconnect system |
KR100803666B1 (ko) * | 2006-07-26 | 2008-02-19 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
CN100409419C (zh) * | 2006-09-01 | 2008-08-06 | 中国航天时代电子公司第七七一研究所 | 一种三维多芯片模块互连及封装方法 |
US7928549B2 (en) * | 2006-09-19 | 2011-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit devices with multi-dimensional pad structures |
US7901989B2 (en) * | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
US8513789B2 (en) | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
US7829438B2 (en) * | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
US7952195B2 (en) * | 2006-12-28 | 2011-05-31 | Tessera, Inc. | Stacked packages with bridging traces |
EP2186134A2 (en) | 2007-07-27 | 2010-05-19 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
US8551815B2 (en) | 2007-08-03 | 2013-10-08 | Tessera, Inc. | Stack packages using reconstituted wafers |
US8043895B2 (en) * | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
TW200924148A (en) * | 2007-11-26 | 2009-06-01 | Ind Tech Res Inst | Structure of three-dimensional stacked dies with vertical electrical self-interconnections and method for manufacturing the same |
EP2308087B1 (en) * | 2008-06-16 | 2020-08-12 | Tessera, Inc. | Stacking of wafer-level chip scale packages having edge contacts |
US7767494B2 (en) * | 2008-06-30 | 2010-08-03 | Headway Technologies, Inc. | Method of manufacturing layered chip package |
WO2010104610A2 (en) * | 2009-03-13 | 2010-09-16 | Tessera Technologies Hungary Kft. | Stacked microelectronic assemblies having vias extending through bond pads |
FR2961345A1 (fr) * | 2010-06-10 | 2011-12-16 | St Microelectronics Tours Sas | Circuit integre passif |
KR20120026380A (ko) * | 2010-09-09 | 2012-03-19 | 주식회사 하이닉스반도체 | 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지 및 그 제조방법 |
KR101776322B1 (ko) * | 2011-09-02 | 2017-09-07 | 엘지이노텍 주식회사 | 칩 패키지 부재 제조 방법 |
CN102569272B (zh) * | 2011-12-31 | 2014-06-25 | 天水华天科技股份有限公司 | 一种基板的多层隔片式ic芯片堆叠封装件及其生产方法 |
CN110010494B (zh) * | 2018-12-26 | 2021-04-06 | 浙江集迈科微电子有限公司 | 一种侧壁带焊盘的系统级封装互联结构制作方法 |
CN110010495B (zh) * | 2018-12-26 | 2021-05-28 | 浙江集迈科微电子有限公司 | 一种高密度侧壁互联方法 |
CN110783172B (zh) * | 2019-09-09 | 2022-06-14 | 长江存储科技有限责任公司 | 用于分离堆叠封装结构中多个裸片的混合溶剂和方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5104820A (en) * | 1989-07-07 | 1992-04-14 | Irvine Sensors Corporation | Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting |
US5661087A (en) * | 1994-06-23 | 1997-08-26 | Cubic Memory, Inc. | Vertical interconnect process for silicon segments |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5073814A (en) * | 1990-07-02 | 1991-12-17 | General Electric Company | Multi-sublayer dielectric layers |
US5161093A (en) * | 1990-07-02 | 1992-11-03 | General Electric Company | Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive |
US5397916A (en) * | 1991-12-10 | 1995-03-14 | Normington; Peter J. C. | Semiconductor device including stacked die |
US5455459A (en) * | 1992-03-27 | 1995-10-03 | Martin Marietta Corporation | Reconstructable interconnect structure for electronic circuits |
US5279991A (en) * | 1992-05-15 | 1994-01-18 | Irvine Sensors Corporation | Method for fabricating stacks of IC chips by segmenting a larger stack |
US5324687A (en) * | 1992-10-16 | 1994-06-28 | General Electric Company | Method for thinning of integrated circuit chips for lightweight packaged electronic systems |
US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
US5434751A (en) * | 1994-04-11 | 1995-07-18 | Martin Marietta Corporation | Reworkable high density interconnect structure incorporating a release layer |
US5861666A (en) * | 1995-08-30 | 1999-01-19 | Tessera, Inc. | Stacked chip assembly |
JP3224978B2 (ja) * | 1995-10-27 | 2001-11-05 | 富士通株式会社 | 半導体装置 |
JP2905736B2 (ja) * | 1995-12-18 | 1999-06-14 | 株式会社エイ・ティ・アール光電波通信研究所 | 半導体装置 |
US5763943A (en) * | 1996-01-29 | 1998-06-09 | International Business Machines Corporation | Electronic modules with integral sensor arrays |
KR100186331B1 (ko) * | 1996-06-17 | 1999-03-20 | 문정환 | 적층형 패키지 |
-
1997
- 1997-03-24 KR KR1019970010082A patent/KR100214562B1/ko not_active IP Right Cessation
- 1997-08-22 CN CN97116245A patent/CN1106691C/zh not_active Expired - Fee Related
- 1997-09-25 DE DE19742360A patent/DE19742360C2/de not_active Expired - Fee Related
-
1998
- 1998-03-23 US US09/046,136 patent/US6188129B1/en not_active Expired - Lifetime
- 1998-03-24 JP JP07568998A patent/JP3903214B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5104820A (en) * | 1989-07-07 | 1992-04-14 | Irvine Sensors Corporation | Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting |
US5661087A (en) * | 1994-06-23 | 1997-08-26 | Cubic Memory, Inc. | Vertical interconnect process for silicon segments |
Also Published As
Publication number | Publication date |
---|---|
US6188129B1 (en) | 2001-02-13 |
CN1194460A (zh) | 1998-09-30 |
DE19742360A1 (de) | 1998-10-01 |
JP3903214B2 (ja) | 2007-04-11 |
JPH10270638A (ja) | 1998-10-09 |
KR19980074322A (ko) | 1998-11-05 |
DE19742360C2 (de) | 2001-03-01 |
KR100214562B1 (ko) | 1999-08-02 |
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