CN1541053A - 布线基体和电子部分封装结构 - Google Patents
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Abstract
在本发明的布线基体中,借助超声倒装晶片封装,把电子部分的凸起结合到设置在绝缘膜上的布线图形的连接垫上,在连接垫下方的绝缘膜中设置这样的通孔:把在进行超声倒装晶片封装时起着抗压构件作用以支撑连接垫的贯通柱安装到该通孔中。
Description
技术领域
本发明涉及一种布线基体和电子部分封装结构,更加具体地说,本发明涉及一种借助超声倒装晶片封装把电子部分封装于其上的布线基体和一种这样的电子部分封装结构:在该结构中,电子部分被封装在布线基体上。
现有技术
在相关技术中,提出各种各样的封装方法来作为倒装晶片封装,这种封装很快被推广为典型的高密度封装方法。作为一种倒装晶片封装方法,它是超声倒装晶片封装方法。
在超声倒装晶片封装方法中,如图1A所示,首先制备出把具有凸起108的电子部分106和在绝缘膜102上具有连接垫104的布线基体100。然后,把超声工具所拾起的电子部分106上的凸起108布置成与布线基体100的连接垫104的上表面相对。然后,在把压力作用到电子部分106的状态下,借助与布线基体100的表面相平行地施加超声振动,把电子部分106上的凸起108结合到布线基体100的连接垫104上。
同时,在许多情况下,树脂用作布线基体100的绝缘膜102。如图1B所示,由于由树脂形成的绝缘膜102相对较软,因此连接垫104有时借助压力或者在进行超声倒装晶片封装时所施加的超声振动而被推入到下部的绝缘膜102中,并且进行变形。因此,由于超声振动能量不能充分地作为把凸起108结合在布线基体100的电子部分106和连接垫104上的能量来传递,因此存在这样的问题:难以以较好的可靠性来结合凸起108和连接垫104。
此外,在超声倒装晶片封装中,超声振动具有这样的特性,它的能量容易传递到电子部分106的中心部分中,而不是两端部。因此,凸起108和连接垫104的结合特性在电子部分106的中心部分和两端部之间可以改变,因此结合的可靠性在一些情况下降低了。
发明内容
本发明的目的是提供一种布线基体,该布线基体可以借助超声倒装晶片封装来封装电子部分,而不会产生任何问题,并且还提供一种电子部分封装结构,在这种结构中,电子部分被封装在布线基体上。
本发明与布线基体有关,在这种布线基体中,借助超声倒装晶片封装,把电子部分的凸起结合到布线基体的连接垫上,该布线基体具有这样的结构,在该结构中,包括连接垫的布线图形设置在绝缘膜上,其特征在于,在连接垫下方的绝缘膜中设置这样的通孔:把在进行超声倒装晶片封装时起着抗压构件作用以支撑连接垫的贯通柱安装到该通孔中。
如上所述,在布线基体的绝缘膜由较软树脂形成的情况下,当电子部分的凸起借助超声倒装晶片封装而在布线基体上结合到连接垫上时,连接垫进入到绝缘膜中并且容易变形。因此,由于超声振动能量不能有效地作为结合能量来传递,因此不能得到高可靠性的倒装晶片结合。
在本发明中,贯通柱安装到其中的这些通孔布置到连接垫的下方,而这些连接垫在进行超声倒装晶片封装时借助电子部分的凸起来推动。因此,由于连接垫下方的贯通柱起着抗压构件的作用,因此,即使在进行超声倒装晶片封装时把连接垫推靠在下面的绝缘膜侧上,也可以防止连接垫侵入到绝缘膜中。
因此,由于超声振动可以有效地当作用来结合电子部分的凸起和布线基体的连接垫的能量来传递,因此电子部分可以以较好的可靠性连接到布线基体上。
另一方面,不是把通孔布置到连接垫下方,而是把类似的通孔布置在布线图形下方,这些布线图形在离连接垫的距离处于200um之内的位置上连接到连接垫上。在这种情况下,同样可以防止连接垫侵入到绝缘膜中,并且电子部分的凸起可以以较好的可靠性连接到位于布线基体上的连接垫上。
在这种情况下,在专利公开(KOKAI)2002-198461(专利文献1)中,提出了一种这样的结构,在该结构中,通孔17形成在芯基体13的一些部分中,这些部分与外部连接终端垫16相对应,而该垫16上的焊接球15安装在塑料封装中,然后把耐焊料的膜14安装在通孔17中。但是,在专利文献1中,电子部分的凸起不会结合到外部连接终端垫16上,此外,安装在通孔17中的、耐焊料的膜14不能起着抗压构件的作用。其结果是,专利文献1根本不能教导本发明。
在上述本发明的一个优选实施例中,该通孔是虚设通孔,并且普通通孔可以独立地布置在连接到连接垫上的布线图形的预定部分下方。此外,布线基体具有若干连接垫,与若干连接垫相关联的若干通孔布置成这样的情况:虚设通孔和普通通孔混合地布置,普通通孔在布线图形中独立地布置在连接到连接垫上的布线图形的预定部分下方,在该布线图形中,虚设通孔布置在连接垫或者布线图形下方。
即,如果普通通孔布置在这样的位置上:根据设计原则,使该位置离开连接垫超过200um,那么该普通通孔不能充分地起着抗压构件的作用以防止连接垫侵入到绝缘膜中,因此连接垫可能进入到绝缘膜中。因此,虚设通孔与普通通孔分开地布置,以作为在下面位置上处于连接垫或者布线图形下方的抗压构件:该位置离连接垫的距离处于200um之内。
此外,在上述本发明的一个优选实施例中,布线基体具有与若干电子部分的凸起相对应的若干连接垫和与这些若干连接垫相关联的若干通孔,沿着超声波的振动方向,形成在与电子部分的两端部相对应的一些部分上的通孔的直径设置成大于形成在与电子部分的中心部分相对应的部分上的通孔的直径,当电子部分借助超声倒装晶片封装而封装到布线基体上时,施加该超声波。
由于超声振动趋于大量地传递到电子部分的中心部分中,而不是两端部。因此,结合特性在电子部分的中心部分和两端部之间可以改变,因此不能实现高可靠性的结合。在上面本发明的布线基体的一个优选实施例中,与电子部分的两端部相对应的通孔的直径设置成大于与电子部分的中心部分相对应的通孔的直径。因此,在电子部分的两端部上连接到凸起上的连接垫对压力或者由超声倒装晶片封装所施加的超声振动的承受力大于中心部分处的连接垫的承受力。
因此,由于在进行超声倒装晶片封装时超声振动可以充分地传递到电子部分的两端部上,因此超声振动能量可以均匀地传递到全部的电子部分中。其结果是,由于总的来说电子部分的凸起可以以较好的可靠性结合到布线基体的连接垫上,因此可以提高在其中把电子部分封装到布线基体1a中的电子部分封装结构的生产效率。
附图说明
图1A和1B是剖视图,它们示出了在现有技术中借助超声倒装晶片封装来把电子部分封装到布线基体上时所产生的问题;
图2是剖视图,它示出了本发明第一实施例的布线基体;
图3是剖视图,它示出了把电子部分封装在本发明第一实施例的布线基体上的情况;
图4是剖视图,它示出了本发明第二实施例的布线基体(沿着图5的线I-I所截取的剖视图);
图5是从图4的顶部看去时的平面视图;及
图6是剖视图,它示出了本发明第三实施例的布线基体。
具体实施方式
在下文中,参照附图来解释本发明的一些实施例。
(第一实施例)
图2是剖视图,它示出了本发明第一实施例的布线基体。在本发明第一实施例的布线基体1中,一些通孔10a设置在绝缘底部基体10中,贯通电极10b安装在通孔10a中。然后,连接到贯通电极10b上的第一布线图形(pattern)12相应地形成在底部基体10中。
由树脂形成的中间层绝缘膜14形成在底部基体10和和一布线图形12上。此外,通孔14a-14d形成在位于第一布线图形12上的中间层绝缘膜14的预定部分中,贯通柱11相应地安装在通孔14a-14d中。此外,相应地连接到贯通柱11上的第二布线图形12a形成在中间层绝缘膜14上。第一和第二布线图形12、12a、贯通电极10b和贯通柱11由金属如铜(Cu)或者类似金属来形成。
在这种方法中,第一布线图形12和第二布线图形12a通过形成在中间层绝缘膜14中的通孔14a-14d而相互连接起来。第二布线图形12a具有连接垫P,该垫P借助施加电镀到Cu电线上的Ni/Au来形成。借助超声倒装晶片封装把电子部分的凸起结合到连接垫P上。
本发明第一实施例的布线基体的一个特征在于,当借助超声倒装晶片封装把电子部分的这些凸起结合到位于布线基体1上的连接垫P上时,可以防止连接垫P由于压力作用而压入到较软的中间层绝缘膜14中。
因此,在第一实施例的布线基体1中,贯通柱11各自安装于其中的通孔14a-14d设置在第二布线图形12a的下方,而第二布线图形12a形成在连接垫P的下方或者附近。
由于通孔14a-14d各自布置在第二布线图形12a的下方,而该布线图形12a刚好位于连接垫P的下方或者离连接垫P的距离在200um之内,因此通孔14a-14d中的贯通柱11起着抗压构件的作用,因此连接垫P可以承受作用在超声倒装晶片封装中的压力或者超声振动。其结果是,在进行超声倒装晶片封装时可以防止连接垫P压入到中间层绝缘膜14中并且可以防止变形。
在图2的例子中,在形成于中间层绝缘膜14中的通孔14a-14d中,借助阴影来表示的通孔14a-14c是构成理想电路的普通通孔,而用网纹来表示的通孔14d布置成虚设通孔。即,在示作C部分的区域中,由于连接垫P布置成与通孔14c分开,而通孔14c根据普通设计原理布置成超过200um,虚设通孔14d布置在连接垫P的下方。延伸垫12x借助使第一布线图形12在C部分内进行局部延伸来形成,该延伸垫12x布置在虚设通孔14d的下方,并且在形成该通孔时起着蚀刻止动层的作用。不用延伸垫12x,而是可以形成与第一布线图形12分开的垫。
相反,在示作B部分的区域中,由于通孔14b布置在距离连接垫P小于200um的位置上,因此普通通孔14b起着连接垫P的抗压构件作用,因此不必形成虚设通孔。此外,在示作A部分的区域中,普通通孔14a刚好布置在连接垫P的下方,以起着抗压构件的作用,因此不需要布置虚设通孔。
在这种情况下,在应用把所有普通通孔布置成距离连接垫P为200um之内的设计规则的情况下,不必形成虚设通孔,因为普通通孔起着抗压构件的作用,以支撑连接垫P。另外,在应用把所有普通通孔布置成离连接垫P的距离大于200um之内的设计规则的情况下,每个连接垫P形成上述虚设通孔。
在这种方法中,构造出本实施例的布线基体1,并且借助超声倒装晶片封装把电子部分的凸起结合到布线基体1的连接垫P上。
接下来,在下文中解释借助超声倒装晶片封装把电子部分封装到布线基体1中的方法。如图3所示,首先,制造具有(Au)凸起18的电子部分20(半导体晶片或者类似物)。然后,借助超声工具22拾起电子部分20。然后,电子部分20以这样的方式布置在布线基体1上,以致电子部分20的凸起18面对布线基体1的连接垫P。
然后,与布线基体1的表面相平行地施加超声振动,同时把电子部分20压到布线基体1侧部上。相应地,电子部分20的(Au)凸起18结合到布线基体1的连接垫P(该连接垫P的最上层由Au层形成)。
这时,如上所述,由于贯通柱11各自安装到其中以起着抗压构件作用的通孔14a、14b、14d位于第二布线图形12a的下方,而该图形12a位于相应的布线基体1的相应连接垫P的下方或者附近,因此可以防止连接垫P由于压力或者超声工具22所施加的超声振动而进入到中间层绝缘膜14中。
因此,超声振动的能量不会当作使连接垫P进入到中间层绝缘膜14中的能量来消耗,而是当作把电子部分20的凸起18和布线基体1的连接垫P结合起来的能量来传递。其结果是,电子部分20的凸起18和布线基体1的连接垫P可以以较好的可靠性来进行结合。
此外,本实施例的布线基体1便于,在借助超声倒装晶片封装来封装电子部分20时,可以最大可能地减少对电子部分20的损坏。
在这种方法中,如图3所示,可以得到这样的电子部分封装结构2:在该结构中,电子部分20的凸起18各自被结合到布线基体1的连接垫P上。
在这种情况下,在上述实施例中,示例出了这样的模式:在这种模式中,超声倒装晶片封装被应用到Au-Au结合中。但是,本发明可以采用各种各样的金属结合如Au-Cu结合、Au-Al结合、锡-银(Sn-Ag)基铝(Pb)-无焊锡和Cu、或者类似物之间的结合。
(第二实施例)
图4是剖视图,它示出了本发明第二实施例的布线基体(与沿着图5的I-I线所截取的剖视图相对应)。图5是从图4的顶部看去的平面视图。如上面所述,在超声倒装晶片封装中,超声振动具有这样的特性,以致它的能量容易传递到电子部分的中心部分中,而不是传递到两个端部。因此,结合特性在电子部分的中心部分和两个端部之间不相同,因此结合的可靠性在一些情况下被降低了。
第二实施例是这样的方式,以致这种方式可以具有与第一实施例相同的优点,但是克服了上述问题。在图4中,相同标号附在与第一实施例相同的零件中,并且它们的解释在这里被省去了。
如图4所示,在第二实施例的布线基体1a中,根据与第一实施例的相同的技术理念,贯通柱11各自安装于其中的通孔14a-14c在第二布线图形12a的连接垫P下方布置在中间层绝缘膜14中。在图4的例子中,为了简化解释,示例出了这样的模式:在该模式中,通孔14a-14c各自布置在连接垫P的下方。在这种情况下,如第一实施例中所解释的一样,可以采用这样的模式,以致该模式具有这样的部分:在该部分中,通孔形成在离连接垫P的距离位于200um之内的第二布线图形12a中。此外,通孔14a-14c可以设置成具有虚设通孔,并且总的来说,只提供普通的通孔。
现在,注意通孔14a-14c的直径。如图5所示,布置在连接垫P(A部分和C部分)(设置到电子部分的两端部上的凸起被结合到该连接垫P上)下方的通孔14a、14c的直径R1设置成大于通孔14b的直径R2,该通孔14b布置到连接垫P(B部分)的下方,而设置到电子部分的中心部分结合到该连接垫P上。
即,尽管只是示意性地示出在图4和5的例子中,但是连接到布线基体1a的若干连接垫P上的若干通孔14a、14b、14c...布置成使通孔的直径在中心部分设置成最小,然后,沿着超声波的振动方向从中心部分向着两端侧顺序增大或者在预定区域单元内增大,而在封装电子部分时施加该超声波。
在借助超声倒装晶片封装把电子部分的凸起结合到图4和5中的布线基体1a的连接垫P上的情况下,当超声波的振动方向设置成图5所示的方向时,超声振动倾向于大量地传递到电子部分的中心部分中,而不是传递到两端部中。因此,由于首先结合电子部分的中心部分及然后结合电子部分的两端部,因此产生了一些缺点如在结合两端部时损坏中心部分的结合,因此结合的可靠性易于降低。
但是,在本发明的布线基体1a中,如上所述,设置在位于两端部(A部分和C部分)处的连接垫P下方的通孔14a、14c的直径R1设置成大于通孔14b的直径R2,该通孔14b设置在位于中心部分(B部分)处的连接垫P的下方。因此,两端部处的连接垫P对压力或者超声振动的承受力大于中心部分处的连接垫P。
因此,在进行超声波倒装晶片封装时,超声振动可以充分地传递到电子部分的两端部中。其结果是,超声振动能量传递的不均匀度可以得到改善。在这种方法中,由于超声振动能量可以均匀地传递到全部的电子部分中,因此,总的来讲,电子部分的凸起可以以较好的可靠性结合到布线基体1a的连接垫P中。
其结果是,电子部分被封装到布线基体1a中的电子部分封装结构的生产率得到了提高。
(第三实施例)
图6是剖视图,它示出了本发明第三实施例的布线基体。在第一实施例中,示例出一种这样的模式:在这种模式中,虚设通孔形成在布线基体的连接垫下方。为了便于布线基体的电路设计,因此假设这样的情况:虚设(dummy)通孔不能形成在连接垫下方。所提供的第三实施例考虑到了这种情况,提供了一种这样的模式:所形成的虚设通孔不能电连接到连接垫上。
如图6所示,在第三实施例的布线基体1b中,与第一实施例相类似,首先,制备出具有下面结构的底部基体10:在这种结构中,贯通电极10b安装在通孔10a中,然后把第一布线图形12连接到贯通电极10b中。在第三实施例中,示例出了这样的一种模式:连接到其它连接垫上的第一布线图形12y(C部分中的网纹部分)布置到在第一实施例中布置虚设通孔14d的部分下方。因此,如果电连接到连接垫P(C部分)中的虚设通孔布置在第一布线图形12y(C部分中的网纹部分)上,那么在布线基体1b上的电路之间产生了短路。
为此,在本实施例中,高度小于中间层绝缘膜14的膜厚度的柱13有选择地形成在第一布线图形12y(网纹部分)上。例如,柱13由与第一布线图形12相同的材料形成,并且在形成第一布线图形12之后通过相减过程、半相加过程或者类似过程来形成。另一方面,硬的绝缘体如二氧化硅膜或者类似物可以形成为柱13。
然后,把树脂膜粘贴在第一布线图形12和柱13上,然后,借助热处理来形成中间层绝缘膜14。这时,柱13处于这样的状态:上表面埋入中间层绝缘膜14中。
然后,与第一实施例相类似的通孔14a-14c借助下面方法来形成:借助激光或者类似方法,在第一布线图形12上处理中间层绝缘膜14的预定部分。然后,具有与第一实施例相类似的连接垫P的第二布线图形12a形成在中间层绝缘膜14上。
相应地,柱13通过中间层绝缘膜14而布置在C部分的连接垫P下方。由于柱13的顶表面埋入中间层绝缘膜14中并且因此柱13不会电连接到连接垫P中,因此不可能在布线基体1b上的电路之间产生短路。
在以这种方法来构造时,连接垫P的下部的实际硬度增大了,因为柱13硬于中间层绝缘膜14。因此,当电子部分借助超声倒装晶片封装而封装在布线基体1b上时,因此可以防止连接垫P侵入到中间层绝缘膜14中。
其结果是,与第一实施例相类似,可以防止连接垫P借助压力或者超声倒装晶片封装所施加的超声振动而被压入到中间层绝缘膜14,并且电子部分可以以较好的可靠性连接到布线基体1b上。
Claims (10)
1.一种布线基体,在该布线基体中,借助超声倒装晶片封装,把电子部分的凸起结合到布线基体的连接垫上,该布线基体具有这样的结构,在该结构中,包括连接垫的布线图形设置在绝缘膜上,
其特征在于,在连接垫下方的绝缘膜中设置这样的通孔:把在进行超声倒装晶片封装时起着抗压构件作用以支撑连接垫的贯通柱安装到该通孔中。
2.一种布线基体,在该布线基体中,借助超声倒装晶片封装,把电子部分的凸起结合到布线基体的连接垫上,该布线基体具有这样的结构,在该结构中,包括连接垫的布线图形设置在绝缘膜上,
其特征在于,把在进行超声倒装晶片封装时起着抗压构件作用以支撑连接垫的贯通柱安装到通孔中,该通孔布置在位于布线图形下方的绝缘膜的预定部分中,该布线图形连接到离连接垫的距离处于200um之内的连接垫上。
3.如权利要求1或者2所述的布线基体,其特征在于,该通孔是虚设通孔,并且普通通孔可以独立地布置在连接到连接垫上的布线图形的预定部分下方。
4.如权利要求1或者2所述的布线基体,其特征在于,布线基体具有若干连接垫,与所述若干连接垫相关联的若干通孔布置成这样的状态:虚设通孔和普通通孔混合地布置,普通通孔在布线图形中独立地布置在连接到连接垫上的布线图形的预定部分下方,在该布线图形中,虚设通孔布置在连接垫或者布线图形下方。
5.如权利要求3所述的布线基体,其特征在于,普通通孔布置在这样的位置上:使该位置离开连接垫超过200um。
6.如权利要求3所述的布线基体,其特征在于,安装在虚设通孔中的贯通柱通过绝缘膜形成在贯通柱的上表面和连接垫或者布线图形的下表面之间。
7.如权利要求1或者2所述的布线基体,其特征在于,布线基体具有与若干电子部分的凸起相对应的若干连接垫和与这些若干连接垫相关联的若干通孔,及
沿着超声波的振动方向,形成在与电子部分的两端部相对应的一些部分上的通孔的直径设置成大于形成在与电子部分的中心部分相对应的部分上的通孔的直径,当电子部分借助超声倒装晶片封装而封装到布线基体上时,施加该超声波。
8.如权利要求1或者2所述的布线基体,其特征在于,布线基体上的绝缘膜由树脂形成。
9.一种电子部分封装结构,它包括:
如权利要求1所述的布线基体,及
一些电子部分,它们的凸起借助超声倒装晶片封装而结合到布线基体的连接垫上。
10.如权利要求9所述的电子部分封装结构,其特征在于,电子部分的凸起由金形成,至少布线基体的连接垫的表面层部分由金形成。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP120499/2003 | 2003-04-24 | ||
JP2003120499A JP4170137B2 (ja) | 2003-04-24 | 2003-04-24 | 配線基板及び電子部品実装構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1541053A true CN1541053A (zh) | 2004-10-27 |
Family
ID=32959676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2004100346896A Pending CN1541053A (zh) | 2003-04-24 | 2004-04-23 | 布线基体和电子部分封装结构 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7183647B2 (zh) |
EP (1) | EP1471574B1 (zh) |
JP (1) | JP4170137B2 (zh) |
KR (1) | KR20040092411A (zh) |
CN (1) | CN1541053A (zh) |
DE (1) | DE602004011421T2 (zh) |
TW (1) | TWI337056B (zh) |
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- 2003-04-24 JP JP2003120499A patent/JP4170137B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-08 KR KR1020040024034A patent/KR20040092411A/ko active IP Right Grant
- 2004-04-13 US US10/709,096 patent/US7183647B2/en active Active
- 2004-04-16 EP EP04252265A patent/EP1471574B1/en not_active Expired - Fee Related
- 2004-04-16 DE DE602004011421T patent/DE602004011421T2/de not_active Expired - Lifetime
- 2004-04-19 TW TW093110838A patent/TWI337056B/zh not_active IP Right Cessation
- 2004-04-23 CN CNA2004100346896A patent/CN1541053A/zh active Pending
-
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- 2007-01-19 US US11/655,238 patent/US7557450B2/en not_active Expired - Fee Related
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US7557450B2 (en) | 2009-07-07 |
US7183647B2 (en) | 2007-02-27 |
TW200501862A (en) | 2005-01-01 |
US20040212087A1 (en) | 2004-10-28 |
EP1471574A3 (en) | 2006-07-12 |
EP1471574B1 (en) | 2008-01-23 |
DE602004011421T2 (de) | 2008-05-21 |
US20070114673A1 (en) | 2007-05-24 |
EP1471574A2 (en) | 2004-10-27 |
JP4170137B2 (ja) | 2008-10-22 |
KR20040092411A (ko) | 2004-11-03 |
DE602004011421D1 (de) | 2008-03-13 |
JP2004327721A (ja) | 2004-11-18 |
TWI337056B (en) | 2011-02-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |