CN106449575B - 半导体装置的凸块结构 - Google Patents

半导体装置的凸块结构 Download PDF

Info

Publication number
CN106449575B
CN106449575B CN201510479932.3A CN201510479932A CN106449575B CN 106449575 B CN106449575 B CN 106449575B CN 201510479932 A CN201510479932 A CN 201510479932A CN 106449575 B CN106449575 B CN 106449575B
Authority
CN
China
Prior art keywords
bump
pad
insulating layer
auxiliary
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510479932.3A
Other languages
English (en)
Other versions
CN106449575A (zh
Inventor
锺孙雯
张程皓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JPS Group Holdings Ltd
Original Assignee
JPS Group Holdings Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JPS Group Holdings Ltd filed Critical JPS Group Holdings Ltd
Priority to CN201510479932.3A priority Critical patent/CN106449575B/zh
Publication of CN106449575A publication Critical patent/CN106449575A/zh
Application granted granted Critical
Publication of CN106449575B publication Critical patent/CN106449575B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

本发明公开了一种半导体装置的凸块结构,焊垫与辅助垫设置于装置主体上。一绝缘层形成于装置主体上,并具有一辅助孔,以显露出辅助垫。凸块下金属层形成于绝缘层上,并连接至焊垫与辅助垫。细长凸块凸起状设置于凸块下金属层上,细长凸块具有一位于焊垫上的凸块部以及一延伸部,延伸部连接凸块部并位于绝缘层上,并且细长凸块的延伸部的长度不小于凸块部长度的百分之八十,且延伸部覆盖辅助垫并具有一根部,根部位于辅助孔内,以植接至辅助垫。藉此,可达到加强细长凸块结合在凸块下金属层上的效果,使细长凸块不会歪斜。

Description

半导体装置的凸块结构
技术领域
本发明涉及半导体装置,尤其涉及一种半导体装置的凸块结构。
背景技术
例如金凸块等金属凸块是制作于集成电路芯片等半导体装置的接垫上,以利对外电性连接,可应用在玻璃覆晶(COG, Chip On Glass)、薄膜覆晶封装(COF, Chip OnFilm)、卷带载体封装(TCP)等微电子产品。而电性讯号是经由位于集成电路芯片两侧的凸块及基板引线传送至搭配的装置,例如液晶显示器或其载板,随着显示器所要求的高画质、高分辨率,芯片所须的凸块的数量相对增加。此外,其它电子产品在微小化要求下,集成电路更加复杂与微小化,此会使得凸块间距缩小。
申请人先前申请的中国台湾发明专利公开号200845249揭示一种“具有接合在多开窗上指化凸块之芯片结构”,其中指状凸块设置于一芯片主体上。芯片主体具有多个接垫及一表面保护层,其具有局部显露每一接垫的多个开孔,可为直线排列、平行排列或矩阵排列。指状凸块突起状设置于芯片主体上,每一指状凸块具有一凸块体与一延伸部,凸块体的底部覆盖区域位于对应接垫内,以覆盖对应组的开孔,延伸部的底部覆盖区域超出接垫之外,以维持微间距凸块接合的强度。延伸部的底部覆盖区域可跨过至少一迹线。然而,当指状凸块的延伸部设计过长,会因来自外界应力而歪斜或偏移斜,以致指状凸块相互碰触而短路,亦使得延伸部的位置无法正确对准在有效接合区域内。特别是延伸部的长度大于凸块体的同向长度百分之八十以上时,凸块延伸部的偏斜情况将更为严重。
发明内容
有鉴于此,本发明的主要目的在于提供一种半导体装置的凸块结构,可达到加强细长凸块结合在凸块下金属层上的效果,使细长凸块不会歪斜,故避免了细长凸块的相互碰触而短路,也维持了细长凸块接合位置的正确性。
为达到上述目的,本发明的技术方案是这样实现的:
一种半导体装置的凸块结构,包含一装置主体、至少一第一焊垫、至少一辅助垫、一第一绝缘层、至少一第一凸块下金属层(UBM, Under Bump Metallurgy),以及至少一细长凸块。该装置主体具有一接合面以及多个在该接合面上的线路。该第一焊垫设置于该接合面上。该辅助垫设置于该接合面上。该第一绝缘层形成于该接合面上,并且该第一绝缘层具有一第一开孔以及一辅助孔,用以分别显露出该第一焊垫与该辅助垫。该第一凸块下金属层形成于该第一绝缘层上,该第一凸块下金属层经由该第一开孔与该辅助孔连接至该第一焊垫与该辅助垫。该细长凸块凸起状设置于该第一凸块下金属层上,该细长凸块具有一凸块部以及一延伸部,其中该凸块部位于该第一焊垫上,该延伸部连接该凸块部并位于该第一绝缘层上,并且该细长凸块的延伸部的长度不小于该细长凸块的凸块部长度的百分之八十,且该细长凸块的延伸部覆盖该辅助垫并具有一根部,该根部位于该辅助孔内,以植接至该辅助垫。藉此,可达到加强该细长凸块结合在该第一凸块下金属层上的效果,使该细长凸块不会歪斜,故避免了该细长凸块的相互碰触而短路,也维持了该细长凸块接合位置的正确性。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在前述凸块结构中,该装置主体具有一第一侧边,该细长凸块可邻近于该第一侧边,而该延伸部可相对于该凸块部更远离该第一侧边,故该细长凸块可为细长指状,其延伸方向不受该第一侧边的限制。
在前述凸块结构中,该辅助垫可为尺寸小于该第一焊垫的独立垫,故该辅助垫为虚置垫,在未设置该细长凸块之前,该辅助垫不连接至该装置主体的集成电路组件。
在前述凸块结构中,该些线路可穿过该第一焊垫与该辅助垫之间的间隙,故该些线路可作为电源/接地总线或是连接其它焊垫的线路,可以改善该第一绝缘层在该第一焊垫与该辅助垫之间的部位过于下沉。
在前述凸块结构中,该第一绝缘层在该第一焊垫与该辅助垫之间的上表面可形成有一凹槽,以使该第一凸块下金属层具有对应凹痕,故该第一凸块下金属层为非平坦,可增进对该第一绝缘层的结合力。
在前述凸块结构中,可另包含一第二绝缘层,可形成于该接合面与该第一绝缘层之间,并覆盖该第一焊垫的周边、该些线路以及该辅助垫的周边,并且该第二绝缘层的厚度可小于该第一绝缘层的厚度,故该第二绝缘层相对于该第一绝缘层更容易填入该第一焊垫、该些线路以及该辅助垫之间的弯折界面。
在前述凸块结构中,该细长凸块为多个,其凸块间距较佳地为27微米以下,该细长凸块的长度介于80微米至200微米,该细长凸块的宽度介于8微米至15微米,该细长凸块的高度介于2微米至50微米。因此,该些细长凸块可微间距排列于该装置主体上。
在前述凸块结构中,可另包含至少一第二焊垫、至少一第二凸块下金属层以及至少一正规凸块。该第二焊垫设置于该接合面上,该第一绝缘层另具有一第二开孔,用以显露出该第二焊垫。该第二凸块下金属层形成于该第一绝缘层上,该第二凸块下金属层经由该第二开孔连接至该第二焊垫。该正规凸块凸起状设置于该第二凸块下金属层上。藉此,该正规凸块与该细长凸块皆具有讯号传导功能,但两者形状与结构为不相同。
在前述凸块结构中,该装置主体更具有一相对于该第一侧边的第二侧边,该正规凸块可邻近于该第二侧边,故该装置主体的两侧边的凸块排列密度可依需求而调整变化。
在前述凸块结构中,该第一绝缘层的该第一开孔可为一狭槽孔,该狭槽孔的延长方向可与该细长凸块的该延伸部的延伸方向相同,故防止受到来自该延伸部的应力导致该细长凸块在该第一开孔处完全断裂。
在前述凸块结构中,该第一开孔的宽度具体地介于3至10微米,该第一开孔的长度具体地介于10至80微米,而该辅助孔的开口尺寸具体地介于3×3平方微米至10×10平方微米。
藉由上述的技术手段,本发明可以达成突破传统凸块的间距的限制,达到半导体装置微间距凸块优化的设计,另细长凸块可微间距排列,细长凸块的延伸部不会歪斜,故避免了细长凸块的相互碰触而短路,也维持了细长凸块接合位置的正确性,进而避免了细长凸块在其延伸部对外部电路板的结合力弱化现象。
附图说明
图1为依据本发明之一较佳实施例,一种半导体装置之凸块结构之接合面局部示意图。
图2为依据本发明之一较佳实施例,该凸块结构之接合面角隅放大示意图。
图3为依据本发明之一较佳实施例,该凸块结构依图2之3-3剖线在细长凸块处之截面示意图。
图4为依据本发明之一较佳实施例,该凸块结构在正规凸块处之截面示意图。
【主要组件符号说明】
100 半导体装置的凸块结构
110 装置主体 111 接合面
112 线路 113 第一侧边
114 第二侧边
121 第一焊垫 122 第二焊垫
130 辅助垫
140 第一绝缘层 141 第一开孔
142 第二开孔 143 辅助孔
144 凹槽
151 第一凸块下金属层 152 第二凸块下金属层
153 凹痕
160 细长凸块 161 凸块部
162 延伸部 163 根部
170 正规凸块 180 第二绝缘层。
具体实施方式
下面结合附图及本发明的实施例对本发明的半导体装置的凸块结构作进一步详细的说明。
以下将配合所附图示详细说明本发明的实施例,然应注意的是,该些图示均为简化的示意图,仅以示意方法来说明本发明的基本架构或实施方法,故仅显示与本案有关的组件与组合关系,图中所显示的组件并非以实际实施的数目、形状、尺寸做等比例绘制,某些尺寸比例与其他相关尺寸比例或已夸张或是简化处理,以提供更清楚的描述。实际实施的数目、形状及尺寸比例为一种选置性的设计,详细的组件布局可能更为复杂。
依据本发明之一较佳实施例,一种半导体装置的凸块结构100举例说明于图1的接合面局部示意图、图2的接合面角隅放大示意图、图3的依图2的3-3剖线在细长凸块处的截面示意图以及图4的在正规凸块处之截面示意图。
一种半导体装置的凸块结构100包含一装置主体110、至少一第一焊垫121、至少一辅助垫130、一第一绝缘层140、至少一第一凸块下金属层151以及至少一细长凸块160。
如图1至图4所示,该装置主体110具有一接合面111以及多个在该接合面111上的线路112。该装置主体110可以是芯片层或晶圆级封装体。该接合面111可为一芯片主动面或是一封装表面,该接合面111可制有集成电路组件,如内存、逻辑或IC驱动组件。该些线路112的材质为电传导物质,该些线路112可作为电源/接地总线或是连接其它焊垫的线路,可属于内层凸块下金属层的一部份。该装置主体110更具有一第一侧边113以及一相对于该第一侧边113的第二侧边114。该第一侧边113可作为该装置主体110的输出讯号侧,可向外连接至一液晶显示器或面板驱动装置。该第二侧边114可作为该装置主体110的输入讯号侧。
如图2及图3所示,该第一焊垫121设置于该接合面111上。该第一焊垫121可为接垫,如铝垫或铜垫,可作为连接集成电路组件的对外电极。该第一焊垫121邻近于该第一侧边113。该凸块结构100可另包含至少一第二焊垫122(如图4所示),该第二焊垫122亦设置于该接合面111上,但邻近于该第二侧边114。
如图2及图3所示,该辅助垫130设置于该接合面111上。该辅助垫130可为尺寸小于该第一焊垫121的独立垫,故该辅助垫130为虚置垫,在未设置该细长凸块160之前,该辅助垫130不连接至该装置主体110的集成电路组件。该辅助垫130可为小型铝垫或铜垫,并邻近于对应的该第一焊垫121。
如图3及图4所示,该第一绝缘层140形成于该接合面111上,并且该第一绝缘层140具有一第一开孔141以及一辅助孔143,用以分别显露出该第一焊垫121与该辅助垫130。该第一绝缘层140的特性为电绝缘性。该辅助孔143的形状可与该第一开孔141的形状不相同。该第一绝缘层140可另具有一第二开孔142,用以显露出该第二焊垫122。
如图3所示,该第一凸块下金属层151形成于该第一绝缘层140上,该第一凸块下金属层151经由该第一开孔141与该辅助孔143分别连接至该第一焊垫121与该辅助垫130。该第一凸块下金属层151为图案化,其形状对应于该细长凸块160的底部面积。该第一凸块下金属层151为溅镀、物理气相沉积或化学气相沉积方法形成,其材质可为钛钨/金(TiW/Au)、钛钨/铜/金(TiW/Cu/Au)或钛/镍/金(Ti/Ni/Au)。该第一凸块下金属层151可以为一层或堆积层。
如图1至图3所示,该细长凸块160凸起状设置于该第一凸块下金属层151上,该细长凸块160具有一凸块部161以及一延伸部162,其中该凸块部161位于该第一焊垫121上,该延伸部162连接该凸块部161并位于该第一绝缘层140上。该细长凸块160可为金属凸块,例如金、铜或其他导电金属。该细长凸块160可作为较高脚数高密度的输出端。该凸块部161的底部覆盖区域面积对准于该第一焊垫121内且大于该第一开孔141。该延伸部162是指指状凸块延伸超过对应焊垫的另一部位。具体地,如图1至图3所示,该细长凸块160邻近于该第一侧边113,而该延伸部162可相对于该凸块部161更远离该第一侧边113,故该细长凸块160可为细长指状,其延伸方向不受该第一侧边113的限制。因此,该延伸部162可形成在该凸块结构100用以形成内部集成电路区域之上。该延伸部162的底部覆盖区域超出该第一焊垫121之外,以使该细长凸块160为突出指状,故能增加凸块有效的接合面积。该延伸部162的延伸方向与该第一侧边113互为垂直向。因此,该细长凸块160可高密度地平行排列,达到凸块微间距的功效。该凸块部161与该延伸部162可具有一致等高的顶面。
并且,该细长凸块160的延伸部162的长度不小于该细长凸块160的凸块部161长度的百分之八十,且该细长凸块160的延伸部162覆盖该辅助垫130并具有一根部163,该根部163位于该辅助孔143内,以植接至该辅助垫130。更理想地,该细长凸块160的延伸部162的长度不小于该细长凸块160的凸块部161的两倍长度。
如图1至图3所示,该细长凸块160为多个,其凸块间距为27微米以下,该细长凸块160的长度介于80微米至200微米而大于该第一焊垫121的长度;该细长凸块160的宽度介于8微米至15微米,应小于该第一焊垫121的宽度而大于该第一开孔141的宽度;该细长凸块160的高度介于2微米至50微米。因此,该些细长凸块160可微间距排列于该装置主体110上。而该细长凸块160的长宽比比值可介于5~25,该细长凸块160的长高比比值可9~100,使得该细长凸块160的形状横向指状。
因此,本发明的半导体装置的凸块结构100可达到加强该细长凸块160结合在该第一凸块下金属层151上的效果,使该细长凸块160不会歪斜,故避免了该细长凸块160的相互碰触而短路,也维持了该细长凸块160接合位置的正确性。本发明的半导体装置的凸块结构100可应用于LCM模块、COF装置与IC芯片裸接。
如图3及图4所示,较佳地,该些线路112可穿过该第一焊垫121与该辅助垫130之间的间隙,可以改善该第一绝缘层140在该第一焊垫121与该辅助垫130之间的部位过于下沉。
如图3及图4所示,该第一绝缘层140在该第一焊垫121与该辅助垫130之间的上表面可形成有一凹槽144,以使该第一凸块下金属层151具有对应凹痕153,故该第一凸块下金属层151为非平坦,可增进对该第一绝缘层140之结合力。该细长凸块160的该延伸部162底部可接合于该凹痕153内,能增进该细长凸块160的裂痕抵抗特性,并分散该细长凸块160顶部的下沉区域,以增进该细长凸块160接合强度。该第一绝缘层140的该凹槽144的宽度与深度可利用该些线路112的位置与厚度予以控制与调整。
再如图3及图4所示,该凸块结构100可另包含一第二绝缘层180,可形成于该接合面111与该第一绝缘层140之间,并覆盖该第一焊垫121的周边、该些线路112以及该辅助垫130的周边,并且该第二绝缘层180的厚度可小于该第一绝缘层140的厚度,故该第二绝缘层180相对于该第一绝缘层140更容易填入该第一焊垫121、该些线路112以及该辅助垫130之间的弯折界面。
更具体地,该凸块结构100可另包含至少一第二凸块下金属层152以及至少一正规凸块170。该第二凸块下金属层152为图案化,其形状对应于该正规凸块170的底部面积。该第二凸块下金属层152形成于该第一绝缘层140上,该第二凸块下金属层152经由该第二开孔142连接至该第二焊垫122。该正规凸块170凸起状设置于该第二凸块下金属层152上。藉此,该正规凸块170与该细长凸块160皆具有讯号传导功能,但两者形状与结构为不相同。该第二凸块下金属层152的形成方法与该第一凸块下金属层151相同。该第二凸块下金属层152与该第一凸块下金属层151两者形状应为不相同。该第二开孔142的开孔形状小于该正规凸块170的底部面积。该正规凸块170可为金属凸块,例如金、铜或其他导电金属。该正规凸块170可作为较低脚数的输入端。
如图1及图4所示该正规凸块170可邻近于该装置主体110的该第二侧边114,故该装置主体110的两侧边的凸块排列密度可依需求而调整变化。
如图3及图4所示,较佳地,该第一绝缘层140的该第一开孔141可为一狭槽孔,该狭槽孔的延长方向可与该细长凸块160的该延伸部162的延伸方向相同,故防止受到来自该延伸部162的应力导致该细长凸块160在该第一开孔141处完全断裂。其中,狭槽孔是指该第一开孔141的宽度小于该第一开孔141长度的30%以下,通常该第一开孔141的长宽比远大于该第一焊垫121的长宽比。该第一开孔141的宽度具体地介于3至10微米,该第一开孔141的长度具体地介于10至80微米,而该辅助孔143的开口尺寸具体地介于3×3平方微米至10×10平方微米,故该辅助孔143的形状可不同于该第一开孔141的形状,两者图案组合可呈现为“i”形。
因此,本发明揭示一种半导体装置的凸块结构,可以达成突破传统凸块的间距的限制,单侧凸块排列数目可以增加,达到半导体装置微间距凸块优化的设计,另细长凸块可微间距排列,细长凸块的延伸部不会歪斜,故避免了细长凸块的相互碰触而短路,也维持了细长凸块接合位置的正确性,进而避免了细长凸块在其延伸部对外部电路板的结合力弱化现象。
以上所述,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。

Claims (11)

1.一种半导体装置的凸块结构,其特征在于,包含:
一装置主体,其具有一接合面以及多个在该接合面上的线路;
至少一第一焊垫,设置于该接合面上;
至少一辅助垫,设置于该接合面上,且所述辅助垫为虚置垫;
一第一绝缘层,形成于该接合面上,并且该第一绝缘层具有一第一开孔以及一辅助孔,用以分别显露出该第一焊垫与该辅助垫;
至少一第一凸块下金属层,形成于该第一绝缘层上,该第一凸块下金属层经由该第一开孔与该辅助孔分别连接至该第一焊垫与该辅助垫;以及
至少一细长凸块,凸起状设置于该第一凸块下金属层上,该细长凸块具有一凸块部以及一延伸部,其中该凸块部位于该第一焊垫上,该延伸部连接该凸块部并位于该第一绝缘层上,并且该细长凸块的延伸部长度不小于该细长凸块的凸块部长度的百分之八十,且该细长凸块的延伸部覆盖该辅助垫并具有一根部,该根部位于该辅助孔内,以植接至该辅助垫。
2.如权利要求1所述半导体装置的凸块结构,其特征在于,其中该装置主体具有一第一侧边,该细长凸块邻近于该第一侧边,而该延伸部相对于该凸块部更远离该第一侧边。
3.如权利要求1所述半导体装置的凸块结构,其特征在于,其中该辅助垫为尺寸小于该第一焊垫的独立垫。
4.如权利要求1所述半导体装置的凸块结构,其特征在于,其中所述线路穿过该第一焊垫与该辅助垫之间的间隙。
5.如权利要求4所述半导体装置的凸块结构,其特征在于,其中该第一绝缘层在该第一焊垫与该辅助垫之间的上表面形成有一凹槽,以使该第一凸块下金属层具有对应凹痕。
6.如权利要求1所述半导体装置的凸块结构,其特征在于,另包含一第二绝缘层,形成于该接合面与该第一绝缘层之间,并覆盖该第一焊垫的周边、该些线路以及该辅助垫的周边,并且该第二绝缘层的厚度小于该第一绝缘层的厚度。
7.如权利要求1至6任一项所述半导体装置的凸块结构,其特征在于,其中该细长凸块为多个,其凸块间距为27微米以下,该细长凸块的长度介于80微米至200微米,该细长凸块的宽度介于8微米至15微米,该细长凸块的高度介于2微米至50微米。
8.如权利要求2所述半导体装置的凸块结构,其特征在于,另包含:
至少一第二焊垫,设置于该接合面上,该第一绝缘层另具有一第二开孔,用以显露出该第二焊垫;
至少一第二凸块下金属层,形成于该第一绝缘层上,该第二凸块下金属层经由该第二开孔连接至该第二焊垫;以及
至少一正规凸块,凸起状设置于该第二凸块下金属层上。
9.如权利要求8所述半导体装置的凸块结构,其特征在于,其中该装置主体更具有一相对于该第一侧边的第二侧边,该正规凸块邻近于该第二侧边。
10.如权利要求1所述半导体装置的凸块结构,其特征在于,其中该第一绝缘层的该第一开孔为一狭槽孔,该狭槽孔的延长方向与该细长凸块的该延伸部的延伸方向相同。
11.如权利要求10所述半导体装置的凸块结构,其特征在于,其中该第一开孔的宽度介于3微米至10微米,该第一开孔的长度介于10微米至80微米,而该辅助孔的开口尺寸介于3×3平方微米至10×10平方微米。
CN201510479932.3A 2015-08-07 2015-08-07 半导体装置的凸块结构 Active CN106449575B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510479932.3A CN106449575B (zh) 2015-08-07 2015-08-07 半导体装置的凸块结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510479932.3A CN106449575B (zh) 2015-08-07 2015-08-07 半导体装置的凸块结构

Publications (2)

Publication Number Publication Date
CN106449575A CN106449575A (zh) 2017-02-22
CN106449575B true CN106449575B (zh) 2020-07-24

Family

ID=58092227

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510479932.3A Active CN106449575B (zh) 2015-08-07 2015-08-07 半导体装置的凸块结构

Country Status (1)

Country Link
CN (1) CN106449575B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1945817A (zh) * 2005-10-07 2007-04-11 株式会社瑞萨科技 半导体器件及其制造方法
CN101165885A (zh) * 2006-10-16 2008-04-23 先进封装技术私人有限公司 芯片及其制造方法
CN101192581A (zh) * 2006-11-28 2008-06-04 冲电气工业株式会社 半导体装置及半导体封装体
TW200845249A (en) * 2007-05-09 2008-11-16 Ultrachip Inc IC chip having finger-like bumps bonded on multi-windows
CN101355044A (zh) * 2007-07-23 2009-01-28 东部高科股份有限公司 系统级封装及其制造方法
CN103871989A (zh) * 2012-12-10 2014-06-18 丰田自动车株式会社 半导体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4170137B2 (ja) * 2003-04-24 2008-10-22 新光電気工業株式会社 配線基板及び電子部品実装構造
KR101680082B1 (ko) * 2010-05-07 2016-11-29 삼성전자 주식회사 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지의 형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1945817A (zh) * 2005-10-07 2007-04-11 株式会社瑞萨科技 半导体器件及其制造方法
CN101165885A (zh) * 2006-10-16 2008-04-23 先进封装技术私人有限公司 芯片及其制造方法
CN101192581A (zh) * 2006-11-28 2008-06-04 冲电气工业株式会社 半导体装置及半导体封装体
TW200845249A (en) * 2007-05-09 2008-11-16 Ultrachip Inc IC chip having finger-like bumps bonded on multi-windows
CN101355044A (zh) * 2007-07-23 2009-01-28 东部高科股份有限公司 系统级封装及其制造方法
CN103871989A (zh) * 2012-12-10 2014-06-18 丰田自动车株式会社 半导体装置

Also Published As

Publication number Publication date
CN106449575A (zh) 2017-02-22

Similar Documents

Publication Publication Date Title
KR100861153B1 (ko) 반도체장치
US10163844B2 (en) Semiconductor device having conductive bumps of varying heights
TWI381464B (zh) The bump structure and its making method
JP4094656B2 (ja) 半導体装置
US20090001567A1 (en) IC chip with finger-like bumps
US20020048158A1 (en) Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
WO2010146884A1 (ja) 半導体チップおよびその実装構造
US7394164B2 (en) Semiconductor device having bumps in a same row for staggered probing
US8786082B2 (en) Semiconductor structure having no adjacent bumps between two adjacent pads
KR20110108729A (ko) 이중 범프 구조를 갖는 반도체 칩 및 이를 포함하는 스마트 카드
US20130334684A1 (en) Substrate structure and package structure
JP4293563B2 (ja) 半導体装置及び半導体パッケージ
US20080284009A1 (en) Dimple free gold bump for drive IC
JP2009224617A (ja) 配線基板
TWI770287B (zh) 半導體裝置
CN106449575B (zh) 半导体装置的凸块结构
CN211088254U (zh) 半导体装置的凸块结构
TWI685077B (zh) 半導體裝置之凸塊結構
TWM513452U (zh) 半導體裝置之凸塊結構
CN113130473A (zh) 芯片封装结构
TWI361476B (en) Semiconductor package and display apparatus
JP3824545B2 (ja) 配線基板、それを用いた半導体装置、それらの製造方法
CN103515329A (zh) 基板结构与使用该基板结构的半导体封装件
JP4585564B2 (ja) 半導体装置
JP2007141969A (ja) テープ配線基板およびその製造方法ならびに半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant