WO2017082029A1 - 多層基板、部品実装基板及び部品実装基板の製造方法 - Google Patents

多層基板、部品実装基板及び部品実装基板の製造方法 Download PDF

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Abstract

実装部品が多層基板上において傾くことを抑制する。　本発明に係る多層基板は、主面を有する素体と、主面に設けられ、かつ、第１の外部電極ないし第ｎの外部電極と、素体内に設けられ、他の導体とは接続されていない第１のダミー層と、を備えており、主面の法線方向から見たときに、第ｍの外部電極から第１の外部電極ないし第ｎの外部電極の内の第ｍの外部電極に最も近い外部電極までの距離を距離Ｄｍと定義し、距離Ｄ１ないし距離Ｄｎの平均を平均Ｄａｖｅと定義し、法線方向から見たときに、第ｍの外部電極を中心とし距離Ｄｍを半径とする円形の領域を領域（Ａｍ）と定義し、第１のダミー層は、法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする領域（Ａｍ）の内の少なくとも一部の領域（Ａｍ）内に設けられていること、を特徴とする。

Description

多層基板、部品実装基板及び部品実装基板の製造方法
　本発明は、熱可塑性樹脂により作製された多層基板、部品実装基板及び部品実装基板の製造方法に関する。
　従来の多層基板に関する発明としては、例えば、特許文献１に記載の半導体実装方法が知られている。該半導体実装方法は、液晶ポリマのフィルムを用いたフレキシブル配線板の配線に半導体ベアチップのバンプを超音波フリップチップ接合技術により実装する方法である。半導体チップに液晶ポリマの略同方向に超音波振動を加えることにより、配線とバンプとを接合する。
　しかしながら、本願発明者は、特許文献１に記載の半導体実装方法では、半導体ベアチップが実装中に傾くおそれがあることを発見した。そして、本願発明者は、半導体ベアチップが傾く理由を以下のように考察した。
　半導体ベアチップは、バンプが密に存在する密領域と、該バンプが疎に存在する疎領域とを有する場合がある。この場合、フレキシブル配線板は、半導体ベアチップのバンプが接合される配線が密に存在する密領域と、該配線が疎に存在する疎領域とを有する。そのため、実装時には、密領域では相対的に多くのバンプ及び配線が接触し、疎領域では相対的に少ないバンプ及び配線が接触する。
　ここで、半導体ベアチップに超音波振動を加える際には、半導体ベアチップの上面を実装機により押さえつけることで、半導体ベアチップをフレキシブル配線板に押しつける。そのため、半導体ベアチップからフレキシブル配線板に力が加わる。密領域では相対的に多くのバンプ及び配線が接触し、疎領域では相対的に少ないバンプ及び配線が接触しているので、密領域に加わる力は疎領域に加わる力よりも大きくなる。これにより、密領域における配線が疎領域における配線よりも大きく沈み込み、半導体ベアチップが傾く。半導体ベアチップが傾いた状態で実装機により半導体ベアチップの上面を押さえて超音波振動を加えると、半導体ベアチップの上面の一部に力が集中する。その結果、半導体ベアチップの破損が生じるおそれがある。
特開２００６－１２０６８３号公報
　そこで、本発明の目的は、実装部品が多層基板上において傾くことを抑制できる多層基板、部品実装基板及び部品実装基板の製造方法を提供することである。
　本発明の一形態に係る多層基板は、主面を有し、かつ、可撓性を有する素体と、前記主面に設けられ、かつ、実装部品の実装に用いられる第１の外部電極ないし第ｎ（ｎは、３以上の整数）の外部電極と、前記素体内に設けられ、フローティング状態である少なくとも１以上の第１のダミー導体と、を備えており、前記主面の法線方向から見たときに、第ｍ（ｍは、１以上ｎ以下の整数）の外部電極から前記第１の外部電極ないし前記第ｎの外部電極の内の該第ｍの外部電極に最も近い外部電極までの距離を距離Ｄｍと定義し、距離Ｄ１ないし距離Ｄｎの平均を平均Ｄａｖｅと定義し、前記法線方向から見たときに、第ｍの外部電極を中心とし距離Ｄｍを半径とする円形の領域を領域Ａｍと定義し、前記第１のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする１以上の領域Ａｍの内の少なくとも一部の領域Ａｍ内に設けられていること、を特徴とする。
　本発明の一形態に係る部品実装基板は、前記多層基板と、第１のバンプないし第ｎ（ｎは、３以上の整数）のバンプを備えており、かつ、前記主面上に実装される前記実装部品と、を備えており、前記第１の外部電極ないし前記第ｎの外部電極はそれぞれ、前記第１のバンプないし前記第ｎのバンプと超音波接合されていること、を特徴とする。
　本発明の一形態に係る部品実装基板の製造方法は、主面を有し、かつ、可撓性を有する素体と、前記主面に設けられている第１の外部電極ないし第ｎ（ｎは、３以上の整数）の外部電極と、前記素体内に設けられ、フローティング状態である少なくとも１以上の第１のダミー導体と、を備えており、前記主面の法線方向から見たときに、第ｍ（ｍは、１以上ｎ以下の整数）の外部電極から前記第１の外部電極ないし前記第ｎの外部電極の内の該第ｍの外部電極に最も近い外部電極までの距離を距離Ｄｍと定義し、距離Ｄ１ないし距離Ｄｎの平均を平均Ｄａｖｅと定義し、前記法線方向から見たときに、第ｍの外部電極を中心とし距離Ｄｍを半径とする円形の領域を領域Ａｍと定義し、前記第１のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする領域Ａｍの内の少なくとも一部の領域Ａｍ内に設けられている、多層基板と、第１のバンプないし第ｎ（ｎは、３以上の整数）のバンプを備えている実装部品と、を備えた部品実装基板の製造方法であって、前記第１の外部電極ないし前記第ｎの外部電極及び前記第１のダミー導体を備える前記多層基板を形成する工程と、前記第１の外部電極ないし前記第ｎの外部電極のそれぞれを前記第１のバンプないし前記第ｎのバンプに超音波溶接させる工程と、を備えていること、を特徴とする。
　本発明によれば、実装部品が多層基板上において傾くことを抑制できる。
図１は、本発明の一実施形態に係る部品実装基板１０の外観斜視図である。 図２は、実装部品１４の外観斜視図である。 図３は、多層基板１２の分解斜視図である。 図４は、絶縁体シート１６－１を上側から見た図である。 図５は、絶縁体シート１６－２を上側から見た図である。 図６は、図１のＡ－Ａにおける断面構造図である。 図７は、部品実装基板１０の製造時の断面構造図である。 図８は、部品実装基板１０の製造時の断面構造図である。 図９は、部品実装基板１０の製造時の断面構造図である。 図１０は、部品実装基板１０の製造時の断面構造図である。 図１１は、第１の変形例に係る多層基板１２ａの絶縁体シート１６－２を上側から見た図である。 図１２は、第１の変形例に係る部品実装基板１０ａの断面構造図である。 図１３は、第２の変形例に係る多層基板１２ｂの絶縁体シート１６－２を上側から見た図である。 図１４は、第２の変形例に係る部品実装基板１０ｂの断面構造図である。 図１５は、第３の変形例に係る多層基板１２ｃの絶縁体シート１６－２を上側から見た図である。 図１６は、第３の変形例に係る部品実装基板１０ｃの断面構造図である。 図１７は、第４の変形例に係る部品実装基板１０ｄの断面構造図である。 図１８は、第５の変形例に係る部品実装基板１０ｅの断面構造図である。 図１９は、第６の変形例に係る部品実装基板１０ｆの断面構造図である。 図２０は、第７の変形例に係る部品実装基板１０ｇの断面構造図である。
（実施形態）
＜多層基板及び部品実装基板の構成＞
　以下に、本発明の一実施形態に係る多層基板及び部品実装基板の構成について図面を参照しながら説明する。図１は、本発明の一実施形態に係る部品実装基板１０の外観斜視図である。図２は、実装部品１４の外観斜視図である。図３は、多層基板１２の分解斜視図である。図４は、絶縁体シート１６－１を上側から見た図である。図５は、絶縁体シート１６－２を上側から見た図である。図６は、図１のＡ－Ａにおける断面構造図である。以下では、多層基板１２の積層方向を上下方向（素体の主面の法線方向の一例）と定義する。また、多層基板１２を上側から見たときの長手方向を左右方向と定義し、多層基板１２を上側から見たときの短手方向を前後方向と定義する。上下方向、左右方向及び前後方向は互いに直交している。
　部品実装基板１０は、例えば、携帯電話等の電子機器内に設けられる半導体集積回路を含むモジュールである。部品実装基板１０は、図１に示すように、多層基板１２及び実装部品１４を備えている。
　実装部品１４は、例えば、ＲＦＩＣ又はＣＣＤ等の撮像素子といった半導体集積回路であり、図２に示すように、本体１１４及びバンプ１１６－１～１１６－１４を備えている。本体１１４は、上側から見たときに、長方形をなす板状をなしている。以下では、本体１１４の上側の主面を表面と呼び、本体１１４の下側の主面を裏面と呼ぶ。
　バンプ１１６－１～１１６－１４（第１のバンプないし第ｎのバンプの一例）は、本体１１４の裏面上に設けられており、多層基板１２との接続に用いられる外部端子である。バンプ１１６－１～１１６－１４は、例えば、金等の金属により作製されており、実装前の状態で球状又は半球状をなしている。バンプ１１６－１～１１６－１４は、本体１１４の裏面の外縁に沿って並んでいる。具体的には、バンプ１１６－１～１１６－４は、本体１１４の裏面の左側の辺に沿って後ろ側から前側へとこの順に並んでいる。バンプ１１６－４～１１６－７は、本体１１４の裏面の前側の辺に沿って左側から右側へとこの順に並んでいる。バンプ１１６－７～１１６－１１は、本体１１４の裏面の右側の辺に沿って前側から後ろ側へとこの順に並んでいる。バンプ１１６－１１～１１６－１４は、本体１１４の裏面の後ろ側の辺に沿って右側から左側へとこの順に並んでいる。バンプ１１６－１～１１６－１４は、左右方向および前後方向において隣り合うもの同士の間隔は不均一である。これにより、バンプ１１６－１～１１６－１４が密に配置されている領域とバンプ１１６－１～１１６－１４が疎に配置されている領域とが存在している。
　多層基板１２は、実装部品１４が実装されるフレキシブル基板である。多層基板１２は、図３に示すように、素体１１、保護層１７、外部電極２０－１～２０－１４，２４－１～２４－１４、配線導体層２２－１～２２－３、ダミー導体層２６－１，２８－１及びビアホール導体ｖ１～ｖ４を備えている。なお、配線導体層は、配線導体層２２－１～２２－３以外にも設けられているが、配線導体層２２－１～２２－３以外の配線導体層については図３では省略した。同様に、ビアホール導体は、ビアホール導体ｖ１～ｖ４以外にも設けられているが、ビアホール導体ｖ１～ｖ４以外のビアホール導体については図３では省略した。また、図３では、代表的な配線導体層及びビアホール導体にのみ参照符号を付してある。
　素体１１は、図３に示すように、上側から見たときに、長方形をなす可撓性の板状部材である。素体１１の長辺は、左右方向と平行である。素体１１は、図３に示すように、絶縁体シート１６－１～１６－５（複数の絶縁体層の一例）が上側から下側へとこの順に積層されて構成されている積層体である。以下では、素体１１の上側の主面を表面と称し、素体１１の下側の主面を裏面と称す。
　絶縁体シート１６－１～１６－５は、図３に示すように、上側から見たときに、長方形状をなしており、素体１１と同じ形状をなしている。絶縁体シート１６－１～１６－５の長辺は、左右方向と平行である。絶縁体シート１６－１～１６－５は、ポリイミドや液晶ポリマ等の可撓性を有する熱可塑性樹脂により作製されている絶縁体層である。以下では、絶縁体シート１６－１～１６－５の上側の主面を表面と称し、絶縁体シート１６－１～１６－５の下側の主面を裏面と称す。
　外部電極２０－１～２０－１４（第１の外部電極ないし第ｎの外部電極の一例）は、長方形状の導体層であり、絶縁体シート１６－１の表面において、バンプ１１６－１～１１６－１４に対応するように設けられている。以下に、外部電極２０－１～２０－１４の配置についてより詳細に説明する。
　多層基板１２において、上側から見たときに、実装部品１４と重なる領域を領域Ａ０と呼ぶ。外部電極２０－１～２０－１４は、領域Ａ０内において領域Ａ０の外縁に沿って並んでいる。具体的には、外部電極２０－１～２０－４は、領域Ａ０の左側の辺に沿って後ろ側から前側へとこの順に並んでいる。外部電極２０－４～２０－７は、領域Ａ０の前側の辺に沿って左側から右側へとこの順に並んでいる。外部電極２０－７～２０－１１は、領域Ａ０の右側の辺に沿って前側から後ろ側へとこの順に並んでいる。外部電極２０－１１～２０－１４は、領域Ａ０の後ろ側の辺に沿って右側から左側へとこの順に並んでいる。
　ところで、外部電極２０－１～２０－１４において隣り合うもの同士の左右方向および前後方向の間隔は不均一である。これにより、外部電極２０－１～２０－１４が密に配置されている領域と外部電極２０－１～２０－１４が疎に配置されている領域とが存在している。その結果、上側から見たときに、外部電極２０－１～２０－１４のそれぞれから最も近い外部電極までの距離も不均一である。そこで、以下のように距離Ｄ１～Ｄ１４を定義する（図４参照）。
（１）距離Ｄ１：上側から見たときに、外部電極２０－１から外部電極２０－１～２０－１４の内の外部電極２０－１に最も近い外部電極（外部電極２０－２）までの距離
（２）距離Ｄ２：上側から見たときに、外部電極２０－２から外部電極２０－１～２０－１４の内の外部電極２０－２に最も近い外部電極（外部電極２０－３）までの距離
（３）距離Ｄ３：上側から見たときに、外部電極２０－３から外部電極２０－１～２０－１４の内の外部電極２０－３に最も近い外部電極（外部電極２０－４）までの距離
（４）距離Ｄ４：上側から見たときに、外部電極２０－４から外部電極２０－１～２０－１４の内の外部電極２０－４に最も近い外部電極（外部電極２０－３）までの距離
（５）距離Ｄ５：上側から見たときに、外部電極２０－５から外部電極２０－１～２０－１４の内の外部電極２０－５に最も近い外部電極（外部電極２０－４）までの距離
（６）距離Ｄ６：上側から見たときに、外部電極２０－６から外部電極２０－１～２０－１４の内の外部電極２０－６に最も近い外部電極（外部電極２０－７）までの距離
（７）距離Ｄ７：上側から見たときに、外部電極２０－７から外部電極２０－１～２０－１４の内の外部電極２０－７に最も近い外部電極（外部電極２０－８）までの距離
（８）距離Ｄ８：上側から見たときに、外部電極２０－８から外部電極２０－１～２０－１４の内の外部電極２０－８に最も近い外部電極（外部電極２０－９）までの距離
（９）距離Ｄ９：上側から見たときに、外部電極２０－９から外部電極２０－１～２０－１４の内の外部電極２０－９に最も近い外部電極（外部電極２０－１０）までの距離
（１０）距離Ｄ１０：上側から見たときに、外部電極２０－１０から外部電極２０－１～２０－１４の内の外部電極２０－１０に最も近い外部電極（外部電極２０－１１）までの距離
（１１）距離Ｄ１１：上側から見たときに、外部電極２０－１１から外部電極２０－１～２０－１４の内の外部電極２０－１１に最も近い外部電極（外部電極２０－１０）までの距離
（１２）距離Ｄ１２：上側から見たときに、外部電極２０－１２から外部電極２０－１～２０－１４の内の外部電極２０－１２に最も近い外部電極（外部電極２０－１３）までの距離
（１３）距離Ｄ１３：上側から見たときに、外部電極２０－１３から外部電極２０－１～２０－１４の内の外部電極２０－１３に最も近い外部電極（外部電極２０－１４）までの距離
（１４）距離Ｄ１４：上側から見たときに、外部電極２０－１４から外部電極２０－１～２０－１４の内の外部電極２０－１４に最も近い外部電極（外部電極２０－１３）までの距離
　距離Ｄ１～Ｄ１４の平均を平均Ｄａｖｅと定義する。この場合、距離Ｄ１～Ｄ１４及び平均Ｄａｖｅの間には以下の式（１）が成立している。
Ｄ１＞Ｄ２＝Ｄ６＞Ｄ７＞Ｄａｖｅ＞Ｄ５＝Ｄ８＝Ｄ９＝Ｄ１０＝Ｄ１１＞Ｄ３＝Ｄ４＝Ｄ１２＝Ｄ１３＝Ｄ１４・・・（１）
　以上のように配置された外部電極２０－１～２０－１４は、実装部品１４の実装に用いられる。具体的には、外部電極２０－１～２０－１４はそれぞれ、バンプ１１６－１～１１６－１４と超音波溶接により接合（超音波接合ともいう）される。超音波溶接の際に、図６に示すように、バンプ１１６－１～１１６－１４の下端はわずかにつぶれる。すなわち、バンプ１１６－１～１１６－１４は、点で外部電極２０－１～２０－１４と接触しているのではなく、面で外部電極２０－１～２０－１４と接触している。
　保護層１７は、絶縁体シート１６－１の表面の略全面を覆う樹脂層である。ただし、保護層１７には、図３に示すように、長方形状の開口２１－１～２１－１４が設けられている。開口２１－１～２１－１４とは、保護層１７が設けられていない部分である。外部電極２０－１～２０－１４はそれぞれ、開口２１－１～２１－１４を介して多層基板１２の外部に露出している。
　外部電極２４－１～２４－１４は、上側から見たときに、長方形状をなしており、プリント配線板等の回路基板（図示せず）への実装に用いられると共に外部電極２４－１～２４－１４の内の少なくとも一部は回路基板と電気的に接続されている。外部電極２４－１～２４－１４は、絶縁体シート１６－５の裏面の外縁に沿って並んでいる。具体的には、外部電極２４－１～２４－４は、絶縁体シート１６－５の裏面の左側の辺に沿って後ろ側から前側へとこの順に並んでいる。外部電極２４－４～２４－８は、絶縁体シート１６－５の裏面の前側の辺に沿って左側から右側へとこの順に並んでいる。外部電極２４－８～２４－１０は、絶縁体シート１６－５の裏面の右側の辺に沿って前側から後ろ側へとこの順に並んでいる。外部電極２４－１０～２４－１４は、絶縁体シート１６－５の裏面の後ろ側の辺に沿って右側から左側へとこの順に並んでいる。
　配線導体層２２－１～２２－３（第２の平面導体の一例）はそれぞれ、絶縁体シート１６－２～１６－４の表面に設けられている線状の平面導体である。すなわち、配線導体層２２－１～２２－３は、素体１１内に設けられている。ビアホール導体ｖ１～ｖ４はそれぞれ、絶縁体シート１６－２～１６－５を上下方向に貫通している。ビアホール導体ｖ１は、配線導体層２２－１と配線導体層２２－２とを接続している。ビアホール導体ｖ２は、配線導体層２２－２と配線導体層２２－３とを接続している。ビアホール導体ｖ３，ｖ４は、配線導体層２２－３と外部電極２４－１～２４－１４とを接続している。なお、絶縁体シート１６－１にもビアホール導体及び配線導体層が設けられているが、図３では省略されている。以上のような配線導体層２２－１～２２－３、ビアホール導体ｖ１～ｖ４、図示しない配線導体層及び図示しないビアホール導体を介して、外部電極２０－１～２０－１４と外部電極２４－１～２４－１４とが電気的に接続されている。
　ところで、実装部品が多層基板上において傾くことを抑制するために、多層基板１２はダミー導体層２６－１，２８－１（第１のダミー導体・第１の平面導体の一例）を備えている。以下に、ダミー導体層２６－１，２８－１についてより詳細に説明する。
　まず、図５に示すように、上側から見たときに、外部電極２０－１～２０－１４（第ｍの外部電極の一例）のそれぞれの重心を中心とし距離Ｄ１～Ｄ１４（距離Ｄｍの一例）のそれぞれを半径とする円形の領域を領域Ａ１～Ａ１４（領域Ａｍの一例）（図５では、領域Ａ１１，Ａ１４のみを図示）と定義する。
　ダミー導体層２６－１，２８－１はそれぞれ、絶縁体シート１６－２の表面（すなわち、素体１１内）に設けられている長方形状の平面導体であり、他の導体とは接続されていないことによりフローティング状態となっている。フローティング状態とは、導体が電源電位等に接続されていない状態を意味する。ダミー導体層２６－１，２８－１はそれぞれ、上側から見たときに、領域Ａ１４，Ａ１１内に設けられている。本実施形態では、ダミー導体層２６－１は、左右方向に延在する帯状をなしており、上側から見たときに、外部電極２０－１３，２０－１４と重なっている。また、ダミー導体層２８－１は、前後方向に延在する帯状をなしており、上側から見たときに、外部電極２０－１０，２０－１１と重なっている。領域Ａ１４，Ａ１１は、平均Ｄａｖｅよりも小さな距離Ｄ３～Ｄ５，Ｄ８～Ｄ１４を半径とする領域Ａ３～Ａ５，Ａ８～Ａ１４の内の少なくとも一部の領域である。
　領域Ａ３～Ａ５，Ａ８～Ａ１４に対応する外部電極２０－３～２０－５，２０－８～２０－１４の近くには外部電極が存在するため、領域Ａ３～Ａ５，Ａ８～Ａ１４は外部電極が密に配置された領域である。そこで、外部電極が密に配置された領域Ａ３～Ａ５，Ａ８～Ａ１４の内の少なくとも一部の領域Ａ１４，Ａ１１内のそれぞれにダミー導体層２６－１，２８－１が配置されている。特に、ダミー導体層２６－１が設けられている領域Ａ１４は、最も小さな距離Ｄ１４を半径とする領域である。ダミー導体層２８－１が設けられている領域Ａ１１は、６番目に小さな距離Ｄ１１を半径とする領域である。
＜部品実装基板の製造方法＞
　以下に、部品実装基板１０の製造方法について図面を参照しながら説明する。図７～図１０は、部品実装基板１０の製造時の断面構造図である。以下では、一つの多層基板１２が作製される場合を例にとって説明するが、実際には、大判の絶縁体シートが積層及びカットされることにより、同時に複数の多層基板１２が作製される。
　まず、液晶ポリマにより作製された絶縁体シート１６－１～１６－５を準備する。次に、絶縁体シート１６－１～１６－５の一方の主面の全面に銅箔を形成する。具体的には、絶縁体シート１６－１～１６－４の表面に銅箔を張り付ける。絶縁体シート１６－５の裏面に銅箔を張り付ける。更に、絶縁体シート１６－１～１６－５の銅箔の表面に、例えば、防錆のための亜鉛鍍金を施して、平滑化する。なお、銅箔以外の金属箔が用いられてもよい。
　次に、絶縁体シート１６－１の表面上に形成された銅箔をパターニングすることにより、図３に示すように、外部電極２０－１～２０－１４及び図示しない配線導体層を絶縁体シート１６－１の表面上に形成する。具体的には、絶縁体シート１６－１の表面の銅箔上に、図３に示す外部電極２０－１～２０－１４及び図示しない配線導体層と同じ形状のレジストを印刷する。そして、銅箔に対してエッチング処理を施すことにより、レジストにより覆われていない部分の銅箔を除去する。その後、洗浄液（レジスト除去液）を吹き付けてレジストを除去する。これにより、図３に示すような、外部電極２０－１～２０－１４及び図示しない配線導体層が絶縁体シート１６－１の表面上にフォトリソグラフィ工程により形成される。
　次に、図３に示すように、配線導体層２２－１～２２－３及びダミー導体層２６－１，２８－１を絶縁体シート１６－２～１６－４の表面上にそれぞれ形成する。また、図３に示すように、外部電極２４－１～２４－１４を絶縁体シート１６－５の裏面上に形成する。なお、配線導体層２２－１～２２－３、外部電極２４－１～２４－１４及びダミー導体層２６－１，２８－１の形成工程は、外部電極２０－１～２０－１４及び図示しない配線導体層の形成工程と同じであるので説明を省略する。
　次に、絶縁体シート１６－１～１６－５のビアホール導体ｖ１～ｖ４及び図示しないビアホール導体が形成される位置にレーザービームを照射することによって貫通孔を形成する。そして、貫通孔に銅や銀等の金属を主成分とする導電性ペーストを充填する。
　次に、熱圧着により多層基板１２を形成する。具体的には、図７に示すように、絶縁体シート１６－１～１６－５を積層した後、絶縁体シート１６－１～１６－５に対して加圧処理及び加熱処理（すなわち、熱圧着）を施す。加圧処理は、上下方向から絶縁体シート１６－１～１６－５を挟むことにより行う。絶縁体シート１６－１～１６－５に対して加圧処理及び加熱処理を施すことにより、絶縁体シート１６－１～１６－５が軟化すると共に、貫通孔内の導電性ペーストが固化する。これにより、絶縁体シート１６－１～１６－５が接合されると共に、ビアホール導体ｖ１～ｖ４が形成される。以上の工程により、図８に示すように、素体１１が形成される。
　次に、図９に示すように、樹脂（レジスト）ペーストをスクリーン印刷により塗布することにより、絶縁体シート１６－１の表面上に保護層１７を形成する。以上の工程を経て、多層基板１２が完成する。
　次に、図１０に示すように、多層基板１２に実装部品１４を実装する。具体的には、外部電極２０－１～２０－１４とバンプ１１６－１～１１６－１４とが接触するように、実装部品１４を多層基板１２上に配置する。その後、超音波接合機Ｔを実装部品１４の上面に押し当てて、超音波接合機Ｔを作動させる。これにより、超音波振動が本体１１４を介してバンプ１１６－１～１１６－１４及び外部電極２０－１～２０－１４に伝わる。そして、外部電極２０－１～２０－１４とバンプ１１６－１～１１６－１４とが超音波振動により冶金結合する。以上の工程を経て、部品実装基板１０が完成する。
＜効果＞
　以上のように構成された部品実装基板１０及び多層基板１２によれば、実装部品１４が多層基板１２上において傾くことを抑制できる。多層基板１２の比較例に係る多層基板として、ダミー導体層２６－１，２８－１を備えていない多層基板を例に挙げる。比較例に係る多層基板の各構成の参照符号については、多層基板１２の参照符号を流用する。
　比較例に係る多層基板において、領域Ａ３～Ａ５，Ａ８～Ａ１４は、平均Ｄａｖｅよりも小さな距離Ｄ３～Ｄ５，Ｄ８～Ｄ１４を半径とする領域である。このような領域Ａ３～Ａ５，Ａ８～Ａ１４に対応する外部電極２０－３～２０－５，２０－８～２０－１４の近くには外部電極が存在するため、領域Ａ３～Ａ５，Ａ８～Ａ１４は外部電極が密に配置された領域である。一方、領域Ａ１，Ａ２，Ａ６，Ａ７は外部電極が疎に配置された領域である。したがって、比較例に係る多層基板では、超音波接合の際に、領域Ａ３～Ａ５，Ａ８～Ａ１４に加わる力が領域Ａ１，Ａ２，Ａ６，Ａ７に加わる力よりも大きくなる。その結果、領域Ａ３～Ａ５，Ａ８～Ａ１４が領域Ａ１，Ａ２，Ａ６，Ａ７よりも大きく沈みこみ、実装部品１４が傾く。
　そこで、多層基板１２では、ダミー導体層２６－１，２８－１が、上側から見たときに、領域Ａ３～Ａ５，Ａ８～Ａ１４の内の一部の領域Ａ１４，Ａ１１内に設けられている。ダミー導体層２６－１，２８－１は、絶縁体シート１６－１～１６－５よりも変形しにくい。そのため、ダミー導体層２６－１，２８－１は、領域Ａ１４，Ａ１１が沈み込むことを抑制する。その結果、部品実装基板１０及び多層基板１２によれば、実装部品１４が多層基板１２上において傾くことを抑制できる。そして、実装部品１４が傾くことが抑制されると、実装部品１４が破損する等の問題が生じることが抑制される。
　また、部品実装基板１０及び多層基板１２によれば、以下の理由によっても、実装部品１４が多層基板１２上において傾くことをより効果的に抑制できる。領域Ａ１４は、最も小さな距離Ｄ１４を半径とする領域である。したがって、実装部品１４の実装時において、領域Ａ１４が沈み込む量は、領域Ａ１～Ａ１４が沈み込む量の中で最大である。ただし、領域Ａ３，Ａ４，Ａ１２，Ａ１３，Ａ１４が沈み込む量は互いに実質的に等しい。そこで、多層基板１２では、ダミー導体層２６－１は、上側から見たときに、領域Ａ１４内に設けられている。これにより、沈み込みが大きな領域の数が減るので、実装部品１４が多層基板１２上において傾くことがより効果的に抑制される。なお、沈み込みが大きな領域Ａ３，Ａ４，Ａ１２，Ａ１３，Ａ１４内の全てにダミー導体層が設けられることが最も好ましい。
　また、部品実装基板１０及び多層基板１２によれば、ダミー導体層２６－１，２８－１は、外部電極２０－１～２０－１４が設けられている絶縁体シート１６－１とは異なる絶縁体シート１６－２に設けられている。したがって、ダミー導体層２６－１，２８－１と外部電極２０－１～２０－１４とが短絡することが抑制される。
（第１の変形例）
　以下に、第１の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図１１は、第１の変形例に係る多層基板１２ａの絶縁体シート１６－２を上側から見た図である。図１２は、第１の変形例に係る部品実装基板１０ａの断面構造図である。
　多層基板１２ａは、以下の２点において多層基板１２と相違する。第１の相違点は、ダミー導体層２６－１，２８－１の形状及び位置である。第２の相違点は、ダミー導体層２６－２，２８－２，３０－１，３２－１，３４－１，３６－１，３０－２，３２－２，３４－２，３６－２，４０－１，４２－１，４４－１，４６－１，４０－２，４２－２，４４－２，４６－２（第２のダミー導体の一例）（ダミー導体層３０－２，３４－２，４０－２，４２－２，４４－２，４６－２については図１１及び図１２に図示せず）の有無である。以下に係る第１の相違点及び第２の相違点を中心に多層基板１２ａ及び部品実装基板１０ａについて説明する。
　まず、第１の相違点について説明する。ダミー導体層２６－１，２８－１は、上側から見たときに、長方形状をなしている。また、ダミー導体層２６－１は、上側から見たときに、外部電極２０－１３と外部電極２０－１４との間に位置しており、外部電極２０－１３，２０－１４と重なっていない。
　次に、第２の相違点について説明する。ダミー導体層２６－２，２８－２はそれぞれ、ダミー導体層２６－１，２８－１が設けられている絶縁体シート１６－２とは異なる絶縁体シート１６－３の表面（すなわち、素体１１内）に設けられている長方形状の導体層であり、他の導体とは接続されていないことによりフローティング状態となっている。ダミー導体層２６－２は、ダミー導体層２６－１と同じ形状をなしており、上側から見たときに、ダミー導体層２６－１と一致した状態で重なっている。ダミー導体層２８－２は、ダミー導体層２８－１と同じ形状をなしており、上側から見たときに、ダミー導体層２８－１と一致した状態で重なっている。
　ダミー導体層３０－１，３２－１，３４－１，３６－１はそれぞれ、ダミー導体層２６－１が設けられている絶縁体シート１６－２の表面に設けられており、ダミー導体層２６－１の周囲を囲むように配置されている。すなわち、ダミー導体層３０－１，３２－１，３４－１，３６－１は、上側から見たときに、ダミー導体層２６－１とは重なっていない。具体的には、ダミー導体層３０－１は、ダミー導体層２６－１に対して右側に配置されている。ダミー導体層３２－１は、ダミー導体層２６－１に対して後ろ側に配置されている。ダミー導体層３４－１は、ダミー導体層２６－１に対して左側に配置されている。ダミー導体層３６－１は、ダミー導体層２６－１に対して前側に配置されている。ただし、ダミー導体層３０－１，３２－１，３４－１，３６－１の中心は、上側から見たときに、領域Ａ１４内に配置されている。
　ダミー導体層３０－２，３２－２，３４－２，３６－２はそれぞれ、ダミー導体層２６－２が設けられている絶縁体シート１６－３の表面に設けられており、ダミー導体層２６－２の周囲を囲むように配置されている。すなわち、ダミー導体層３０－２，３２－２，３４－２，３６－２は、ダミー導体層２６－１，２６－２とは重なっていない。具体的には、ダミー導体層３０－２は、ダミー導体層２６－２に対して右側に配置されている。ダミー導体層３２－２は、ダミー導体層２６－２に対して後ろ側に配置されている。ダミー導体層３４－２は、ダミー導体層２６－２に対して左側に配置されている。ダミー導体層３６－２は、ダミー導体層２６－２に対して前側に配置されている。ただし、ダミー導体層３０－２，３２－２，３４－２，３６－２の中心は、上側から見たときに、領域Ａ１４内に配置されている。
　ダミー導体層４０－１，４２－１，４４－１，４６－１はそれぞれ、ダミー導体層２８－１が設けられている絶縁体シート１６－２の表面に設けられており、ダミー導体層２８－１の周囲を囲むように配置されている。すなわち、ダミー導体層４０－１，４２－１，４４－１，４６－１は、ダミー導体層２８－１とは重なっていない。具体的には、ダミー導体層４０－１は、ダミー導体層２８－１に対して右側に配置されている。ダミー導体層４２－１は、ダミー導体層２８－１に対して後ろ側に配置されている。ダミー導体層４４－１は、ダミー導体層２８－１に対して左側に配置されている。ダミー導体層４６－１は、ダミー導体層２８－１に対して前側に配置されている。ただし、ダミー導体層４０－１，４２－１，４４－１，４６－１の中心は、上側から見たときに、領域Ａ１１内に配置されている。
　ダミー導体層４０－２，４２－２，４４－２，４６－２はそれぞれ、ダミー導体層２８－２が設けられている絶縁体シート１６－３の表面に設けられており、ダミー導体層２８－２の周囲を囲むように配置されている。すなわち、ダミー導体層４０－２，４２－２，４４－２，４６－２は、ダミー導体層２８－１，２８－２とは重なっていない。具体的には、ダミー導体層４０－２は、ダミー導体層２８－２に対して右側に配置されている。ダミー導体層４２－２は、ダミー導体層２８－２に対して後ろ側に配置されている。ダミー導体層４４－２は、ダミー導体層２８－２に対して左側に配置されている。ダミー導体層４６－２は、ダミー導体層２８－２に対して前側に配置されている。ただし、ダミー導体層４０－２，４２－２，４４－２，４６－２の中心は、上側から見たときに、領域Ａ１１内に配置されている。
　以上のように構成された多層基板１２ａ及び部品実装基板１０ａは、多層基板１２及び部品実装基板１０と同じ作用効果を奏することができる。
　また、多層基板１２ａ及び部品実装基板１０ａでは、ダミー導体層２６－１の周囲にダミー導体層３０－１，３２－１，３４－１，３６－１が設けられている。これにより、多層基板１２ａの圧着時等において、ダミー導体層２６－１が前後左右方向にずれることがダミー導体層３０－１，３２－１，３４－１，３６－１により妨げられる。ダミー導体層２６－２，２８－１，２８－２についても同じ理由により前後左右方向にずれることが妨げられる。したがって、ダミー導体層２６－１，２６－２，２８－１，２８－２を効果的に機能させることができ、実装部品１４が多層基板１２上で傾くことが効果的に抑制される。
（第２の変形例）
　以下に、第２の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図１３は、第２の変形例に係る多層基板１２ｂの絶縁体シート１６－２を上側から見た図である。図１４は、第２の変形例に係る部品実装基板１０ｂの断面構造図である。
　多層基板１２ｂは、図１３に示すように、ダミー導体層２６－１，２６－２，２８－１，２８－２，３０－１，３２－１，３４－１，３６－１，３０－２，３２－２，３４－２，３６－２，４０－１，４２－１，４４－１，４６－１，４０－２，４２－２，４４－２，４６－２が設けられている位置において多層基板１２ａと相違する。より詳細には、ダミー導体層２６－１，２６－２は、上側から見たときに、外部電極２０－１４と重なっている。また、ダミー導体層２８－１，２８－２は、上側から見たときに、外部電極２０－１１と重なっている。多層基板１２ｂにおけるダミー導体層２６－１，２６－２，２８－１，２８－２とダミー導体層３０－１，３２－１，３４－１，３６－１，３０－２，３２－２，３４－２，３６－２，４０－１，４２－１，４４－１，４６－１，４０－２，４２－２，４４－２，４６－２との位置関係については、多層基板１２ａのこれらの位置関係と同じであるので説明を省略する。
　以上のように構成された多層基板１２ｂ及び部品実装基板１０ｂは、多層基板１２ｂ及び部品実装基板１０ｂと同じ作用効果を奏することができる。
　また、ダミー導体層２６－１，２６－２は、外部電極２０－１の直下に位置している。そのため、実装部品１４の実装時に、外部電極２０－１が下側に押されて沈むことがダミー導体層２６－１，２６－２によって効果的に抑制される。同じ理由により外部電極２０－６も下側に沈むことが抑制される。その結果、実装部品１４が多層基板１２上において傾くことをより効果的に抑制できる。
　また、多層基板１２ｂでは、ダミー導体層２６－１が外部電極２０－１４の直下に位置している。そのため、ダミー導体層２６－１は、実装部品１４の実装時に、外部電極２０－１４により大きな力で下側に押される。これにより、ダミー導体層２６－１が前後左右方向にずれるおそれがある。
　そこで、多層基板１２ｂ及び部品実装基板１０ｂでは、ダミー導体層２６－１の周囲にダミー導体層３０－１，３２－１，３４－１，３６－１が設けられている。これにより、多層基板１２ｂの圧着時等において、ダミー導体層２６－１が前後左右方向にずれることがダミー導体層３０－１，３２－１，３４－１，３６－１により妨げられる。このように、外部電極２０－１の直下にダミー導体層２６－１が配置された多層基板１２ｂでは、ダミー導体層３０－１，３２－１，３４－１，３６－１を設けることがより好ましい。なお、ダミー導体層２６－２，２８－１，２８－２についても同じ理由により前後左右方向にずれることが抑制される。
　以上のように、上下に配置するダミー導体層の数や、前後方向又は左右方向に配置するダミー導体層の数を調整することにより、外部電極が沈み込む量を調整することが可能である。
（第３の変形例）
　以下に、第３の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図１５は、第３の変形例に係る多層基板１２ｃの絶縁体シート１６－２を上側から見た図である。図１６は、第３の変形例に係る部品実装基板１０ｃの断面構造図である。
　多層基板１２ｃは、図１５及び図１６に示すように、ダミー導体層３０－１，３０－２，３２－１，３２－２，３４－１，３４－２，３６－１，３６－２，４０－１，４０－２，４２－１，４２－２，４４－１，４４－２，４６－１，４６－２が設けられていない点において多層基板１２ａと相違する。このように、ダミー導体層３０－１，３０－２，３２－１，３２－２，３４－１，３４－２，３６－１，３６－２，４０－１，４０－２，４２－１，４２－２，４４－１，４４－２，４６－１，４６－２は必須ではない。
（第４の変形例）
　以下に、第４の変形例に係る多層基板について図面を参照しながら説明する。図１７は、第４の変形例に係る部品実装基板１０ｄの断面構造図である。
　多層基板１２ｄは、ダミー導体層２６－２の配置において多層基板１２ｃと相違する。多層基板１２ｄでは、ダミー導体層２６－２（第２のダミー導体の一例）は、上から見たときに、ダミー導体層２６－１（第１のダミー導体の一例）と重なっておらず、かつ、ダミー導体層２６－１が設けられている絶縁体シート１６－２と異なる絶縁体シート１６－３に設けられている。このように、ダミー導体層２６－１とダミー導体層２６－２とは、上から見たときに、重なっていなくてよい。
　また、図１７では示されていないが、ダミー導体層２８－２は、上から見たときに、ダミー導体層２８－１と重なっておらず、かつ、ダミー導体層２８－１が設けられている絶縁体シート１６－２と異なる絶縁体シート１６－３に設けられている。ただし、ダミー導体層２８－１，２８－２は、上側から見たときに、外部電極２０－１１に対して前側に位置しているので、図１７には表記されていない。
（第５の変形例）
　以下に、第５の変形例に係る多層基板について図面を参照しながら説明する。図１８は、第５の変形例に係る部品実装基板１０ｅの断面構造図である。
　多層基板１２ｅは、ダミー導体層２６－２の配置において多層基板１２ｄと相違する。多層基板１２ｅでは、ダミー導体層２６－２（第２のダミー導体の一例）は、上から見たときに、ダミー導体層２６－１（第１のダミー導体の一例）と重なっておらず、かつ、ダミー導体層２６－１が設けられている絶縁体シート１６－２に設けられている。本実施形態では、ダミー導体層２６－２は、ダミー導体層２６－１に対して右側に位置している。
　また、図１８では示されていないが、ダミー導体層２８－２は、上から見たときに、ダミー導体層２８－１と重なっておらず、かつ、ダミー導体層２８－１が設けられている絶縁体シート１６－２に設けられている。ただし、ダミー導体層２８－１，２８－２は、上側から見たときに、外部電極２０－１１に対して前側に位置しているので、図１８には表記されていない。
（第６の変形例）
　以下に、第６の変形例に係る多層基板について図面を参照しながら説明する。図１９は、第６の変形例に係る部品実装基板１０ｆの断面構造図である。
　多層基板１２ｆは、ダミー導体層２６－１の代わりに、ダミービアホール導体ｖｄ１～ｖｄ３（第１のダミー導体・第１のビアホール導体の一例）を備えており、ダミー導体層２８－１の代わりに、ダミービアホール導体ｖｄ４～ｖｄ６（ダミービアホール導体ｖｄ５，ｖｄ６については図示せず）を備えている点において、多層基板１２と相違する。
　ダミービアホール導体ｖｄ１～ｖｄ３は、上側から見たときに、領域Ａ１４内に設けられており、左側から右側へとこの順に並んでいる。ダミービアホール導体ｖｄ４～ｖｄ６は、上側から見たときに、領域Ａ１１内に設けられており、後ろ側から前側へとこの順に並んでいる。そのため、ダミービアホール導体ｖｄ５，ｖｄ６は、図１９では表記されていない。ダミービアホール導体ｖｄ１～ｖｄ６は、絶縁体シート１６－２を上下方向に貫通しており、他の導体とは接続されていないことによりフローティング状態となっている。ダミービアホール導体ｖｄ１～ｖｄ６の材料は、他のビアホール導体ｖ１～ｖ４（第２のビアホール導体の一例）と同じ工程で形成できるという観点から、フローティング状態ではない他のビアホール導体ｖ１～ｖ４の材料と同じであることが好ましい。
　以上のように構成された多層基板１２ｆ及び部品実装基板１０ｆは、多層基板１２及び部品実装基板１０と同じ作用効果を奏することができる。
（第７の変形例）
　以下に、第７の変形例に係る多層基板について図面を参照しながら説明する。図２０は、第７の変形例に係る部品実装基板１０ｇの断面構造図である。
　多層基板１２ｇは、ダミー導体層２６－１，２６－２，２８－１，２８－２を更に備えている点において、多層基板１２ｆと相違する。多層基板１２ｆのダミー導体層２６－１，２８－１は、多層基板１２のダミー導体層２６－１，２８－１と同じ形状であるので説明を省略する。また、ダミー導体層２６－２，２８－２は、ダミー導体層２６－１，２８－１と同じ形状をなしており、上側から見たときに、一致した状態で重なっている。ダミー導体層２６－２，２８－２は、絶縁体シート１６－３に設けられている。
　ダミービアホール導体ｖｄ１～ｖｄ３は、絶縁体シート１６－２を上下方向に貫通しており、ダミー導体層２６－１（第１のダミー導体の一例）とダミー導体層２６－２（第２のダミー導体の一例）とを接続している。ダミービアホール導体ｖｄ１～ｖｄ３及びダミー導体層２６－１，２６－２は、他の導体層とは接続されず、フローティング状態となっている。
　ダミービアホール導体ｖｄ４～ｖｄ６は、絶縁体シート１６－２を上下方向に貫通しており、ダミー導体層２８－１とダミー導体層２８－２とを接続している。ダミービアホール導体ｖｄ４～ｖｄ６及びダミー導体層２８－１，２８－２は、他の導体層とは接続されず、フローティング状態となっている。
　以上のように構成された多層基板１２ｇ及び部品実装基板１０ｇは、多層基板１２ｆ及び部品実装基板１０ｆと同じ作用効果を奏することができる。
　また、多層基板１２ｇ及び部品実装基板１０ｇでは、ダミー導体層２６－１とダミー導体層２６－２とがダミービアホール導体ｖｄ１～ｖｄ３により接続されている。これにより、ダミー導体層２６－１とダミー導体層２６－２とが前後左右方向にずれることが抑制される。ダミー導体層２８－１，２８－２についても、ダミー導体層２６－１，２６－２と同じことが言える。
　また、多層基板１２ｇ及び部品実装基板１０ｇでは、ダミー導体層２６－１，２６－２及びダミービアホール導体ｖｄ１～ｖｄ３が立体構造をなしているので、外部電極２０－３，２０－１４が沈み込むことがより効果的に抑制される。
（その他の実施形態）
　本発明に係る多層基板、部品実装基板及び部品実装基板の製造方法は、多層基板１２，１２ａ～１２ｇ、部品実装基板１０，１０ａ～１０ｇ及び部品実装基板１０，１０ａ～１０ｇの製造方法に限らずその要旨の範囲内において変更可能である。
　なお、多層基板１２，１２ａ～１２ｇ、部品実装基板１０，１０ａ～１０ｇ及び部品実装基板１０，１０ａ～１０ｇの製造方法の各構成を任意に組み合わせてもよい。
　なお、ダミー導体層及びダミービアホール導体は、上から見たときに、領域Ａ１１，Ａ１４内に設けられているが、領域Ａ３～Ａ５，Ａ８～Ａ１４の全てに設けられていてもよい。すなわち、ダミー導体層及びダミービアホール導体は、平均Ｄａｖｅよりも小さな距離Ｄ３～Ｄ５，Ｄ８～Ｄ１４を半径とする領域Ａ３～Ａ５，Ａ８～Ａ１４の内の少なくとも一部の領域に設けられていればよい。ただし、ダミー導体層及びダミービアホール導体は、領域の沈み込みを効果的に抑制するために、小さな距離を半径とする領域に対して優先的に設けられることが好ましい。
　なお、ダミー導体層及びダミービアホール導体は、平均Ｄａｖｅよりも大きな距離Ｄ１，Ｄ２，Ｄ６，Ｄ７を半径とする１以上の領域Ａ１，Ａ２，Ａ６，Ａ７には、設けられていないことが好ましい。ただし、平均Ｄａｖｅよりも大きな距離Ｄ１，Ｄ２，Ｄ６，Ｄ７を半径とする１以上の領域Ａ１，Ａ２，Ａ６，Ａ７の内の少なくとも一部の領域Ａ１，Ａ２，Ａ６，Ａ７内に設けられていてもよい。この場合、領域Ａ３～Ａ５，Ａ８～Ａ１４の内の少なくとも一部のＡ３～Ａ５，Ａ８～Ａ１４におけるダミー導体層及びダミービアホール導体の単位体積当たりの密度が、領域Ａ１，Ａ２，Ａ６，Ａ７の内の少なくとも一部のＡ１，Ａ２，Ａ６，Ａ７におけるダミー導体層及びダミービアホール導体の単位体積当たりの密度よりも高くなっている。
　なお、ダミー導体層２６－１，２６－２，２８－１，２８－２，３０－１，３０－２，３２－１，３２－２，３４－１，３４－２，３６－１，３６－２，４０－１，４０－２，４２－１，４２－２，４４－１，４４－２，４６－１，４６－２の代わりに樹脂等の金属以外の材料により作製されたダミー層が用いられてもよい。ダミー導体層２６－１，２６－２，２８－１，２８－２，３０－１，３０－２，３２－１，３２－２，３４－１，３４－２，３６－１，３６－２，４０－１，４０－２，４２－１，４２－２，４４－１，４４－２，４６－１，４６－２の材料は、配線導体層２２－１～２２－３の材料と同じであることが好ましい。更に、ダミー導体層２６－１，２６－２，２８－１，２８－２，３０－１，３０－２，３２－１，３２－２，３４－１，３４－２，３６－１，３６－２，４０－１，４０－２，４２－１，４２－２，４４－１，４４－２，４６－１，４６－２の材料は、絶縁体シート１６－１～１６－５の材料よりも硬いことが好ましい。硬いとは、ヤング率が大きいことを意味する。
　なお、外部電極２０－１～２０－１４は、領域Ａ０の外縁に沿って並んでいるが、領域Ａ０の外縁近傍に限らず、例えば、領域Ａ０の中心近傍に設けられていてもよい。
　以上のように、本発明は、多層基板、部品実装基板及び部品実装基板の製造方法に有用であり、特に、実装部品が多層基板上において傾くことを抑制できる点において優れている。
１０，１０ａ～１０ｇ：部品実装基板
１１：素体
１２，１２ａ～１２ｇ：多層基板
１４：実装部品
１６－１～１６－５：絶縁体シート
１７：保護層
２０－１～２０－１４，２４－１～２４－１４：外部電極
２２－１～２２－３：配線導体層
２６－１，２６－２，２８－１，２８－２，３０－１，３０－２，３２－１，３２－２，３４－１，３４－２，３６－１，３６－２，４０－１，４０－２，４２－１，４２－２，４４－１，４４－２，４６－１，４６－２：ダミー導体層
１１４：本体
１１６－１～１１６－１４：バンプ
Ｔ：超音波接合機
ｖ１～ｖ４：ビアホール導体
ｖｄ１～ｖｄ６：ダミービアホール導体

Claims (14)

  1. 　主面を有し、かつ、可撓性を有する素体と、
    　前記主面に設けられ、かつ、実装部品の実装に用いられる第１の外部電極ないし第ｎ（ｎは、３以上の整数）の外部電極と、
    　前記素体内に設けられ、フローティング状態である少なくとも１以上の第１のダミー導体と、
    　を備えており、
    　前記主面の法線方向から見たときに、第ｍ（ｍは、１以上ｎ以下の整数）の外部電極から前記第１の外部電極ないし前記第ｎの外部電極の内の該第ｍの外部電極に最も近い外部電極までの距離を距離Ｄｍと定義し、
    　距離Ｄ１ないし距離Ｄｎの平均を平均Ｄａｖｅと定義し、
    　前記法線方向から見たときに、第ｍの外部電極を中心とし距離Ｄｍを半径とする円形の領域を領域Ａｍと定義し、
    　前記第１のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする１以上の領域Ａｍの内の少なくとも一部の領域Ａｍ内に設けられていること、
    　を特徴とする多層基板。
  2. 　前記第１のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも大きな距離Ｄｍを半径とする１以上の領域Ａｍの内の少なくとも一部の領域Ａｍ内に設けられていないこと、
    　を特徴とする請求項１に記載の多層基板。
  3. 　前記第１のダミー導体は、前記法線方向から見たときに、最も小さな距離Ｄｍを半径とする領域Ａｍ内に設けられていること、
    　を特徴とする請求項１又は請求項２のいずれかに記載の多層基板。
  4. 　前記第１のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする領域Ａｍに対応する第ｍの外部電極と重なっていること、
    　を特徴とする請求項１ないし請求項３のいずれかに記載の多層基板。
  5. 　前記素体は、複数の絶縁体層が前記法線方向に積層されて構成されており、
    　前記多層基板は、
    　第２のダミー導体を、
    　更に備えており、
    　前記第１のダミー導体及び前記第２のダミー導体は、第１の平面導体であり、
    　前記第２のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする領域Ａｍ内に設けられていると共に前記第１のダミー導体と重なっておらず、かつ、該第１のダミー導体が設けられている前記絶縁体層と異なる前記絶縁体層に設けられていること、
    　を特徴とする請求項１ないし請求項４のいずれかに記載の多層基板。
  6. 　前記素体は、複数の絶縁体層が前記法線方向に積層されて構成されており、
    　前記多層基板は、
    　第２のダミー導体を、
    　更に備えており、
    　前記第１のダミー導体及び前記第２のダミー導体は、第１の平面導体であり、
    　前記第２のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする領域Ａｍ内に設けられていると共に前記第１のダミー導体と重なっており、かつ、該第１のダミー導体が設けられている前記絶縁体層と異なる前記絶縁体層に設けられていること、
    　を特徴とする請求項１ないし請求項４のいずれかに記載の多層基板。
  7. 　前記多層基板は、
    　前記絶縁体層を前記法線方向に貫通するダミービアホール導体であって、前記第１のダミー導体と前記第２のダミー導体とを接続するダミービアホール導体を、
    　更に備えていること、
    　を特徴とする請求項６に記載の多層基板。
  8. 　前記素体は、複数の絶縁体層が前記法線方向に積層されて構成されており、
    　前記多層基板は、
    　第２のダミー導体を、
    　更に備えており、
    　前記第１のダミー導体及び前記第２のダミー導体は、第１の平面導体であり、
    　前記第２のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする領域Ａｍ内に設けられていると共に前記第１のダミー導体と重なっておらず、かつ、該第１のダミー導体が設けられている前記絶縁体層に設けられていること、
    　を特徴とする請求項１ないし請求項４のいずれかに記載の多層基板。
  9. 　前記第１のダミー導体は、第１の平面導体であること、
    　を特徴とする請求項１ないし請求項４のいずれかに記載の多層基板。
  10. 　前記第１のダミー導体は、第１のビアホール導体であること、
    　を特徴とする請求項１ないし請求項４のいずれかに記載の多層基板。
  11. 　前記多層基板は、
    　前記素体内に設けられている第２の平面導体と、
    　前記第２の平面導体に接続されている第２のビアホール導体と、
    　を更に備えており、
    　前記第１のビアホール導体の材料と前記第２のビアホール導体の材料とは同じであること、
    　を特徴とする請求項１０に記載の多層基板。
  12. 　前記多層基板は、
    　前記素体内に設けられている第２の平面導体を、
    　更に備えており、
    　前記第１の平面導体の材料は、前記第２の平面導体の材料と同じであること、
    　を特徴とする請求項９に記載の多層基板。
  13. 　請求項１ないし請求項１２のいずれかに記載の多層基板と、
    　第１のバンプないし第ｎ（ｎは、３以上の整数）のバンプを備えており、かつ、前記主面上に実装される前記実装部品と、
    　を備えており、
    　前記第１の外部電極ないし前記第ｎの外部電極はそれぞれ、前記第１のバンプないし前記第ｎのバンプと超音波接合されていること、
    　を特徴とする部品実装基板。
  14. 　主面を有し、かつ、可撓性を有する素体と、前記主面に設けられている第１の外部電極ないし第ｎ（ｎは、３以上の整数）の外部電極と、前記素体内に設けられ、フローティング状態である少なくとも１以上の第１のダミー導体と、を備えており、前記主面の法線方向から見たときに、第ｍ（ｍは、１以上ｎ以下の整数）の外部電極から前記第１の外部電極ないし前記第ｎの外部電極の内の該第ｍの外部電極に最も近い外部電極までの距離を距離Ｄｍと定義し、距離Ｄ１ないし距離Ｄｎの平均を平均Ｄａｖｅと定義し、前記法線方向から見たときに、第ｍの外部電極を中心とし距離Ｄｍを半径とする円形の領域を領域Ａｍと定義し、前記第１のダミー導体は、前記法線方向から見たときに、平均Ｄａｖｅよりも小さな距離Ｄｍを半径とする領域Ａｍの内の少なくとも一部の領域Ａｍ内に設けられている、多層基板と、第１のバンプないし第ｎ（ｎは、３以上の整数）のバンプを備えている実装部品と、を備えた部品実装基板の製造方法であって、
    　前記第１の外部電極ないし前記第ｎの外部電極及び前記第１のダミー導体を備える前記多層基板を形成する工程と、
    　前記第１の外部電極ないし前記第ｎの外部電極のそれぞれを前記第１のバンプないし前記第ｎのバンプに超音波溶接させる工程と、
    　を備えていること、
    　を特徴とする部品実装基板の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN211831381U (zh) * 2016-06-22 2020-10-30 株式会社村田制作所 多层基板
JP2018032848A (ja) * 2016-08-25 2018-03-01 株式会社村田製作所 半導体装置
TWI681524B (zh) * 2017-01-27 2020-01-01 日商村田製作所股份有限公司 半導體晶片
KR102059478B1 (ko) * 2017-09-15 2019-12-26 스템코 주식회사 회로 기판 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294397A (ja) * 1997-04-18 1998-11-04 Sony Corp フリップチップ搭載用基板
JP2000068328A (ja) * 1998-08-21 2000-03-03 Olympus Optical Co Ltd フリップチップ実装用配線基板
JP2004327721A (ja) * 2003-04-24 2004-11-18 Shinko Electric Ind Co Ltd 配線基板及び電子部品実装構造
JP2014241388A (ja) * 2013-05-16 2014-12-25 太陽誘電株式会社 電子部品、及び電子部品の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5804771A (en) * 1996-09-26 1998-09-08 Intel Corporation Organic substrate (PCB) slip plane "stress deflector" for flip chip deivces
JP2002093853A (ja) * 2000-09-07 2002-03-29 Internatl Business Mach Corp <Ibm> プリント配線板およびフリップチップ実装方法
JP4265607B2 (ja) * 2004-01-27 2009-05-20 株式会社村田製作所 積層型電子部品および積層型電子部品の実装構造
JP3909772B2 (ja) 2004-10-19 2007-04-25 日本アビオニクス株式会社 半導体実装方法およびフレキシブル配線板
US20090044967A1 (en) * 2006-03-14 2009-02-19 Sharp Kabushiki Kaisha Circuit board, electronic circuit device, and display device
US7907801B2 (en) * 2007-01-17 2011-03-15 Ibiden Co., Ltd. Optical element, package substrate and device for optical communication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294397A (ja) * 1997-04-18 1998-11-04 Sony Corp フリップチップ搭載用基板
JP2000068328A (ja) * 1998-08-21 2000-03-03 Olympus Optical Co Ltd フリップチップ実装用配線基板
JP2004327721A (ja) * 2003-04-24 2004-11-18 Shinko Electric Ind Co Ltd 配線基板及び電子部品実装構造
JP2014241388A (ja) * 2013-05-16 2014-12-25 太陽誘電株式会社 電子部品、及び電子部品の製造方法

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