JP2002093853A - プリント配線板およびフリップチップ実装方法 - Google Patents

プリント配線板およびフリップチップ実装方法

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裕幸 森
Kimihiro Yamanaka
公博 山中
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裕 塚田
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Abstract

(57)【要約】 【課題】 半導体チップを実装するためのプリント配線
板およびプリント配線板に対する半導体チップのフリッ
プチップ実装方法を提供する。 【解決手段】 半導体チップ７がフリップチップ実装さ
れるプリント配線板１であって、該プリント配線板１
は、半導体チップ７の角部に設けられた導電性突起８が
接続する回路パターン６ａと、該回路パターン６ａを保
持するための絶縁層３ａとを含み、絶縁層３ａの導電性
突起８が接続する回路パターン６ａ部分には、角部にそ
れぞれ対応する保護パッド９が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップを実
装するためのプリント配線板およびプリント配線板に対
する半導体チップのフリップチップ実装方法に関するも
のである。
【０００２】
【従来の技術】フリップチップ実装は、半導体チップの
各電極パッド部に導電性の突起を設け、この導電性の突
起をプリント配線板上の回路パターンと電気的に接続す
ることにより接続を行う実装方法である。
【０００３】この導電性突起と、回路パターンとは、例
えば銀微粒子を含有する導電性のペースト状接着剤や、
導電性突起と回路パターンとの間に導電性のフィルムを
介在させ、この導電性フィルムを加熱加圧すること、ま
たはハンダバンプをリフローすることにより熔融・接続
すること、により互いに接着がなされている。
【０００４】しかしながら、上述したフリップチップ実
装においてはいずれにせよ半導体ベアチップの導電性突
起とプリント配線板上の回路パターンとが一体として固
定されているために、半導体チップが実装されたプリン
ト配線板が温度の上昇と下降という温度サイクルに対し
て繰り返し晒された場合に、半導体チップと、プリント
配線板との間の熱膨張係数（Coefficient of Thermal E
xpansion:CTE)の相違によりストレスが発生し、半導体
チップの導電性突起と回路パターンとの間の接続部にス
トレスが集中することにより、接続部が損傷し、電気的
な信頼性を低下させてしまうといった不都合があった。
【０００５】上述したストレスの集中は、特に半導体チ
ップの角部に集中しやすく、このため半導体チップをプ
リント配線板に対してフリップチップ実装する際には、
半導体チップの角部に集中するストレスを効果的に緩和
することが必要とされていた。また、上述した不都合
は、特に回路パターンが多層に構成されるビルドアップ
多層プリント配線板においては、導電性突起と回路パタ
ーンとの間の電気的接続の損傷ばかりではなく、ビルド
アップ多層プリント配線板を形成する絶縁層に対して、
例えばひび割れ、剥離といった破壊まで生じさせてしま
うといった不都合があった。
【０００６】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、本発明は、プリント配線
板に半導体チップをフリップチップ実装する際に、半導
体チップの角部におけるストレスの集中を効果的に緩和
することにより、半導体チップとプリント配線板との間
のＣＴＥの違いにより生じる電気的接続の信頼性低下を
防止し、ビルドアップ多層プリント配線板の絶縁層損傷
を効果的に防止することを可能とするプリント配線板お
よび半導体チップのフリップチップ実装方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明の上記課題は、本
発明のプリント配線板および半導体チップのフリップチ
ップ実装方法を提供することにより解決される。
【０００８】すなわち、本発明によれば、半導体チップ
がフリップチップ実装されるプリント配線板であって、
該プリント配線板は、半導体チップの角部に設けられた
導電性突起が接続する回路パターンと、該回路パターン
を保持するための絶縁層と、前記絶縁層上に設けられ、
前記半導体チップの角部にそれぞれ対応して配置された
保護パッドとを含む、プリント配線板が提供される。前
記プリント配線板は、ビルドアップ多層プリント配線板
である。前記保護パッドは、メッキまたは銅箔から形成
される。前記半導体チップは、ＣＳＰ、ＢＧＡ、ＰＧ
Ａ、またはベアチップである。前記保護パッドは、前記
導電性突起が接続される前記回路パターンの下側に配置
される。
【０００９】本発明によれば、プリント配線板に半導体
チップをフリップチップ実装するための方法であって、
実装される前記半導体チップの角部の導電性突起にそれ
ぞれ対応して形成された保護パッドで補強された回路パ
ターンに前記導電性突起を接続させる段階と、前記導電
性突起を前記回路パターンに対して固定する段階とを含
むフリップチップ実装方法が提供される。前記プリント
配線板は、ビルドアップ多層プリント配線板である。前
記保護パッドは、メッキまたは銅箔から形成される。前
記半導体チップは、ＣＳＰ、ＢＧＡ、ＰＧＡ、またはベ
アチップである。前記保護パッドは、前記導電性突起が
接続される前記回路パターンの下側に形成される。
【００１０】
【発明の実施の形態】以下、本発明を図面に示した実施
の形態をもって説明するが、本発明は下記実施の形態に
限定されるものではない。
【００１１】図１には、本発明のプリント配線板の実施
の形態を、ビルドアップ多層プリント配線板を例として
示した断面拡大図である。図１に示したビルドアップ多
層プリント配線板１は、ベース基板２と、このベース基
板２の両側に絶縁性の樹脂層３ａ，３ｂから形成された
ビルドアップ部４とを含んで構成されている。このビル
ドアップ部４には、ビアホール５と、回路パターン６と
が形成されている。ベース基板２は、例えばガラスエポ
キシ基板を含んで構成された例えば図１に示す４層多層
板とすることができるが、本発明においては、いかなる
構成でも用いることができる。
【００１２】ベース基板２の両側に配置された絶縁性の
樹脂層３は、（１）樹脂付き銅箔を積層して、銅箔をエ
ッチングし、プラズマ、ＹＡＧレーザ、ＣＯ２レーザと
いた手段により所定の箇所に穿孔し、メッキを行う、
（２）熱硬化性樹脂をコートしてプラズマ、ＹＡＧレー
ザ、ＣＯ２レーザといった手段により所定の箇所に穿孔
し、その後、メッキを行う、（３）および感光性樹脂を
コートして露光・現像を行って、必要なパターンを形成
した後、メッキを行うといったいかなる方法によっても
形成することができる。また、本発明では、感光性樹脂
を用い、いわゆるＳＬＣ(Surface Laminar Circuit)と
して構成されたビルドアップ多層プリント配線板１を用
いることも可能である。
【００１３】絶縁性の樹脂層３には、上述した穿孔方法
を用いて形成されたビアホール５が形成されており、複
数の絶縁層３ａ，３ｂにわたって電気的に接続を行うよ
うにされている。図１に示したビルドアップ多層プリン
ト配線板１は、ベース基板２の両側に絶縁層３ａ，３ｂ
がそれぞれ２層ずつ積層されているのが示されている
が、本発明においては必要に応じたいかなる数の絶縁層
でも用いることができる。
【００１４】最上層の絶縁層３ａには、回路パターン６
ａが例えば無電解メッキ法といった方法により堆積され
た銅などの材料により形成されていて、この回路パター
ン６ａには、図示しない半導体チップ７が、いわゆるフ
リップチップ実装方法により実装される。また、図１に
は、図示しない半導体チップが接続される回路パターン
６ａに対して、本発明に用いる保護パッド９が同一面上
に形成されているのが示されている。
【００１５】図２は、本発明による保護パッド９が形成
されたビルドアップ多層プリント配線板１の別の実施の
形態を示した図である。図２に示したビルドアップ多層
プリント配線板１においては、保護パッド９は、フリッ
プチップ実装が行われる回路パターンの下側の絶縁層３
ｂに形成されているのが示されている。また、図１およ
び図２には、絶縁層３ａ，３ｂの一方の層にのみ保護パ
ッド９が形成されているのが示されているが、本発明に
おいては例えば絶縁層３ａを挟んで向き合うように、チ
ップ角部に対応した回路パターン部分に保護パッド９を
形成することも可能である。
【００１６】図３は、本発明の図１に示したビルドアッ
プ多層プリント配線板１に半導体チップ７が実装された
ところを示した図である。半導体チップ７には、半導体
チップ７と回路パターン６ａとを電気的に接続させ、半
導体チップ７を固定するために用いられる金または金メ
ッキされた金属、またはハンダバンプといった材料から
形成された導電性突起８が形成されている。この導電性
突起８は、半導体チップ７の電気的接続を確保しつつ、
回路パターン６ａに導電性接着剤またはハンダバンプを
リフローさせて固定されている。本発明においては、半
導体チップ７としては、いわゆるＣＳＰ(Chip Scale Pa
ckageまたはChip Size Package)、ＢＧＡ(Ball Grid Ar
ray)、ＰＧＡ(Pin Grid Array)、ウエハーレベルＣＳＰ
を用いた半導体チップ７、および半導体ベアチップを用
いることができる。
【００１７】図３に示したビルドアップ多層プリント配
線板１において回路パターン６ａの下側に形成された絶
縁層３ｂの面３ｃには、保護パッド９が形成されてい
て、この保護パッド９は、半導体チップ７の角部に配置
された導電性突起８が接続される回路パターン６ａの下
側において、半導体チップ７の角部にそれぞれ対応する
ように形成されている。図３に示した保護パッド９は、
絶縁層３ｂ上の面３ｃに形成されているのが示されてい
るが、本発明においては、回路パターン６，６ａに影響
を与えなければ、いかなる層にでも配置することができ
る。例えば、本発明において、熱硬化性樹脂、感光性樹
脂を用いてビルドアップ部４を形成するのではなく、樹
脂付き銅箔を用いてビルドアップ部４を形成する場合に
は、回路パターン６ａが形成される絶縁層３ａの回路パ
ターン６ａが形成される側とは反対側の面３ｄに保護パ
ッド９を銅箔などにより形成することが可能である。
【００１８】図３に示した半導体チップ７の導電性突起
８は、回路パターン６ａに対して、ペースト状の導電性
接着剤といった適切な手段、またはハンダバンプをリフ
ローさせることにより固定されている。このため温度が
上昇・下降した場合には、半導体チップ７と、ビルドア
ップ多層プリント配線板１との間のＣＴＥの相違によ
り、導電性突起８と、回路パターン６ａとの間の接続部
にストレスが集中する。特に図３に示す半導体チップ７
の角部には、ストレスが集中しがちになるため、ストレ
スを低減させ、導電性突起８と、回路パターン６ａとの
間の電気的接続の信頼性を向上させると共に、絶縁層３
ａのひび割れといった損傷が発生しないようにすること
が重要である。このため、本発明においては、図３に示
されるストレスの集中しがちになる領域に保護パッド９
を配置することにより、特に半導体チップ７の角部近傍
における絶縁層３ａを拘束することにより、絶縁層３ａ
の熱膨張を低減させて、ストレスを低下させている。
【００１９】本発明に用いる上述した保護パッド９は、
絶縁層３ｂ上に回路パターン６を形成するために無電解
メッキを行う際に、回路パターン６ａの形成と同時に形
成することができる。また、銅箔を所定の大きさとして
接着剤などの手段を用いて所定の箇所に付着させること
により形成することも可能である。この場合には、予め
所定の位置に銅箔による保護パッド９を配置させたフィ
ルムを用いて、絶縁層３ｂ上にラミネートなどの手段に
より保護パッド９を形成させることができる。本発明に
おいて、銅箔により保護パッド９を形成する場合には、
回路パターン６と異なった厚さの銅箔を用いて、ストレ
スの緩和の度合いを調節することも可能である。
【００２０】図４は、図１に示した本発明の実施の形態
のビルドアップ多層プリント配線板１に対して実装され
た半導体チップ７と、導電性突起８と、保護パッド９と
の配置を示した平面図である。図４においては、説明の
都合のため絶縁層３ａについては省略して示している。
また、図４においては、保護パッド９の半導体チップ９
の下側に配置される部分が破線で示されている。本発明
に用いる保護パッド９は、図４に示した実施の形態にお
いては、矩形の形状とされているが、本発明においては
矩形の形状に限定されるものではなく、適宜いかなる形
状とすることができる。また、本発明に用いる保護パッ
ド９の大きさおよび厚さは、特に図４に示されるような
大きさとされることは必要ではなく、半導体チップ７の
角部に配置され、ストレスを低下させることができれば
いかなる大きさとすることができる。
【００２１】図５は、図２に示した本発明の実施の形態
のビルドアップ多層プリント配線板１に半導体チップ７
をフリップチップ実装したところを示した平面図であ
る。図５においては、保護パッド９の第２の実施の形態
が示されている。図４に示した実施の形態とは異なり、
図５に示した実施の形態においては、半導体チップ７の
それぞれの角部に配置された導電性突起８にわたるよう
に保護パッド９が形成されている。また、本発明におい
ては、図５に示されるように保護パッド９の形状はすべ
て同じとされていなくとも良く、形成される回路パター
ンを妨げないように適宜異なった形状とすることができ
る。本発明においては上述した図４および図５に示した
実施の形態のように、回路パターン６に影響を与えるこ
とがない範囲の大きさおよび配置として保護パッド９を
形成することができる。
【００２２】図６は、本発明のフリップチップ実装方法
の実施の形態を示した図である。図６に示した本発明の
フリップチップ実装方法においては、図６（ａ）に示す
ように、保護パッド９によりチップ角部が保護された回
路パターン６ａに対して半導体チップ７を配置させる。
図６に示した半導体チップ７の導電性突起８は、ハンダ
バンプで形成されており、フリップチップ実装にあたっ
ては、図６（ｂ）に示すように、回路パターン６ａに接
続させた後、ハンダをリフローさせて半導体チップ７の
導電性突起８と、回路パターン６ａとを接続させること
により、フリップチップ実装を行う。図６に示した半導
体チップ７のチップ角部は、保護パッド９により広い面
積で保護されているため、ストレスの集中を効果的に緩
和し、樹脂割れを防止することができる。
【００２３】図７には、本発明のフリップチップ実装方
法の別の実施の形態を示す。本発明のフリップチップ実
装方法においては、まず、図７（ａ）に示すように、図
２に示したビルドアップ多層プリント配線板１の半導体
チップ７を実装する部分にペースト状の導電性接着剤１
０を付着させる。ついで、図７（ｂ）に示すように、半
導体チップ７を回路パターン６ａ上に配置して導電性突
起８を導電性接着剤１０へと接続させる。図７（ａ）に
示した保護パッド９は、ビルドアップ多層プリント配線
板１の形成方法に応じて上述したように絶縁層３ａまた
は３ｂに形成されている。この後、導電性接着剤１０を
加熱等の手段により硬化させて、回路パターン６ａ上に
半導体チップ７を固定する。この際、半導体チップ７に
対して圧力を加えて導電性接着剤１０を硬化させ、電気
的接続をより確実に行うこともできるし、必要に応じ
て、仮接着および本接着というように、複数の段階を経
て接着を確実に行うこともできる。
【００２４】本発明のプリント配線板は、上述したよう
に、ＣＳＰ、ＰＧＡ、ＢＧＡといったパッケージとされ
た半導体チップ７をフリップチップ実装する際に用いる
ことができる。半導体チップ７がＣＳＰといったパッケ
ージとされている場合には、本発明をいわゆるインター
ポーザといった部材を回路パターン６ａと、ＬＳＩとい
った半導体ベアチップの間に用いて、インタポーザと回
路パターン６ａとの間の接続においても用いることがで
きる。また、本発明のプリント配線板に対してさらに高
密度実装の要求がある場合には、半導体チップ７とし
て、半導体ベアチップを用いることもできる。
【００２５】これまで本発明を図面に示した実施の形態
に基づいて説明してきたが、本発明は、上述した実施の
形態に限定されるものではなく、プリント配線板に対し
て半導体チップを接続する際にフリップチップ実装を行
う場合に適用できるものである。また、本発明のプリン
ト配線板として、コンフォーマルビア方式を用いるビル
ドアップ多層プリント配線板を例に取り説明してきた
が、本発明は、これ以外にも、転写−ビルドアッププリ
ント配線板、導電ペースト接続ビルドアップ配線板、お
よびこれら以外のいかなる方法により形成されるプリン
ト配線板、および半導体チップ７と回路パターンとの間
のいかなる接続方法に対しても適用することができる。
【図面の簡単な説明】
【図１】本発明のプリント配線板の実施の形態を示した
拡大断面図。
【図２】本発明のプリント配線板の別の実施の形態を示
した拡大断面図。
【図３】図２に示したプリント配線板の半導体チップ実
装部を示した図。
【図４】本発明のプリント配線板の半導体実装部におけ
る保護パッドの実施の形態を示した上面図。
【図５】本発明のプリント配線板の半導体実装部におけ
る保護パッドの第２の実施の形態を示した上面図。
【図６】本発明のフリップチップ実装方法の実施の形態
を示した図。
【図７】本発明のフリップチップ実装方法の別の実施の
形態を示した図。
【符号の説明】
１…ビルドアップ多層プリント配線板 ２…ベース基板 ３ａ，３ｂ…絶縁層 ４…ビルドアップ部 ５…ビアホール ６，６ａ…回路パターン ７…半導体チップ ８…導電性突起 ９…保護パッド １０…導電性接着剤
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 Ｎ (72)発明者 森 裕幸 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 山中 公博 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 塚田 裕 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5E319 AA03 AB05 AC11 BB04 CC33 GG20 5E338 AA03 BB25 BB72 CD23 EE01 EE27 EE28 5E346 AA06 AA42 BB16 CC08 CC32 DD12 DD32 EE33 GG15 HH11 5F044 KK07 KK11 KK12 LL01 LL07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップがフリップチップ実装され
    るプリント配線板であって、該プリント配線板は、 半導体チップの角部に設けられた導電性突起が接続する
    回路パターンと、 該回路パターンを保持するための絶縁層と、 前記絶縁層上に設けられ、前記半導体チップの角部にそ
    れぞれ対応して配置された保護パッドとを含む、プリン
    ト配線板。
  2. 【請求項２】 前記プリント配線板は、ビルドアップ多
    層プリント配線板である、請求項１に記載のプリント配
    線板。
  3. 【請求項３】 前記保護パッドは、メッキまたは銅箔か
    ら形成される、請求項１または２のいずれか１項に記載
    のプリント配線板。
  4. 【請求項４】 前記半導体チップは、ＣＳＰ、ＢＧＡ、
    ＰＧＡ、またはベアチップである、請求項１〜３のいず
    れか１項に記載のプリント配線板。
  5. 【請求項５】 前記保護パッドが、前記導電性突起が接
    続される前記回路パターンの下側に配置された請求項１
    〜４のいずれか１項に記載のプリント配線板。
  6. 【請求項６】 プリント配線板に半導体チップをフリッ
    プチップ実装するための方法であって、 実装される前記半導体チップの角部の導電性突起にそれ
    ぞれ対応して形成された保護パッドで補強された回路パ
    ターンに前記導電性突起を接続させる段階と、 前記導電性突起を前記回路パターンに対して固定する段
    階とを含むフリップチップ実装方法。
  7. 【請求項７】 前記プリント配線板は、ビルドアップ多
    層プリント配線板である、請求項６に記載のフリップチ
    ップ実装方法。
  8. 【請求項８】 前記保護パッドは、メッキまたは銅箔か
    ら形成される、請求項６または７のいずれか１項に記載
    のフリップチップ実装方法。
  9. 【請求項９】 前記半導体チップは、ＣＳＰ、ＢＧＡ、
    ＰＧＡ、またはベアチップである、請求項６〜８のいず
    れか１項に記載のフリップチップ実装方法。
  10. 【請求項１０】 前記保護パッドが、前記導電性突起が
    接続される前記回路パターンの下側に形成される請求項
    ６〜９のいずれか１項に記載のフリップチップ実装方
    法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6197980B1 (ja) * 2015-11-10 2017-09-20 株式会社村田製作所 多層基板、部品実装基板及び部品実装基板の製造方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7720750B2 (en) * 1999-12-15 2010-05-18 Equifax, Inc. Systems and methods for providing consumers anonymous pre-approved offers from a consumer-selected group of merchants
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
KR20040104144A (ko) * 2003-06-03 2004-12-10 삼성전기주식회사 솔더 레지스트 패턴 형성 방법
US7205649B2 (en) * 2003-06-30 2007-04-17 Intel Corporation Ball grid array copper balancing
US7180008B2 (en) * 2004-01-23 2007-02-20 Pitney Bowes Inc. Tamper barrier for electronic device
US7156233B2 (en) * 2004-06-15 2007-01-02 Pitney Bowes Inc. Tamper barrier enclosure with corner protection
CN101401496B (zh) * 2006-03-14 2012-10-31 夏普株式会社 电路基板、电子电路装置和显示装置
WO2008012873A1 (fr) * 2006-07-25 2008-01-31 Panasonic Corporation Carte circuit et dispositif électronique portable
KR101489798B1 (ko) * 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP5445340B2 (ja) * 2010-06-10 2014-03-19 富士通株式会社 基板補強構造、基板組立体、及び電子機器
US20120247822A1 (en) * 2011-03-28 2012-10-04 Endicott Interconnect Technologies, Inc. Coreless layer laminated chip carrier having system in package structure
JP2013214568A (ja) * 2012-03-30 2013-10-17 Fujitsu Ltd 配線基板及び配線基板の製造方法
US9560737B2 (en) 2015-03-04 2017-01-31 International Business Machines Corporation Electronic package with heat transfer element(s)
US10426037B2 (en) 2015-07-15 2019-09-24 International Business Machines Corporation Circuitized structure with 3-dimensional configuration
US9894749B2 (en) 2015-09-25 2018-02-13 International Business Machines Corporation Tamper-respondent assemblies with bond protection
US9924591B2 (en) 2015-09-25 2018-03-20 International Business Machines Corporation Tamper-respondent assemblies
US10175064B2 (en) 2015-09-25 2019-01-08 International Business Machines Corporation Circuit boards and electronic packages with embedded tamper-respondent sensor
US10172239B2 (en) 2015-09-25 2019-01-01 International Business Machines Corporation Tamper-respondent sensors with formed flexible layer(s)
US9578764B1 (en) 2015-09-25 2017-02-21 International Business Machines Corporation Enclosure with inner tamper-respondent sensor(s) and physical security element(s)
US9591776B1 (en) 2015-09-25 2017-03-07 International Business Machines Corporation Enclosure with inner tamper-respondent sensor(s)
US10098235B2 (en) 2015-09-25 2018-10-09 International Business Machines Corporation Tamper-respondent assemblies with region(s) of increased susceptibility to damage
US9911012B2 (en) 2015-09-25 2018-03-06 International Business Machines Corporation Overlapping, discrete tamper-respondent sensors
US10143090B2 (en) 2015-10-19 2018-11-27 International Business Machines Corporation Circuit layouts of tamper-respondent sensors
US9978231B2 (en) 2015-10-21 2018-05-22 International Business Machines Corporation Tamper-respondent assembly with protective wrap(s) over tamper-respondent sensor(s)
US9913389B2 (en) 2015-12-01 2018-03-06 International Business Corporation Corporation Tamper-respondent assembly with vent structure
US9555606B1 (en) 2015-12-09 2017-01-31 International Business Machines Corporation Applying pressure to adhesive using CTE mismatch between components
US10327343B2 (en) 2015-12-09 2019-06-18 International Business Machines Corporation Applying pressure to adhesive using CTE mismatch between components
US9554477B1 (en) 2015-12-18 2017-01-24 International Business Machines Corporation Tamper-respondent assemblies with enclosure-to-board protection
US9916744B2 (en) 2016-02-25 2018-03-13 International Business Machines Corporation Multi-layer stack with embedded tamper-detect protection
US9904811B2 (en) 2016-04-27 2018-02-27 International Business Machines Corporation Tamper-proof electronic packages with two-phase dielectric fluid
US9881880B2 (en) 2016-05-13 2018-01-30 International Business Machines Corporation Tamper-proof electronic packages with stressed glass component substrate(s)
US9913370B2 (en) 2016-05-13 2018-03-06 International Business Machines Corporation Tamper-proof electronic packages formed with stressed glass
US9858776B1 (en) 2016-06-28 2018-01-02 International Business Machines Corporation Tamper-respondent assembly with nonlinearity monitoring
US10321589B2 (en) 2016-09-19 2019-06-11 International Business Machines Corporation Tamper-respondent assembly with sensor connection adapter
US10271424B2 (en) 2016-09-26 2019-04-23 International Business Machines Corporation Tamper-respondent assemblies with in situ vent structure(s)
US10299372B2 (en) 2016-09-26 2019-05-21 International Business Machines Corporation Vented tamper-respondent assemblies
JP6589805B2 (ja) * 2016-10-13 2019-10-16 京セラドキュメントソリューションズ株式会社 シート後処理装置及びそれを備えた画像形成システム
US9999124B2 (en) 2016-11-02 2018-06-12 International Business Machines Corporation Tamper-respondent assemblies with trace regions of increased susceptibility to breaking
US10327329B2 (en) 2017-02-13 2019-06-18 International Business Machines Corporation Tamper-respondent assembly with flexible tamper-detect sensor(s) overlying in-situ-formed tamper-detect sensor
US10306753B1 (en) 2018-02-22 2019-05-28 International Business Machines Corporation Enclosure-to-board interface with tamper-detect circuit(s)
US11122682B2 (en) 2018-04-04 2021-09-14 International Business Machines Corporation Tamper-respondent sensors with liquid crystal polymer layers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233504A (en) * 1990-12-06 1993-08-03 Motorola, Inc. Noncollapsing multisolder interconnection
US5261155A (en) * 1991-08-12 1993-11-16 International Business Machines Corporation Method for bonding flexible circuit to circuitized substrate to provide electrical connection therebetween using different solders
US5629835A (en) * 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
GB9502178D0 (en) * 1995-02-03 1995-03-22 Plessey Semiconductors Ltd MCM-D Assemblies
US5764119A (en) * 1995-10-16 1998-06-09 Kabushiki Kaisha Toshiba Wiring board for high-frequency signals and semiconductor module for high-frequency signals using the wiring board
US6254971B1 (en) * 1996-06-07 2001-07-03 Asahi Kasei Kabushiki Kaisha Resin-having metal foil for multilayered wiring board, process for producing the same, multilayered wiring board, and electronic device
US5729896A (en) * 1996-10-31 1998-03-24 International Business Machines Corporation Method for attaching a flip chip on flexible circuit carrier using chip with metallic cap on solder
US5938452A (en) * 1996-12-23 1999-08-17 General Electric Company Flexible interface structures for electronic devices
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6329609B1 (en) * 2000-06-29 2001-12-11 International Business Machines Corporation Method and structure to prevent distortion and expansion of organic spacer layer for thin film transfer-join technology

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6197980B1 (ja) * 2015-11-10 2017-09-20 株式会社村田製作所 多層基板、部品実装基板及び部品実装基板の製造方法

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Publication number Publication date
US20020007964A1 (en) 2002-01-24
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