JP6197980B1 - 多層基板、部品実装基板及び部品実装基板の製造方法 - Google Patents
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Abstract
実装部品が多層基板上において傾くことを抑制する。本発明に係る多層基板は、主面を有する素体と、主面に設けられ、かつ、第1の外部電極ないし第nの外部電極と、素体内に設けられ、他の導体とは接続されていない第1のダミー層と、を備えており、主面の法線方向から見たときに、第mの外部電極から第1の外部電極ないし第nの外部電極の内の第mの外部電極に最も近い外部電極までの距離を距離Dmと定義し、距離D1ないし距離Dnの平均を平均Daveと定義し、法線方向から見たときに、第mの外部電極を中心とし距離Dmを半径とする円形の領域を領域(Am)と定義し、第1のダミー層は、法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする領域(Am)の内の少なくとも一部の領域(Am)内に設けられていること、を特徴とする。
Description
本発明は、熱可塑性樹脂により作製された多層基板、部品実装基板及び部品実装基板の製造方法に関する。
従来の多層基板に関する発明としては、例えば、特許文献1に記載の半導体実装方法が知られている。該半導体実装方法は、液晶ポリマのフィルムを用いたフレキシブル配線板の配線に半導体ベアチップのバンプを超音波フリップチップ接合技術により実装する方法である。半導体チップに液晶ポリマの略同方向に超音波振動を加えることにより、配線とバンプとを接合する。
しかしながら、本願発明者は、特許文献1に記載の半導体実装方法では、半導体ベアチップが実装中に傾くおそれがあることを発見した。そして、本願発明者は、半導体ベアチップが傾く理由を以下のように考察した。
半導体ベアチップは、バンプが密に存在する密領域と、該バンプが疎に存在する疎領域とを有する場合がある。この場合、フレキシブル配線板は、半導体ベアチップのバンプが接合される配線が密に存在する密領域と、該配線が疎に存在する疎領域とを有する。そのため、実装時には、密領域では相対的に多くのバンプ及び配線が接触し、疎領域では相対的に少ないバンプ及び配線が接触する。
ここで、半導体ベアチップに超音波振動を加える際には、半導体ベアチップの上面を実装機により押さえつけることで、半導体ベアチップをフレキシブル配線板に押しつける。そのため、半導体ベアチップからフレキシブル配線板に力が加わる。密領域では相対的に多くのバンプ及び配線が接触し、疎領域では相対的に少ないバンプ及び配線が接触しているので、密領域に加わる力は疎領域に加わる力よりも大きくなる。これにより、密領域における配線が疎領域における配線よりも大きく沈み込み、半導体ベアチップが傾く。半導体ベアチップが傾いた状態で実装機により半導体ベアチップの上面を押さえて超音波振動を加えると、半導体ベアチップの上面の一部に力が集中する。その結果、半導体ベアチップの破損が生じるおそれがある。
そこで、本発明の目的は、実装部品が多層基板上において傾くことを抑制できる多層基板、部品実装基板及び部品実装基板の製造方法を提供することである。
本発明の一形態に係る多層基板は、主面を有し、かつ、可撓性を有する素体と、前記主面に設けられ、かつ、実装部品の実装に用いられる第1の外部電極ないし第n(nは、3以上の整数)の外部電極と、前記素体内に設けられ、フローティング状態である少なくとも1以上の第1のダミー導体と、を備えており、前記主面の法線方向から見たときに、第m(mは、1以上n以下の整数)の外部電極から前記第1の外部電極ないし前記第nの外部電極の内の該第mの外部電極に最も近い外部電極までの距離を距離Dmと定義し、距離D1ないし距離Dnの平均を平均Daveと定義し、前記法線方向から見たときに、第mの外部電極を中心とし距離Dmを半径とする円形の領域を領域Amと定義し、前記第1のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする1以上の領域Amの内の少なくとも一部の領域Am内に設けられていること、を特徴とする。
本発明の一形態に係る部品実装基板は、前記多層基板と、第1のバンプないし第n(nは、3以上の整数)のバンプを備えており、かつ、前記主面上に実装される前記実装部品と、を備えており、前記第1の外部電極ないし前記第nの外部電極はそれぞれ、前記第1のバンプないし前記第nのバンプと超音波接合されていること、を特徴とする。
本発明の一形態に係る部品実装基板の製造方法は、主面を有し、かつ、可撓性を有する素体と、前記主面に設けられている第1の外部電極ないし第n(nは、3以上の整数)の外部電極と、前記素体内に設けられ、フローティング状態である少なくとも1以上の第1のダミー導体と、を備えており、前記主面の法線方向から見たときに、第m(mは、1以上n以下の整数)の外部電極から前記第1の外部電極ないし前記第nの外部電極の内の該第mの外部電極に最も近い外部電極までの距離を距離Dmと定義し、距離D1ないし距離Dnの平均を平均Daveと定義し、前記法線方向から見たときに、第mの外部電極を中心とし距離Dmを半径とする円形の領域を領域Amと定義し、前記第1のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする領域Amの内の少なくとも一部の領域Am内に設けられている、多層基板と、第1のバンプないし第n(nは、3以上の整数)のバンプを備えている実装部品と、を備えた部品実装基板の製造方法であって、前記第1の外部電極ないし前記第nの外部電極及び前記第1のダミー導体を備える前記多層基板を形成する工程と、前記第1の外部電極ないし前記第nの外部電極のそれぞれを前記第1のバンプないし前記第nのバンプに超音波溶接させる工程と、を備えていること、を特徴とする。
本発明によれば、実装部品が多層基板上において傾くことを抑制できる。
(実施形態)
<多層基板及び部品実装基板の構成>
以下に、本発明の一実施形態に係る多層基板及び部品実装基板の構成について図面を参照しながら説明する。図1は、本発明の一実施形態に係る部品実装基板10の外観斜視図である。図2は、実装部品14の外観斜視図である。図3は、多層基板12の分解斜視図である。図4は、絶縁体シート16−1を上側から見た図である。図5は、絶縁体シート16−2を上側から見た図である。図6は、図1のA−Aにおける断面構造図である。以下では、多層基板12の積層方向を上下方向(素体の主面の法線方向の一例)と定義する。また、多層基板12を上側から見たときの長手方向を左右方向と定義し、多層基板12を上側から見たときの短手方向を前後方向と定義する。上下方向、左右方向及び前後方向は互いに直交している。
<多層基板及び部品実装基板の構成>
以下に、本発明の一実施形態に係る多層基板及び部品実装基板の構成について図面を参照しながら説明する。図1は、本発明の一実施形態に係る部品実装基板10の外観斜視図である。図2は、実装部品14の外観斜視図である。図3は、多層基板12の分解斜視図である。図4は、絶縁体シート16−1を上側から見た図である。図5は、絶縁体シート16−2を上側から見た図である。図6は、図1のA−Aにおける断面構造図である。以下では、多層基板12の積層方向を上下方向(素体の主面の法線方向の一例)と定義する。また、多層基板12を上側から見たときの長手方向を左右方向と定義し、多層基板12を上側から見たときの短手方向を前後方向と定義する。上下方向、左右方向及び前後方向は互いに直交している。
部品実装基板10は、例えば、携帯電話等の電子機器内に設けられる半導体集積回路を含むモジュールである。部品実装基板10は、図1に示すように、多層基板12及び実装部品14を備えている。
実装部品14は、例えば、RFIC又はCCD等の撮像素子といった半導体集積回路であり、図2に示すように、本体114及びバンプ116−1〜116−14を備えている。本体114は、上側から見たときに、長方形をなす板状をなしている。以下では、本体114の上側の主面を表面と呼び、本体114の下側の主面を裏面と呼ぶ。
バンプ116−1〜116−14(第1のバンプないし第nのバンプの一例)は、本体114の裏面上に設けられており、多層基板12との接続に用いられる外部端子である。バンプ116−1〜116−14は、例えば、金等の金属により作製されており、実装前の状態で球状又は半球状をなしている。バンプ116−1〜116−14は、本体114の裏面の外縁に沿って並んでいる。具体的には、バンプ116−1〜116−4は、本体114の裏面の左側の辺に沿って後ろ側から前側へとこの順に並んでいる。バンプ116−4〜116−7は、本体114の裏面の前側の辺に沿って左側から右側へとこの順に並んでいる。バンプ116−7〜116−11は、本体114の裏面の右側の辺に沿って前側から後ろ側へとこの順に並んでいる。バンプ116−11〜116−14は、本体114の裏面の後ろ側の辺に沿って右側から左側へとこの順に並んでいる。バンプ116−1〜116−14は、左右方向および前後方向において隣り合うもの同士の間隔は不均一である。これにより、バンプ116−1〜116−14が密に配置されている領域とバンプ116−1〜116−14が疎に配置されている領域とが存在している。
多層基板12は、実装部品14が実装されるフレキシブル基板である。多層基板12は、図3に示すように、素体11、保護層17、外部電極20−1〜20−14,24−1〜24−14、配線導体層22−1〜22−3、ダミー導体層26−1,28−1及びビアホール導体v1〜v4を備えている。なお、配線導体層は、配線導体層22−1〜22−3以外にも設けられているが、配線導体層22−1〜22−3以外の配線導体層については図3では省略した。同様に、ビアホール導体は、ビアホール導体v1〜v4以外にも設けられているが、ビアホール導体v1〜v4以外のビアホール導体については図3では省略した。また、図3では、代表的な配線導体層及びビアホール導体にのみ参照符号を付してある。
素体11は、図3に示すように、上側から見たときに、長方形をなす可撓性の板状部材である。素体11の長辺は、左右方向と平行である。素体11は、図3に示すように、絶縁体シート16−1〜16−5(複数の絶縁体層の一例)が上側から下側へとこの順に積層されて構成されている積層体である。以下では、素体11の上側の主面を表面と称し、素体11の下側の主面を裏面と称す。
絶縁体シート16−1〜16−5は、図3に示すように、上側から見たときに、長方形状をなしており、素体11と同じ形状をなしている。絶縁体シート16−1〜16−5の長辺は、左右方向と平行である。絶縁体シート16−1〜16−5は、ポリイミドや液晶ポリマ等の可撓性を有する熱可塑性樹脂により作製されている絶縁体層である。以下では、絶縁体シート16−1〜16−5の上側の主面を表面と称し、絶縁体シート16−1〜16−5の下側の主面を裏面と称す。
外部電極20−1〜20−14(第1の外部電極ないし第nの外部電極の一例)は、長方形状の導体層であり、絶縁体シート16−1の表面において、バンプ116−1〜116−14に対応するように設けられている。以下に、外部電極20−1〜20−14の配置についてより詳細に説明する。
多層基板12において、上側から見たときに、実装部品14と重なる領域を領域A0と呼ぶ。外部電極20−1〜20−14は、領域A0内において領域A0の外縁に沿って並んでいる。具体的には、外部電極20−1〜20−4は、領域A0の左側の辺に沿って後ろ側から前側へとこの順に並んでいる。外部電極20−4〜20−7は、領域A0の前側の辺に沿って左側から右側へとこの順に並んでいる。外部電極20−7〜20−11は、領域A0の右側の辺に沿って前側から後ろ側へとこの順に並んでいる。外部電極20−11〜20−14は、領域A0の後ろ側の辺に沿って右側から左側へとこの順に並んでいる。
ところで、外部電極20−1〜20−14において隣り合うもの同士の左右方向および前後方向の間隔は不均一である。これにより、外部電極20−1〜20−14が密に配置されている領域と外部電極20−1〜20−14が疎に配置されている領域とが存在している。その結果、上側から見たときに、外部電極20−1〜20−14のそれぞれから最も近い外部電極までの距離も不均一である。そこで、以下のように距離D1〜D14を定義する(図4参照)。
(1)距離D1:上側から見たときに、外部電極20−1から外部電極20−1〜20−14の内の外部電極20−1に最も近い外部電極(外部電極20−2)までの距離
(2)距離D2:上側から見たときに、外部電極20−2から外部電極20−1〜20−14の内の外部電極20−2に最も近い外部電極(外部電極20−3)までの距離
(3)距離D3:上側から見たときに、外部電極20−3から外部電極20−1〜20−14の内の外部電極20−3に最も近い外部電極(外部電極20−4)までの距離
(4)距離D4:上側から見たときに、外部電極20−4から外部電極20−1〜20−14の内の外部電極20−4に最も近い外部電極(外部電極20−3)までの距離
(5)距離D5:上側から見たときに、外部電極20−5から外部電極20−1〜20−14の内の外部電極20−5に最も近い外部電極(外部電極20−4)までの距離
(6)距離D6:上側から見たときに、外部電極20−6から外部電極20−1〜20−14の内の外部電極20−6に最も近い外部電極(外部電極20−7)までの距離
(7)距離D7:上側から見たときに、外部電極20−7から外部電極20−1〜20−14の内の外部電極20−7に最も近い外部電極(外部電極20−8)までの距離
(8)距離D8:上側から見たときに、外部電極20−8から外部電極20−1〜20−14の内の外部電極20−8に最も近い外部電極(外部電極20−9)までの距離
(9)距離D9:上側から見たときに、外部電極20−9から外部電極20−1〜20−14の内の外部電極20−9に最も近い外部電極(外部電極20−10)までの距離
(10)距離D10:上側から見たときに、外部電極20−10から外部電極20−1〜20−14の内の外部電極20−10に最も近い外部電極(外部電極20−11)までの距離
(11)距離D11:上側から見たときに、外部電極20−11から外部電極20−1〜20−14の内の外部電極20−11に最も近い外部電極(外部電極20−10)までの距離
(12)距離D12:上側から見たときに、外部電極20−12から外部電極20−1〜20−14の内の外部電極20−12に最も近い外部電極(外部電極20−13)までの距離
(13)距離D13:上側から見たときに、外部電極20−13から外部電極20−1〜20−14の内の外部電極20−13に最も近い外部電極(外部電極20−14)までの距離
(14)距離D14:上側から見たときに、外部電極20−14から外部電極20−1〜20−14の内の外部電極20−14に最も近い外部電極(外部電極20−13)までの距離
(2)距離D2:上側から見たときに、外部電極20−2から外部電極20−1〜20−14の内の外部電極20−2に最も近い外部電極(外部電極20−3)までの距離
(3)距離D3:上側から見たときに、外部電極20−3から外部電極20−1〜20−14の内の外部電極20−3に最も近い外部電極(外部電極20−4)までの距離
(4)距離D4:上側から見たときに、外部電極20−4から外部電極20−1〜20−14の内の外部電極20−4に最も近い外部電極(外部電極20−3)までの距離
(5)距離D5:上側から見たときに、外部電極20−5から外部電極20−1〜20−14の内の外部電極20−5に最も近い外部電極(外部電極20−4)までの距離
(6)距離D6:上側から見たときに、外部電極20−6から外部電極20−1〜20−14の内の外部電極20−6に最も近い外部電極(外部電極20−7)までの距離
(7)距離D7:上側から見たときに、外部電極20−7から外部電極20−1〜20−14の内の外部電極20−7に最も近い外部電極(外部電極20−8)までの距離
(8)距離D8:上側から見たときに、外部電極20−8から外部電極20−1〜20−14の内の外部電極20−8に最も近い外部電極(外部電極20−9)までの距離
(9)距離D9:上側から見たときに、外部電極20−9から外部電極20−1〜20−14の内の外部電極20−9に最も近い外部電極(外部電極20−10)までの距離
(10)距離D10:上側から見たときに、外部電極20−10から外部電極20−1〜20−14の内の外部電極20−10に最も近い外部電極(外部電極20−11)までの距離
(11)距離D11:上側から見たときに、外部電極20−11から外部電極20−1〜20−14の内の外部電極20−11に最も近い外部電極(外部電極20−10)までの距離
(12)距離D12:上側から見たときに、外部電極20−12から外部電極20−1〜20−14の内の外部電極20−12に最も近い外部電極(外部電極20−13)までの距離
(13)距離D13:上側から見たときに、外部電極20−13から外部電極20−1〜20−14の内の外部電極20−13に最も近い外部電極(外部電極20−14)までの距離
(14)距離D14:上側から見たときに、外部電極20−14から外部電極20−1〜20−14の内の外部電極20−14に最も近い外部電極(外部電極20−13)までの距離
距離D1〜D14の平均を平均Daveと定義する。この場合、距離D1〜D14及び平均Daveの間には以下の式(1)が成立している。
D1>D2=D6>D7>Dave>D5=D8=D9=D10=D11>D3=D4=D12=D13=D14・・・(1)
以上のように配置された外部電極20−1〜20−14は、実装部品14の実装に用いられる。具体的には、外部電極20−1〜20−14はそれぞれ、バンプ116−1〜116−14と超音波溶接により接合(超音波接合ともいう)される。超音波溶接の際に、図6に示すように、バンプ116−1〜116−14の下端はわずかにつぶれる。すなわち、バンプ116−1〜116−14は、点で外部電極20−1〜20−14と接触しているのではなく、面で外部電極20−1〜20−14と接触している。
保護層17は、絶縁体シート16−1の表面の略全面を覆う樹脂層である。ただし、保護層17には、図3に示すように、長方形状の開口21−1〜21−14が設けられている。開口21−1〜21−14とは、保護層17が設けられていない部分である。外部電極20−1〜20−14はそれぞれ、開口21−1〜21−14を介して多層基板12の外部に露出している。
外部電極24−1〜24−14は、上側から見たときに、長方形状をなしており、プリント配線板等の回路基板(図示せず)への実装に用いられると共に外部電極24−1〜24−14の内の少なくとも一部は回路基板と電気的に接続されている。外部電極24−1〜24−14は、絶縁体シート16−5の裏面の外縁に沿って並んでいる。具体的には、外部電極24−1〜24−4は、絶縁体シート16−5の裏面の左側の辺に沿って後ろ側から前側へとこの順に並んでいる。外部電極24−4〜24−8は、絶縁体シート16−5の裏面の前側の辺に沿って左側から右側へとこの順に並んでいる。外部電極24−8〜24−10は、絶縁体シート16−5の裏面の右側の辺に沿って前側から後ろ側へとこの順に並んでいる。外部電極24−10〜24−14は、絶縁体シート16−5の裏面の後ろ側の辺に沿って右側から左側へとこの順に並んでいる。
配線導体層22−1〜22−3(第2の平面導体の一例)はそれぞれ、絶縁体シート16−2〜16−4の表面に設けられている線状の平面導体である。すなわち、配線導体層22−1〜22−3は、素体11内に設けられている。ビアホール導体v1〜v4はそれぞれ、絶縁体シート16−2〜16−5を上下方向に貫通している。ビアホール導体v1は、配線導体層22−1と配線導体層22−2とを接続している。ビアホール導体v2は、配線導体層22−2と配線導体層22−3とを接続している。ビアホール導体v3,v4は、配線導体層22−3と外部電極24−1〜24−14とを接続している。なお、絶縁体シート16−1にもビアホール導体及び配線導体層が設けられているが、図3では省略されている。以上のような配線導体層22−1〜22−3、ビアホール導体v1〜v4、図示しない配線導体層及び図示しないビアホール導体を介して、外部電極20−1〜20−14と外部電極24−1〜24−14とが電気的に接続されている。
ところで、実装部品が多層基板上において傾くことを抑制するために、多層基板12はダミー導体層26−1,28−1(第1のダミー導体・第1の平面導体の一例)を備えている。以下に、ダミー導体層26−1,28−1についてより詳細に説明する。
まず、図5に示すように、上側から見たときに、外部電極20−1〜20−14(第mの外部電極の一例)のそれぞれの重心を中心とし距離D1〜D14(距離Dmの一例)のそれぞれを半径とする円形の領域を領域A1〜A14(領域Amの一例)(図5では、領域A11,A14のみを図示)と定義する。
ダミー導体層26−1,28−1はそれぞれ、絶縁体シート16−2の表面(すなわち、素体11内)に設けられている長方形状の平面導体であり、他の導体とは接続されていないことによりフローティング状態となっている。フローティング状態とは、導体が電源電位等に接続されていない状態を意味する。ダミー導体層26−1,28−1はそれぞれ、上側から見たときに、領域A14,A11内に設けられている。本実施形態では、ダミー導体層26−1は、左右方向に延在する帯状をなしており、上側から見たときに、外部電極20−13,20−14と重なっている。また、ダミー導体層28−1は、前後方向に延在する帯状をなしており、上側から見たときに、外部電極20−10,20−11と重なっている。領域A14,A11は、平均Daveよりも小さな距離D3〜D5,D8〜D14を半径とする領域A3〜A5,A8〜A14の内の少なくとも一部の領域である。
領域A3〜A5,A8〜A14に対応する外部電極20−3〜20−5,20−8〜20−14の近くには外部電極が存在するため、領域A3〜A5,A8〜A14は外部電極が密に配置された領域である。そこで、外部電極が密に配置された領域A3〜A5,A8〜A14の内の少なくとも一部の領域A14,A11内のそれぞれにダミー導体層26−1,28−1が配置されている。特に、ダミー導体層26−1が設けられている領域A14は、最も小さな距離D14を半径とする領域である。ダミー導体層28−1が設けられている領域A11は、6番目に小さな距離D11を半径とする領域である。
<部品実装基板の製造方法>
以下に、部品実装基板10の製造方法について図面を参照しながら説明する。図7〜図10は、部品実装基板10の製造時の断面構造図である。以下では、一つの多層基板12が作製される場合を例にとって説明するが、実際には、大判の絶縁体シートが積層及びカットされることにより、同時に複数の多層基板12が作製される。
以下に、部品実装基板10の製造方法について図面を参照しながら説明する。図7〜図10は、部品実装基板10の製造時の断面構造図である。以下では、一つの多層基板12が作製される場合を例にとって説明するが、実際には、大判の絶縁体シートが積層及びカットされることにより、同時に複数の多層基板12が作製される。
まず、液晶ポリマにより作製された絶縁体シート16−1〜16−5を準備する。次に、絶縁体シート16−1〜16−5の一方の主面の全面に銅箔を形成する。具体的には、絶縁体シート16−1〜16−4の表面に銅箔を張り付ける。絶縁体シート16−5の裏面に銅箔を張り付ける。更に、絶縁体シート16−1〜16−5の銅箔の表面に、例えば、防錆のための亜鉛鍍金を施して、平滑化する。なお、銅箔以外の金属箔が用いられてもよい。
次に、絶縁体シート16−1の表面上に形成された銅箔をパターニングすることにより、図3に示すように、外部電極20−1〜20−14及び図示しない配線導体層を絶縁体シート16−1の表面上に形成する。具体的には、絶縁体シート16−1の表面の銅箔上に、図3に示す外部電極20−1〜20−14及び図示しない配線導体層と同じ形状のレジストを印刷する。そして、銅箔に対してエッチング処理を施すことにより、レジストにより覆われていない部分の銅箔を除去する。その後、洗浄液(レジスト除去液)を吹き付けてレジストを除去する。これにより、図3に示すような、外部電極20−1〜20−14及び図示しない配線導体層が絶縁体シート16−1の表面上にフォトリソグラフィ工程により形成される。
次に、図3に示すように、配線導体層22−1〜22−3及びダミー導体層26−1,28−1を絶縁体シート16−2〜16−4の表面上にそれぞれ形成する。また、図3に示すように、外部電極24−1〜24−14を絶縁体シート16−5の裏面上に形成する。なお、配線導体層22−1〜22−3、外部電極24−1〜24−14及びダミー導体層26−1,28−1の形成工程は、外部電極20−1〜20−14及び図示しない配線導体層の形成工程と同じであるので説明を省略する。
次に、絶縁体シート16−1〜16−5のビアホール導体v1〜v4及び図示しないビアホール導体が形成される位置にレーザービームを照射することによって貫通孔を形成する。そして、貫通孔に銅や銀等の金属を主成分とする導電性ペーストを充填する。
次に、熱圧着により多層基板12を形成する。具体的には、図7に示すように、絶縁体シート16−1〜16−5を積層した後、絶縁体シート16−1〜16−5に対して加圧処理及び加熱処理(すなわち、熱圧着)を施す。加圧処理は、上下方向から絶縁体シート16−1〜16−5を挟むことにより行う。絶縁体シート16−1〜16−5に対して加圧処理及び加熱処理を施すことにより、絶縁体シート16−1〜16−5が軟化すると共に、貫通孔内の導電性ペーストが固化する。これにより、絶縁体シート16−1〜16−5が接合されると共に、ビアホール導体v1〜v4が形成される。以上の工程により、図8に示すように、素体11が形成される。
次に、図9に示すように、樹脂(レジスト)ペーストをスクリーン印刷により塗布することにより、絶縁体シート16−1の表面上に保護層17を形成する。以上の工程を経て、多層基板12が完成する。
次に、図10に示すように、多層基板12に実装部品14を実装する。具体的には、外部電極20−1〜20−14とバンプ116−1〜116−14とが接触するように、実装部品14を多層基板12上に配置する。その後、超音波接合機Tを実装部品14の上面に押し当てて、超音波接合機Tを作動させる。これにより、超音波振動が本体114を介してバンプ116−1〜116−14及び外部電極20−1〜20−14に伝わる。そして、外部電極20−1〜20−14とバンプ116−1〜116−14とが超音波振動により冶金結合する。以上の工程を経て、部品実装基板10が完成する。
<効果>
以上のように構成された部品実装基板10及び多層基板12によれば、実装部品14が多層基板12上において傾くことを抑制できる。多層基板12の比較例に係る多層基板として、ダミー導体層26−1,28−1を備えていない多層基板を例に挙げる。比較例に係る多層基板の各構成の参照符号については、多層基板12の参照符号を流用する。
以上のように構成された部品実装基板10及び多層基板12によれば、実装部品14が多層基板12上において傾くことを抑制できる。多層基板12の比較例に係る多層基板として、ダミー導体層26−1,28−1を備えていない多層基板を例に挙げる。比較例に係る多層基板の各構成の参照符号については、多層基板12の参照符号を流用する。
比較例に係る多層基板において、領域A3〜A5,A8〜A14は、平均Daveよりも小さな距離D3〜D5,D8〜D14を半径とする領域である。このような領域A3〜A5,A8〜A14に対応する外部電極20−3〜20−5,20−8〜20−14の近くには外部電極が存在するため、領域A3〜A5,A8〜A14は外部電極が密に配置された領域である。一方、領域A1,A2,A6,A7は外部電極が疎に配置された領域である。したがって、比較例に係る多層基板では、超音波接合の際に、領域A3〜A5,A8〜A14に加わる力が領域A1,A2,A6,A7に加わる力よりも大きくなる。その結果、領域A3〜A5,A8〜A14が領域A1,A2,A6,A7よりも大きく沈みこみ、実装部品14が傾く。
そこで、多層基板12では、ダミー導体層26−1,28−1が、上側から見たときに、領域A3〜A5,A8〜A14の内の一部の領域A14,A11内に設けられている。ダミー導体層26−1,28−1は、絶縁体シート16−1〜16−5よりも変形しにくい。そのため、ダミー導体層26−1,28−1は、領域A14,A11が沈み込むことを抑制する。その結果、部品実装基板10及び多層基板12によれば、実装部品14が多層基板12上において傾くことを抑制できる。そして、実装部品14が傾くことが抑制されると、実装部品14が破損する等の問題が生じることが抑制される。
また、部品実装基板10及び多層基板12によれば、以下の理由によっても、実装部品14が多層基板12上において傾くことをより効果的に抑制できる。領域A14は、最も小さな距離D14を半径とする領域である。したがって、実装部品14の実装時において、領域A14が沈み込む量は、領域A1〜A14が沈み込む量の中で最大である。ただし、領域A3,A4,A12,A13,A14が沈み込む量は互いに実質的に等しい。そこで、多層基板12では、ダミー導体層26−1は、上側から見たときに、領域A14内に設けられている。これにより、沈み込みが大きな領域の数が減るので、実装部品14が多層基板12上において傾くことがより効果的に抑制される。なお、沈み込みが大きな領域A3,A4,A12,A13,A14内の全てにダミー導体層が設けられることが最も好ましい。
また、部品実装基板10及び多層基板12によれば、ダミー導体層26−1,28−1は、外部電極20−1〜20−14が設けられている絶縁体シート16−1とは異なる絶縁体シート16−2に設けられている。したがって、ダミー導体層26−1,28−1と外部電極20−1〜20−14とが短絡することが抑制される。
(第1の変形例)
以下に、第1の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図11は、第1の変形例に係る多層基板12aの絶縁体シート16−2を上側から見た図である。図12は、第1の変形例に係る部品実装基板10aの断面構造図である。
以下に、第1の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図11は、第1の変形例に係る多層基板12aの絶縁体シート16−2を上側から見た図である。図12は、第1の変形例に係る部品実装基板10aの断面構造図である。
多層基板12aは、以下の2点において多層基板12と相違する。第1の相違点は、ダミー導体層26−1,28−1の形状及び位置である。第2の相違点は、ダミー導体層26−2,28−2,30−1,32−1,34−1,36−1,30−2,32−2,34−2,36−2,40−1,42−1,44−1,46−1,40−2,42−2,44−2,46−2(第2のダミー導体の一例)(ダミー導体層30−2,34−2,40−2,42−2,44−2,46−2については図11及び図12に図示せず)の有無である。以下に係る第1の相違点及び第2の相違点を中心に多層基板12a及び部品実装基板10aについて説明する。
まず、第1の相違点について説明する。ダミー導体層26−1,28−1は、上側から見たときに、長方形状をなしている。また、ダミー導体層26−1は、上側から見たときに、外部電極20−13と外部電極20−14との間に位置しており、外部電極20−13,20−14と重なっていない。
次に、第2の相違点について説明する。ダミー導体層26−2,28−2はそれぞれ、ダミー導体層26−1,28−1が設けられている絶縁体シート16−2とは異なる絶縁体シート16−3の表面(すなわち、素体11内)に設けられている長方形状の導体層であり、他の導体とは接続されていないことによりフローティング状態となっている。ダミー導体層26−2は、ダミー導体層26−1と同じ形状をなしており、上側から見たときに、ダミー導体層26−1と一致した状態で重なっている。ダミー導体層28−2は、ダミー導体層28−1と同じ形状をなしており、上側から見たときに、ダミー導体層28−1と一致した状態で重なっている。
ダミー導体層30−1,32−1,34−1,36−1はそれぞれ、ダミー導体層26−1が設けられている絶縁体シート16−2の表面に設けられており、ダミー導体層26−1の周囲を囲むように配置されている。すなわち、ダミー導体層30−1,32−1,34−1,36−1は、上側から見たときに、ダミー導体層26−1とは重なっていない。具体的には、ダミー導体層30−1は、ダミー導体層26−1に対して右側に配置されている。ダミー導体層32−1は、ダミー導体層26−1に対して後ろ側に配置されている。ダミー導体層34−1は、ダミー導体層26−1に対して左側に配置されている。ダミー導体層36−1は、ダミー導体層26−1に対して前側に配置されている。ただし、ダミー導体層30−1,32−1,34−1,36−1の中心は、上側から見たときに、領域A14内に配置されている。
ダミー導体層30−2,32−2,34−2,36−2はそれぞれ、ダミー導体層26−2が設けられている絶縁体シート16−3の表面に設けられており、ダミー導体層26−2の周囲を囲むように配置されている。すなわち、ダミー導体層30−2,32−2,34−2,36−2は、ダミー導体層26−1,26−2とは重なっていない。具体的には、ダミー導体層30−2は、ダミー導体層26−2に対して右側に配置されている。ダミー導体層32−2は、ダミー導体層26−2に対して後ろ側に配置されている。ダミー導体層34−2は、ダミー導体層26−2に対して左側に配置されている。ダミー導体層36−2は、ダミー導体層26−2に対して前側に配置されている。ただし、ダミー導体層30−2,32−2,34−2,36−2の中心は、上側から見たときに、領域A14内に配置されている。
ダミー導体層40−1,42−1,44−1,46−1はそれぞれ、ダミー導体層28−1が設けられている絶縁体シート16−2の表面に設けられており、ダミー導体層28−1の周囲を囲むように配置されている。すなわち、ダミー導体層40−1,42−1,44−1,46−1は、ダミー導体層28−1とは重なっていない。具体的には、ダミー導体層40−1は、ダミー導体層28−1に対して右側に配置されている。ダミー導体層42−1は、ダミー導体層28−1に対して後ろ側に配置されている。ダミー導体層44−1は、ダミー導体層28−1に対して左側に配置されている。ダミー導体層46−1は、ダミー導体層28−1に対して前側に配置されている。ただし、ダミー導体層40−1,42−1,44−1,46−1の中心は、上側から見たときに、領域A11内に配置されている。
ダミー導体層40−2,42−2,44−2,46−2はそれぞれ、ダミー導体層28−2が設けられている絶縁体シート16−3の表面に設けられており、ダミー導体層28−2の周囲を囲むように配置されている。すなわち、ダミー導体層40−2,42−2,44−2,46−2は、ダミー導体層28−1,28−2とは重なっていない。具体的には、ダミー導体層40−2は、ダミー導体層28−2に対して右側に配置されている。ダミー導体層42−2は、ダミー導体層28−2に対して後ろ側に配置されている。ダミー導体層44−2は、ダミー導体層28−2に対して左側に配置されている。ダミー導体層46−2は、ダミー導体層28−2に対して前側に配置されている。ただし、ダミー導体層40−2,42−2,44−2,46−2の中心は、上側から見たときに、領域A11内に配置されている。
以上のように構成された多層基板12a及び部品実装基板10aは、多層基板12及び部品実装基板10と同じ作用効果を奏することができる。
また、多層基板12a及び部品実装基板10aでは、ダミー導体層26−1の周囲にダミー導体層30−1,32−1,34−1,36−1が設けられている。これにより、多層基板12aの圧着時等において、ダミー導体層26−1が前後左右方向にずれることがダミー導体層30−1,32−1,34−1,36−1により妨げられる。ダミー導体層26−2,28−1,28−2についても同じ理由により前後左右方向にずれることが妨げられる。したがって、ダミー導体層26−1,26−2,28−1,28−2を効果的に機能させることができ、実装部品14が多層基板12上で傾くことが効果的に抑制される。
(第2の変形例)
以下に、第2の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図13は、第2の変形例に係る多層基板12bの絶縁体シート16−2を上側から見た図である。図14は、第2の変形例に係る部品実装基板10bの断面構造図である。
以下に、第2の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図13は、第2の変形例に係る多層基板12bの絶縁体シート16−2を上側から見た図である。図14は、第2の変形例に係る部品実装基板10bの断面構造図である。
多層基板12bは、図13に示すように、ダミー導体層26−1,26−2,28−1,28−2,30−1,32−1,34−1,36−1,30−2,32−2,34−2,36−2,40−1,42−1,44−1,46−1,40−2,42−2,44−2,46−2が設けられている位置において多層基板12aと相違する。より詳細には、ダミー導体層26−1,26−2は、上側から見たときに、外部電極20−14と重なっている。また、ダミー導体層28−1,28−2は、上側から見たときに、外部電極20−11と重なっている。多層基板12bにおけるダミー導体層26−1,26−2,28−1,28−2とダミー導体層30−1,32−1,34−1,36−1,30−2,32−2,34−2,36−2,40−1,42−1,44−1,46−1,40−2,42−2,44−2,46−2との位置関係については、多層基板12aのこれらの位置関係と同じであるので説明を省略する。
以上のように構成された多層基板12b及び部品実装基板10bは、多層基板12b及び部品実装基板10bと同じ作用効果を奏することができる。
また、ダミー導体層26−1,26−2は、外部電極20−1の直下に位置している。そのため、実装部品14の実装時に、外部電極20−1が下側に押されて沈むことがダミー導体層26−1,26−2によって効果的に抑制される。同じ理由により外部電極20−6も下側に沈むことが抑制される。その結果、実装部品14が多層基板12上において傾くことをより効果的に抑制できる。
また、多層基板12bでは、ダミー導体層26−1が外部電極20−14の直下に位置している。そのため、ダミー導体層26−1は、実装部品14の実装時に、外部電極20−14により大きな力で下側に押される。これにより、ダミー導体層26−1が前後左右方向にずれるおそれがある。
そこで、多層基板12b及び部品実装基板10bでは、ダミー導体層26−1の周囲にダミー導体層30−1,32−1,34−1,36−1が設けられている。これにより、多層基板12bの圧着時等において、ダミー導体層26−1が前後左右方向にずれることがダミー導体層30−1,32−1,34−1,36−1により妨げられる。このように、外部電極20−1の直下にダミー導体層26−1が配置された多層基板12bでは、ダミー導体層30−1,32−1,34−1,36−1を設けることがより好ましい。なお、ダミー導体層26−2,28−1,28−2についても同じ理由により前後左右方向にずれることが抑制される。
以上のように、上下に配置するダミー導体層の数や、前後方向又は左右方向に配置するダミー導体層の数を調整することにより、外部電極が沈み込む量を調整することが可能である。
(第3の変形例)
以下に、第3の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図15は、第3の変形例に係る多層基板12cの絶縁体シート16−2を上側から見た図である。図16は、第3の変形例に係る部品実装基板10cの断面構造図である。
以下に、第3の変形例に係る多層基板及び部品実装基板について図面を参照しながら説明する。図15は、第3の変形例に係る多層基板12cの絶縁体シート16−2を上側から見た図である。図16は、第3の変形例に係る部品実装基板10cの断面構造図である。
多層基板12cは、図15及び図16に示すように、ダミー導体層30−1,30−2,32−1,32−2,34−1,34−2,36−1,36−2,40−1,40−2,42−1,42−2,44−1,44−2,46−1,46−2が設けられていない点において多層基板12aと相違する。このように、ダミー導体層30−1,30−2,32−1,32−2,34−1,34−2,36−1,36−2,40−1,40−2,42−1,42−2,44−1,44−2,46−1,46−2は必須ではない。
(第4の変形例)
以下に、第4の変形例に係る多層基板について図面を参照しながら説明する。図17は、第4の変形例に係る部品実装基板10dの断面構造図である。
以下に、第4の変形例に係る多層基板について図面を参照しながら説明する。図17は、第4の変形例に係る部品実装基板10dの断面構造図である。
多層基板12dは、ダミー導体層26−2の配置において多層基板12cと相違する。多層基板12dでは、ダミー導体層26−2(第2のダミー導体の一例)は、上から見たときに、ダミー導体層26−1(第1のダミー導体の一例)と重なっておらず、かつ、ダミー導体層26−1が設けられている絶縁体シート16−2と異なる絶縁体シート16−3に設けられている。このように、ダミー導体層26−1とダミー導体層26−2とは、上から見たときに、重なっていなくてよい。
また、図17では示されていないが、ダミー導体層28−2は、上から見たときに、ダミー導体層28−1と重なっておらず、かつ、ダミー導体層28−1が設けられている絶縁体シート16−2と異なる絶縁体シート16−3に設けられている。ただし、ダミー導体層28−1,28−2は、上側から見たときに、外部電極20−11に対して前側に位置しているので、図17には表記されていない。
(第5の変形例)
以下に、第5の変形例に係る多層基板について図面を参照しながら説明する。図18は、第5の変形例に係る部品実装基板10eの断面構造図である。
以下に、第5の変形例に係る多層基板について図面を参照しながら説明する。図18は、第5の変形例に係る部品実装基板10eの断面構造図である。
多層基板12eは、ダミー導体層26−2の配置において多層基板12dと相違する。多層基板12eでは、ダミー導体層26−2(第2のダミー導体の一例)は、上から見たときに、ダミー導体層26−1(第1のダミー導体の一例)と重なっておらず、かつ、ダミー導体層26−1が設けられている絶縁体シート16−2に設けられている。本実施形態では、ダミー導体層26−2は、ダミー導体層26−1に対して右側に位置している。
また、図18では示されていないが、ダミー導体層28−2は、上から見たときに、ダミー導体層28−1と重なっておらず、かつ、ダミー導体層28−1が設けられている絶縁体シート16−2に設けられている。ただし、ダミー導体層28−1,28−2は、上側から見たときに、外部電極20−11に対して前側に位置しているので、図18には表記されていない。
(第6の変形例)
以下に、第6の変形例に係る多層基板について図面を参照しながら説明する。図19は、第6の変形例に係る部品実装基板10fの断面構造図である。
以下に、第6の変形例に係る多層基板について図面を参照しながら説明する。図19は、第6の変形例に係る部品実装基板10fの断面構造図である。
多層基板12fは、ダミー導体層26−1の代わりに、ダミービアホール導体vd1〜vd3(第1のダミー導体・第1のビアホール導体の一例)を備えており、ダミー導体層28−1の代わりに、ダミービアホール導体vd4〜vd6(ダミービアホール導体vd5,vd6については図示せず)を備えている点において、多層基板12と相違する。
ダミービアホール導体vd1〜vd3は、上側から見たときに、領域A14内に設けられており、左側から右側へとこの順に並んでいる。ダミービアホール導体vd4〜vd6は、上側から見たときに、領域A11内に設けられており、後ろ側から前側へとこの順に並んでいる。そのため、ダミービアホール導体vd5,vd6は、図19では表記されていない。ダミービアホール導体vd1〜vd6は、絶縁体シート16−2を上下方向に貫通しており、他の導体とは接続されていないことによりフローティング状態となっている。ダミービアホール導体vd1〜vd6の材料は、他のビアホール導体v1〜v4(第2のビアホール導体の一例)と同じ工程で形成できるという観点から、フローティング状態ではない他のビアホール導体v1〜v4の材料と同じであることが好ましい。
以上のように構成された多層基板12f及び部品実装基板10fは、多層基板12及び部品実装基板10と同じ作用効果を奏することができる。
(第7の変形例)
以下に、第7の変形例に係る多層基板について図面を参照しながら説明する。図20は、第7の変形例に係る部品実装基板10gの断面構造図である。
以下に、第7の変形例に係る多層基板について図面を参照しながら説明する。図20は、第7の変形例に係る部品実装基板10gの断面構造図である。
多層基板12gは、ダミー導体層26−1,26−2,28−1,28−2を更に備えている点において、多層基板12fと相違する。多層基板12fのダミー導体層26−1,28−1は、多層基板12のダミー導体層26−1,28−1と同じ形状であるので説明を省略する。また、ダミー導体層26−2,28−2は、ダミー導体層26−1,28−1と同じ形状をなしており、上側から見たときに、一致した状態で重なっている。ダミー導体層26−2,28−2は、絶縁体シート16−3に設けられている。
ダミービアホール導体vd1〜vd3は、絶縁体シート16−2を上下方向に貫通しており、ダミー導体層26−1(第1のダミー導体の一例)とダミー導体層26−2(第2のダミー導体の一例)とを接続している。ダミービアホール導体vd1〜vd3及びダミー導体層26−1,26−2は、他の導体層とは接続されず、フローティング状態となっている。
ダミービアホール導体vd4〜vd6は、絶縁体シート16−2を上下方向に貫通しており、ダミー導体層28−1とダミー導体層28−2とを接続している。ダミービアホール導体vd4〜vd6及びダミー導体層28−1,28−2は、他の導体層とは接続されず、フローティング状態となっている。
以上のように構成された多層基板12g及び部品実装基板10gは、多層基板12f及び部品実装基板10fと同じ作用効果を奏することができる。
また、多層基板12g及び部品実装基板10gでは、ダミー導体層26−1とダミー導体層26−2とがダミービアホール導体vd1〜vd3により接続されている。これにより、ダミー導体層26−1とダミー導体層26−2とが前後左右方向にずれることが抑制される。ダミー導体層28−1,28−2についても、ダミー導体層26−1,26−2と同じことが言える。
また、多層基板12g及び部品実装基板10gでは、ダミー導体層26−1,26−2及びダミービアホール導体vd1〜vd3が立体構造をなしているので、外部電極20−3,20−14が沈み込むことがより効果的に抑制される。
(その他の実施形態)
本発明に係る多層基板、部品実装基板及び部品実装基板の製造方法は、多層基板12,12a〜12g、部品実装基板10,10a〜10g及び部品実装基板10,10a〜10gの製造方法に限らずその要旨の範囲内において変更可能である。
本発明に係る多層基板、部品実装基板及び部品実装基板の製造方法は、多層基板12,12a〜12g、部品実装基板10,10a〜10g及び部品実装基板10,10a〜10gの製造方法に限らずその要旨の範囲内において変更可能である。
なお、多層基板12,12a〜12g、部品実装基板10,10a〜10g及び部品実装基板10,10a〜10gの製造方法の各構成を任意に組み合わせてもよい。
なお、ダミー導体層及びダミービアホール導体は、上から見たときに、領域A11,A14内に設けられているが、領域A3〜A5,A8〜A14の全てに設けられていてもよい。すなわち、ダミー導体層及びダミービアホール導体は、平均Daveよりも小さな距離D3〜D5,D8〜D14を半径とする領域A3〜A5,A8〜A14の内の少なくとも一部の領域に設けられていればよい。ただし、ダミー導体層及びダミービアホール導体は、領域の沈み込みを効果的に抑制するために、小さな距離を半径とする領域に対して優先的に設けられることが好ましい。
なお、ダミー導体層及びダミービアホール導体は、平均Daveよりも大きな距離D1,D2,D6,D7を半径とする1以上の領域A1,A2,A6,A7には、設けられていないことが好ましい。ただし、平均Daveよりも大きな距離D1,D2,D6,D7を半径とする1以上の領域A1,A2,A6,A7の内の少なくとも一部の領域A1,A2,A6,A7内に設けられていてもよい。この場合、領域A3〜A5,A8〜A14の内の少なくとも一部のA3〜A5,A8〜A14におけるダミー導体層及びダミービアホール導体の単位体積当たりの密度が、領域A1,A2,A6,A7の内の少なくとも一部のA1,A2,A6,A7におけるダミー導体層及びダミービアホール導体の単位体積当たりの密度よりも高くなっている。
なお、ダミー導体層26−1,26−2,28−1,28−2,30−1,30−2,32−1,32−2,34−1,34−2,36−1,36−2,40−1,40−2,42−1,42−2,44−1,44−2,46−1,46−2の代わりに樹脂等の金属以外の材料により作製されたダミー層が用いられてもよい。ダミー導体層26−1,26−2,28−1,28−2,30−1,30−2,32−1,32−2,34−1,34−2,36−1,36−2,40−1,40−2,42−1,42−2,44−1,44−2,46−1,46−2の材料は、配線導体層22−1〜22−3の材料と同じであることが好ましい。更に、ダミー導体層26−1,26−2,28−1,28−2,30−1,30−2,32−1,32−2,34−1,34−2,36−1,36−2,40−1,40−2,42−1,42−2,44−1,44−2,46−1,46−2の材料は、絶縁体シート16−1〜16−5の材料よりも硬いことが好ましい。硬いとは、ヤング率が大きいことを意味する。
なお、外部電極20−1〜20−14は、領域A0の外縁に沿って並んでいるが、領域A0の外縁近傍に限らず、例えば、領域A0の中心近傍に設けられていてもよい。
以上のように、本発明は、多層基板、部品実装基板及び部品実装基板の製造方法に有用であり、特に、実装部品が多層基板上において傾くことを抑制できる点において優れている。
10,10a〜10g:部品実装基板
11:素体
12,12a〜12g:多層基板
14:実装部品
16−1〜16−5:絶縁体シート
17:保護層
20−1〜20−14,24−1〜24−14:外部電極
22−1〜22−3:配線導体層
26−1,26−2,28−1,28−2,30−1,30−2,32−1,32−2,34−1,34−2,36−1,36−2,40−1,40−2,42−1,42−2,44−1,44−2,46−1,46−2:ダミー導体層
114:本体
116−1〜116−14:バンプ
T:超音波接合機
v1〜v4:ビアホール導体
vd1〜vd6:ダミービアホール導体
11:素体
12,12a〜12g:多層基板
14:実装部品
16−1〜16−5:絶縁体シート
17:保護層
20−1〜20−14,24−1〜24−14:外部電極
22−1〜22−3:配線導体層
26−1,26−2,28−1,28−2,30−1,30−2,32−1,32−2,34−1,34−2,36−1,36−2,40−1,40−2,42−1,42−2,44−1,44−2,46−1,46−2:ダミー導体層
114:本体
116−1〜116−14:バンプ
T:超音波接合機
v1〜v4:ビアホール導体
vd1〜vd6:ダミービアホール導体
Claims (14)
- 主面を有し、かつ、可撓性を有する素体と、
前記主面に設けられ、かつ、実装部品の実装に用いられる第1の外部電極ないし第n(nは、3以上の整数)の外部電極と、
前記素体内に設けられ、フローティング状態である少なくとも1以上の第1のダミー導体と、
を備えており、
前記主面の法線方向から見たときに、第m(mは、1以上n以下の整数)の外部電極から前記第1の外部電極ないし前記第nの外部電極の内の該第mの外部電極に最も近い外部電極までの距離を距離Dmと定義し、
距離D1ないし距離Dnの平均を平均Daveと定義し、
前記法線方向から見たときに、第mの外部電極を中心とし距離Dmを半径とする円形の領域を領域Amと定義し、
前記第1のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする1以上の領域Amの内の少なくとも一部の領域Am内に設けられていること、
を特徴とする多層基板。 - 前記第1のダミー導体は、前記法線方向から見たときに、平均Daveよりも大きな距離Dmを半径とする1以上の領域Amの内の少なくとも一部の領域Am内に設けられていないこと、
を特徴とする請求項1に記載の多層基板。 - 前記第1のダミー導体は、前記法線方向から見たときに、最も小さな距離Dmを半径とする領域Am内に設けられていること、
を特徴とする請求項1又は請求項2のいずれかに記載の多層基板。 - 前記第1のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする領域Amに対応する第mの外部電極と重なっていること、
を特徴とする請求項1ないし請求項3のいずれかに記載の多層基板。 - 前記素体は、複数の絶縁体層が前記法線方向に積層されて構成されており、
前記多層基板は、
第2のダミー導体を、
更に備えており、
前記第1のダミー導体及び前記第2のダミー導体は、第1の平面導体であり、
前記第2のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする領域Am内に設けられていると共に前記第1のダミー導体と重なっておらず、かつ、該第1のダミー導体が設けられている前記絶縁体層と異なる前記絶縁体層に設けられていること、
を特徴とする請求項1ないし請求項4のいずれかに記載の多層基板。 - 前記素体は、複数の絶縁体層が前記法線方向に積層されて構成されており、
前記多層基板は、
第2のダミー導体を、
更に備えており、
前記第1のダミー導体及び前記第2のダミー導体は、第1の平面導体であり、
前記第2のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする領域Am内に設けられていると共に前記第1のダミー導体と重なっており、かつ、該第1のダミー導体が設けられている前記絶縁体層と異なる前記絶縁体層に設けられていること、
を特徴とする請求項1ないし請求項4のいずれかに記載の多層基板。 - 前記多層基板は、
前記絶縁体層を前記法線方向に貫通するダミービアホール導体であって、前記第1のダミー導体と前記第2のダミー導体とを接続するダミービアホール導体を、
更に備えていること、
を特徴とする請求項6に記載の多層基板。 - 前記素体は、複数の絶縁体層が前記法線方向に積層されて構成されており、
前記多層基板は、
第2のダミー導体を、
更に備えており、
前記第1のダミー導体及び前記第2のダミー導体は、第1の平面導体であり、
前記第2のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする領域Am内に設けられていると共に前記第1のダミー導体と重なっておらず、かつ、該第1のダミー導体が設けられている前記絶縁体層に設けられていること、
を特徴とする請求項1ないし請求項4のいずれかに記載の多層基板。 - 前記第1のダミー導体は、第1の平面導体であること、
を特徴とする請求項1ないし請求項4のいずれかに記載の多層基板。 - 前記第1のダミー導体は、第1のビアホール導体であること、
を特徴とする請求項1ないし請求項4のいずれかに記載の多層基板。 - 前記多層基板は、
前記素体内に設けられている第2の平面導体と、
前記第2の平面導体に接続されている第2のビアホール導体と、
を更に備えており、
前記第1のビアホール導体の材料と前記第2のビアホール導体の材料とは同じであること、
を特徴とする請求項10に記載の多層基板。 - 前記多層基板は、
前記素体内に設けられている第2の平面導体を、
更に備えており、
前記第1の平面導体の材料は、前記第2の平面導体の材料と同じであること、
を特徴とする請求項9に記載の多層基板。 - 請求項1ないし請求項12のいずれかに記載の多層基板と、
第1のバンプないし第n(nは、3以上の整数)のバンプを備えており、かつ、前記主面上に実装される前記実装部品と、
を備えており、
前記第1の外部電極ないし前記第nの外部電極はそれぞれ、前記第1のバンプないし前記第nのバンプと超音波接合されていること、
を特徴とする部品実装基板。 - 主面を有し、かつ、可撓性を有する素体と、前記主面に設けられている第1の外部電極ないし第n(nは、3以上の整数)の外部電極と、前記素体内に設けられ、フローティング状態である少なくとも1以上の第1のダミー導体と、を備えており、前記主面の法線方向から見たときに、第m(mは、1以上n以下の整数)の外部電極から前記第1の外部電極ないし前記第nの外部電極の内の該第mの外部電極に最も近い外部電極までの距離を距離Dmと定義し、距離D1ないし距離Dnの平均を平均Daveと定義し、前記法線方向から見たときに、第mの外部電極を中心とし距離Dmを半径とする円形の領域を領域Amと定義し、前記第1のダミー導体は、前記法線方向から見たときに、平均Daveよりも小さな距離Dmを半径とする領域Amの内の少なくとも一部の領域Am内に設けられている、多層基板と、第1のバンプないし第n(nは、3以上の整数)のバンプを備えている実装部品と、を備えた部品実装基板の製造方法であって、
前記第1の外部電極ないし前記第nの外部電極及び前記第1のダミー導体を備える前記多層基板を形成する工程と、
前記第1の外部電極ないし前記第nの外部電極のそれぞれを前記第1のバンプないし前記第nのバンプに超音波溶接させる工程と、
を備えていること、
を特徴とする部品実装基板の製造方法。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5804771A (en) * | 1996-09-26 | 1998-09-08 | Intel Corporation | Organic substrate (PCB) slip plane "stress deflector" for flip chip deivces |
JPH10294397A (ja) * | 1997-04-18 | 1998-11-04 | Sony Corp | フリップチップ搭載用基板 |
JP2000068328A (ja) * | 1998-08-21 | 2000-03-03 | Olympus Optical Co Ltd | フリップチップ実装用配線基板 |
JP2002093853A (ja) * | 2000-09-07 | 2002-03-29 | Internatl Business Mach Corp <Ibm> | プリント配線板およびフリップチップ実装方法 |
JP2004327721A (ja) * | 2003-04-24 | 2004-11-18 | Shinko Electric Ind Co Ltd | 配線基板及び電子部品実装構造 |
WO2007105763A1 (ja) * | 2006-03-14 | 2007-09-20 | Sharp Kabushiki Kaisha | 回路基板、電子回路装置及び表示装置 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5804771A (en) * | 1996-09-26 | 1998-09-08 | Intel Corporation | Organic substrate (PCB) slip plane "stress deflector" for flip chip deivces |
JPH10294397A (ja) * | 1997-04-18 | 1998-11-04 | Sony Corp | フリップチップ搭載用基板 |
JP2000068328A (ja) * | 1998-08-21 | 2000-03-03 | Olympus Optical Co Ltd | フリップチップ実装用配線基板 |
JP2002093853A (ja) * | 2000-09-07 | 2002-03-29 | Internatl Business Mach Corp <Ibm> | プリント配線板およびフリップチップ実装方法 |
JP2004327721A (ja) * | 2003-04-24 | 2004-11-18 | Shinko Electric Ind Co Ltd | 配線基板及び電子部品実装構造 |
WO2007105763A1 (ja) * | 2006-03-14 | 2007-09-20 | Sharp Kabushiki Kaisha | 回路基板、電子回路装置及び表示装置 |
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