JPH11354566A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11354566A
JPH11354566A JP10158695A JP15869598A JPH11354566A JP H11354566 A JPH11354566 A JP H11354566A JP 10158695 A JP10158695 A JP 10158695A JP 15869598 A JP15869598 A JP 15869598A JP H11354566 A JPH11354566 A JP H11354566A
Authority
JP
Japan
Prior art keywords
electrode
bonding
wiring board
wire
multilayer wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10158695A
Other languages
English (en)
Inventor
Takashi Miwa
孝志 三輪
Motohiro Suwa
元大 諏訪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP10158695A priority Critical patent/JPH11354566A/ja
Publication of JPH11354566A publication Critical patent/JPH11354566A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体装置において品質の向上および小形化
を実現して高性能化を図る。 【解決手段】 半導体チップ1を支持するキャビティ部
2aの周囲にボンディング電極が多段に設けられるとと
もに、最も外側の段に設けられた前記ボンディング電極
が内側および外側の2列に配置され、前記内側のボンデ
ィング電極である電源電極2dが前記外側のボンディン
グ電極である信号電極2cよりも肉厚の薄い薄肉部2b
に設けられた多層配線基板2と、半導体チップ1のパッ
ド1aと多層配線基板2の各ボンディング電極とを接続
するボンディング用のワイヤ3と、半導体チップ1とワ
イヤ3とを封止する封止部4とからなり、電源電極2d
が薄肉部2bに設けられたことにより、電源電極2dに
接続されたワイヤ3と、信号電極2cに接続されたワイ
ヤ3とをショートさせずに離して配置できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、多層配線基板を備えた半導体装置のワイヤ
ボンディングにおけるショート防止に適用して有効な技
術に関する。
【0002】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【0003】多ピンで高性能、かつワイヤボンディング
が行われる半導体装置では、ボンディング電極が2段以
上の複数段に形成された多層配線基板を用いている場合
がある。
【0004】その際、電源・グランド用の配線として
は、多層配線基板の内部に独立した層が設けられる。
【0005】そこで、電源・グランド用のボンディング
電極は、前記独立した層に接続しているため、これらの
ボンディング電極の配置を固定すると、半導体チップ側
のパッド(表面電極)の設計が制約される。
【0006】したがって、これを避けるために、電源・
グランド用のボンディング電極を信号用のボンディング
電極の内側に独立させて設け、さらに、電源・グランド
用のボンディング電極をリング状に形成することによ
り、半導体チップとの組み合わせ自由度を持たせてい
る。
【0007】なお、電源・グランド用のボンディング電
極を多層化する技術については、例えば、日経BP社、
1993年5月31日発行、香山晋、成瀬邦彦(監)、
「実践講座VLSIパッケージング技術(下)」、19
3〜199頁に記載されている。
【0008】
【発明が解決しようとする課題】ところが、前記した技
術において、電源・グランド用のボンディング電極をリ
ング状に形成すると、信号用のボンディング電極に対し
てワイヤボンディングを行う際に、電源・グランド用の
ボンディング電極を乗り越えてワイヤループを形成しな
ければならない。
【0009】したがって、信号用のワイヤのループの高
さが低いと電源・グランド用のワイヤと接触してショー
トすることが問題となる。
【0010】また、これを回避するために、信号用のワ
イヤのループを高く形成すると、半導体装置の高さが高
くなるという問題が起こる。
【0011】本発明の目的は、品質の向上および小形化
を実現して高性能化を図る半導体装置およびその製造方
法を提供することにある。
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0013】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0014】すなわち、本発明の半導体装置は、半導体
チップを支持する凹部の周囲にボンディング電極が多段
に設けられるとともに、最も外側の段に設けられた前記
ボンディング電極が内側および外側の2列に配置され、
前記内側のボンディング電極が前記外側のボンディング
電極よりも肉厚の薄い薄肉部に設けられた多層配線基板
と、前記半導体チップの表面電極とこれに対応する前記
多層配線基板の前記ボンディング電極とを電気的に接続
するボンディング用のワイヤとを有し、前記内側のボン
ディング電極が前記薄肉部に設けられたことにより、前
記内側のボンディング電極に接続された前記ワイヤと、
前記外側のボンディング電極に接続された前記ワイヤと
が離れて配置されているものである。
【0015】これにより、内側のボンディング電極に接
続されたワイヤのルーピングと、外側のボンディング電
極に接続されたワイヤのルーピングとに高低差を設ける
ことができ、したがって、外側のボンディング電極に接
続するワイヤを水平にルーピングした際にも、これと内
側のボンディング電極に接続されたワイヤとの間の電気
的なショートの発生を防止することができる。
【0016】したがって、ワイヤ間の電気的なショート
の防止を図りつつ、最も外側の段の2列のボンディング
電極のうち、外側のボンディング電極に接続されるワイ
ヤの低ルーピングを行うことが可能になり、これによ
り、半導体装置の品質の向上および薄形化・小形化を実
現させることができる。
【0017】また、本発明の半導体装置の製造方法は、
凹部の周囲にボンディング電極が多段に設けられるとと
もに、最も外側の段に設けられた前記ボンディング電極
が内側および外側の2列に配置され、前記内側のボンデ
ィング電極が前記外側のボンディング電極よりも肉厚の
薄い薄肉部に設けられた多層配線基板を準備する工程
と、前記多層配線基板の前記凹部に半導体チップを配置
する工程と、前記半導体チップの表面電極とこれに対応
する前記多層配線基板の前記ボンディング電極とをボン
ディング用のワイヤによって電気的に接続するワイヤボ
ンディングを行う工程とを有し、前記ワイヤボンディン
グを行う際に、前記内側のボンディング電極が前記薄肉
部に設けられたことにより、前記内側のボンディング電
極に接続する前記ワイヤと前記外側のボンディング電極
に接続する前記ワイヤとを離して配置するものである。
【0018】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【0019】図1は本発明の実施の形態による半導体装
置の構造の一例を示す部分拡大断面図、図2は図1に示
す半導体装置の構造を示す外観斜視図、図3(a),
(b),(c),(d)は図1に示す半導体装置に用いられ
る多層配線基板の構造とその製造手順の一例を示す部分
拡大断面図、図4は図3に示す多層配線基板に半導体チ
ップを搭載した状態の凹部の構造を示す部分平面図、図
5は図1に示す半導体装置において樹脂封止終了時の状
態の構造を示す部分拡大断面図である。
【0020】本実施の形態の半導体装置は、多段のボン
ディング電極(多段リードともいう)が設けられた多層
配線基板を用い、これに半導体チップを搭載するととも
に、前記ボンディング電極と前記半導体チップの表面電
極とがワイヤボンディングによって電気的に接続されて
いるものである。
【0021】なお、本実施の形態では、前記半導体装置
の一例として、BGA(Ball GridArray)を取り上げて
説明する。
【0022】図1〜図5を用いて、図1に示すBGA1
0の構成について説明すると、半導体チップ1を支持す
る凹部であるキャビティ部2aの周囲にボンディング電
極が多段に設けられるとともに、最も外側の段に設けら
れた前記ボンディング電極が内側および外側の2列に配
置され、前記内側のボンディング電極が前記外側のボン
ディング電極よりも肉厚の薄い薄肉部2bに設けられた
多層配線基板2と、半導体チップ1のパッド1a(表面
電極)とこれに対応する多層配線基板2の前記ボンディ
ング電極とを電気的に接続するボンディング用のワイヤ
3と、半導体チップ1とワイヤ3とを封止用樹脂によっ
て封止する封止部4と、多層配線基板2に設けられた複
数の外部端子である半田ボール5とからなり、前記内側
のボンディング電極が薄肉部2bに設けられたことによ
り、前記内側のボンディング電極に接続されたワイヤ3
と、前記外側のボンディング電極に接続されたワイヤ3
とが電気的にショートすることなく離れて配置されてい
るものである。
【0023】なお、本実施の形態のBGA10は、前記
ボンディング電極が、多層配線基板2のキャビティ部2
aに形成された上、中、下の3段の段差面(前記上段
は、外部端子である半田ボール5が取り付けられるバン
プ搭載面2sと同一の面)に形成されている場合であ
る。
【0024】すなわち、図1および図4に示すように、
多層配線基板2の四角形のキャビティ部2aの上段(本
実施の形態では、外部端子である半田ボール5を取り付
けるバンプ搭載面2s側を上段側とする)に外側のボン
ディング電極として複数の信号電極2cが設けられ、ま
た、キャビティ部2aの中断の面である薄肉部2bに内
側のボンディング電極として電源電極2dが設けられ、
さらに、キャビティ部2aの下段に複数の信号電極2e
とグランド電極2fとが設けられている。
【0025】したがって、キャビティ部2aの前記上段
には、図4に示すように、複数の信号電極2cが四角に
配列され、さらに、この上段から一段下がった中段には
電源電極2dが設けられ、かつ半導体チップ1に最も近
い下段において、その内側(最も半導体チップ1に近い
箇所)には、グランド電極2fが設けられ、これと同じ
高さの面のグランド電極2fの外側には、複数の信号電
極2eが信号電極2cと同様に四角に配列されて設けら
れている。
【0026】なお、多層配線基板2のキャビティ部2a
の中段の薄肉部2bに設けられた内側のボンディング電
極である電源電極2dと、下段のグランド電極2fと
は、図4に示すように、両者ともリング状に形成されて
いる。
【0027】これにより、多層配線基板2のキャビティ
部2aの下段において、信号電極2eとグランド電極2
fとが2列に配置され、さらに、上段の信号電極2cと
中段(薄肉部2b)の電源電極2dとが上方から眺めた
状態で2列に配置されている。
【0028】また、本実施の形態の多層配線基板2は、
図3(a)に示すように、ベース基板2hとこれの表裏
両面に設けられた銅箔層2i(金属箔層)とからなる配
線基板2g(単板)同士をプリプレグと呼ばれる接着層
2jを介して熱圧着で張り合わせて形成したものであ
り、多層配線基板2の電源電極2d(内側のボンディン
グ電極)が、図3(b),(c)に示すように、ベース基
板2hを除去して形成された薄肉部2bに銅箔層2iを
露出させた電極である。
【0029】すなわち、2枚の配線基板2gのそれぞれ
のほぼ中心に大きさの異なる四角形の貫通孔が設けら
れ、かつそれぞれの配線基板2gの両面に銅箔層2iが
設けられた2枚の配線基板2gが接着層2jを介して張
り合わされ、さらに、大きな貫通孔を有する一方の配線
基板2gの露出面側に、熱拡散板6(ヒートスプレッダ
ともいう)が接着剤9などを介して張り付けられて半導
体チップ1を収容するキャビティ部2aが形成されてい
る。
【0030】したがって、本実施の形態の多層配線基板
2のキャビティ部2aは、2枚の配線基板2gのそれぞ
れの四角形の貫通孔と熱拡散板6とによって形成され、
本実施の形態では、半導体チップ1を搭載する際に、ダ
イボンド剤8によって熱拡散板6に半導体チップ1を固
定する。
【0031】これにより、多層配線基板2の凹部である
キャビティ部2aに搭載された半導体チップ1は、図1
および図4に示すように、その周囲にそれぞれのボンデ
ィング電極が3段に分かれて配置された状態となる。
【0032】したがって、半導体チップ1から最も離れ
た外側に2列に設けられた信号電極2c(外側のボンデ
ィング電極)と電源電極2d(内側のボンディング電
極)とのうち、信号電極2cが上段に設けられ、かつ、
電源電極2dが前記上段箇所よりも肉厚の薄い薄肉部2
bすなわち中段に設けられていることにより、信号電極
2cと電源電極2dとの設置高さに高低さを設けること
ができ、これにより、信号電極2cにボンディングする
信号用のワイヤ3と、電源電極2dにボンディングする
電源用のワイヤ3とを接触させずに十分に離して配置
し、かつボンディングすることができる。
【0033】その結果、上段の信号電極2cにボンディ
ングする信号用のワイヤ3と、中段の電源電極2dにボ
ンディングする電源用のワイヤ3とのうち、上側(半導
体チップ1から遠い側)に配置される信号用のワイヤ3
をほぼ水平に近い状態でワイヤボンディングする低ワイ
ヤループとすることができる。
【0034】また、図3(a)に示すように、両面に銅
箔層2iを張り付けた2枚の配線基板2gにおいて、多
層配線基板2を形成するに際し、上段側に配置される配
線基板2gには、予め、その表面に信号配線2kを形成
しておき、かつ、その裏面に電源配線2mを形成してお
く。
【0035】一方、下段側に配置される配線基板2gに
は、予め、その表面に信号配線2lを形成しておき、か
つ、その裏面にグランド配線2nを形成しておく。
【0036】これにより、上段側の配線基板2gでは、
表面側の信号配線2kと信号電極2cとが電気的に接続
されており、かつ、その裏面側の電源配線2mと後に露
出して形成される電源電極2d(図3(c)参照)とが
電気的に接続されている。
【0037】さらに、下段側の配線基板2gでは、表面
側の信号配線2lと信号電極2eとが電気的に接続され
ており、かつ、その裏面側のグランド配線2nとグラン
ド電極2fとがスルーホール2pを介してとが電気的に
接続されている。
【0038】なお、2枚の配線基板2gが接着層2jを
介して張り合わされた後、図1に示すスルーホール2q
を介して表裏面の配線が電気的に接続されるとともに、
多層配線基板2のバンプ搭載面2sのバンプ搭載電極部
2rには、ニッケル−金のめっきが施される。
【0039】ここで、配線基板2gは、プリント配線基
板などと同様の材質のものによって形成されるものであ
る。
【0040】また、封止部4を形成する封止用樹脂は、
例えば、エポキシ系の熱硬化性樹脂などであり、ワイヤ
ボンディング後、キャビティ部2aに前記封止用樹脂が
ポッティングなどによって供給されて形成されたもので
ある。
【0041】なお、供給された前記封止用樹脂が、その
封止領域を越えて半田ボール5の取り付け領域に流出し
ないように、半田ボール5の取り付け面であるバンプ搭
載面2sのキャビティ部2aの近傍周囲には、バンプ搭
載面2sから突出した樹脂ダム7が設けられている。
【0042】また、外部端子である複数個の半田ボール
5は、多層配線基板2のバンプ搭載面2sのバンプ搭載
電極部2rにそれぞれ設けられ、図2に示すように、バ
ンプ搭載面2sにおいてその中央部の封止部4を除くそ
の外周に格子状配列で設けられている。
【0043】さらに、ボンディング用のワイヤ3は、例
えば、金線である。また、熱拡散板6は、金属板であ
り、例えば、放熱性に優れたアルミニウム板などであ
る。
【0044】ただし、配線基板2g、封止部4、外部端
子(半田ボール5)、ワイヤ3または熱拡散板6の材質
は、前記材質に限定されるものではなく、前記材質以外
の材質の部材によって形成されていてもよい。
【0045】次に、図1〜図5を用いて、本実施の形態
のBGA10の製造方法について説明する。
【0046】まず、図3(d)に示すような凹部である
キャビティ部2aの周囲にボンディング電極が多段に設
けられるとともに、最も外側の段に設けられた前記ボン
ディング電極が内側および外側の2列に配置され、電源
電極2d(内側のボンディング電極)が信号電極2c
(外側のボンディング電極)よりも肉厚の薄い薄肉部2
bに設けられた多層配線基板2を準備する。
【0047】ここで、多層配線基板2の製造方法につい
て説明する。
【0048】図3(a)に示すように、予め、それぞれ
のほぼ中心に大きさの異なる四角形の貫通孔が1つずつ
設けられた2枚のベース基板2h(単板)を用意する。
【0049】その際、2枚のベース基板2hのうち、上
段側に配置されるベース基板2h(貫通孔の大きさの大
きい方)には、図3(a)に示すように、その表面に、
銅箔層2iにより、信号電極2cとこれに電気的に接続
された信号配線2kとを形成しておき、かつ、裏面に
は、電源配線2mのみを形成しておく。
【0050】したがって、この状態では、前記上段側に
配置されるベース基板2hには、図3(c)に示す電源
電極2dは形成されていない。
【0051】さらに、2枚のベース基板2hのうち、下
段側に配置されるベース基板2h(貫通孔の大きさの小
さい方)には、その表面に、銅箔層2iにより、信号配
線2lと、これに電気的に接続された信号電極2eと、
この信号電極2eに並んでグランド電極2fとを形成し
ておき、かつ、その裏面には、グランド配線2nを形成
しておく。
【0052】なお、表面のグランド電極2fと裏面のグ
ランド配線2nとは、スルーホール2pによって電気的
に接続されている。
【0053】続いて、図3(b)に示すように、前記上
段側に配置されるベース基板2hの裏面(電源配線2m
が設けられている面)と、前記下段側に配置されるベー
ス基板2hの表面(信号配線2lが設けられている面)
とをプリプレグと呼ばれる接着層2jを介して熱圧着に
よって張り合わせる。
【0054】その後、電源電極2dを形成する。
【0055】ここでは、ベース基板2hを除去して薄肉
部2bを形成するとともに、この薄肉部2bに銅箔層2
i(金属箔層)からなる電源電極2d(内側のボンディ
ング電極)を露出させて形成する。
【0056】その際、図3(a),(b)に示す前記上段
側に配置されるベース基板2hのキャビティ部側の端部
をルーターあるいはレーザーなどによって除去してこの
ベース基板2hの裏面に形成した銅箔層2iを薄肉部2
b上に露出させ、これにより、図3(c)に示すよう
に、薄肉部2bに電源電極2dを形成する。
【0057】その結果、接着層2jから成る薄肉部2b
上に電源電極2d(内側のボンディング電極)が形成さ
れた状態とになる。
【0058】続いて、前記上段側に配置されるベース基
板2hの表面のボンディング電極と、これに対応する前
記下段側に配置されるベース基板2hの裏面のボンディ
ング電極とをスルーホール2q(図1参照)によってそ
れぞれ電気的に接続する。
【0059】さらに、バンプ搭載面2sのバンプ搭載電
極部2rに対してニッケル−金めっきを施す。
【0060】その後、図3(d)に示すように、前記下
段側に配置されるベース基板2hの裏面に、接着剤9に
よって熱拡散板6を取り付ける。
【0061】これにより、半導体チップ1を搭載(収
容)するキャビティ部2aを有した多層配線基板2を準
備できる。
【0062】その後、多層配線基板2の凹部であるキャ
ビティ部2aに半導体チップ1を配置して固定するダイ
ボンドを行う。
【0063】ここでは、多層配線基板2のキャビティ部
2aの底面すなわちキャビティ部2aの熱拡散板6の露
出面にダイボンド剤8などを介して半導体チップ1を固
定する。
【0064】なお、半導体チップ1を多層配線基板2の
キャビティ部2aに搭載した状態を示したものが図4で
ある。
【0065】続いて、半導体チップ1のパッド1a(表
面電極)とこれに対応する多層配線基板2の信号電極2
c(外側のボンディング電極)、電源電極2d(内側の
ボンディング電極)、信号電極2e(ボンディング電
極)またはグランド電極2f(ボンディング電極)とを
ボンディング用のワイヤ3によって電気的に接続するワ
イヤボンディングを行う。
【0066】その際、前記内側のボンディング電極であ
る電源電極2dが薄肉部2bに設けられたことにより、
電源電極2dに接続するワイヤ3と信号電極2cに接続
するワイヤ3とを離して配置できる。
【0067】ここで、ワイヤボンディングを行う際に
は、図5に示すように、まず、下段の内側に設けられた
グランド電極2fに対してワイヤボンディングし、その
後、前記下段の外側に設けられた信号電極2eに対して
ワイヤボンディングを行う。
【0068】グランド電極2fと信号電極2eに対して
のワイヤボンディングは、両者とも同一の下段の段差面
に対してのワイヤボンディングであるため、両者のワイ
ヤ3のルーピングを比較的低い位置で形成できる。
【0069】したがって、信号電極2eに対しての信号
用のワイヤ3をグランド電極2fに対してのグランド用
のワイヤ3より若干高い位置にルーピングすることによ
り、両ワイヤ3をショートさせることなく十分離してワ
イヤボンディングできる。
【0070】続いて、中段の薄肉部2b(接着層2j)
に設けられた電源電極2dに対してワイヤボンディング
を行い、その後、上段(図1に示すバンプ搭載面2sと
同一面)に設けられた信号電極2cに対してワイヤボン
ディングを行う。
【0071】その際、電源電極2dと信号電極2cは、
中段と上段による高低さが設けられているため、信号電
極2cにボンディングする信号用のワイヤ3と、電源電
極2dにボンディングする電源用のワイヤ3とを接触さ
せずに十分に離してボンディングできる。
【0072】したがって、上段の信号電極2cにボンデ
ィングする信号用のワイヤ3と、中段の電源電極2dに
ボンディングする電源用のワイヤ3とのうち、上側(半
導体チップ1から遠い側)に配置される信号用のワイヤ
3をほぼ水平に近い状態でワイヤボンディングする低ワ
イヤループとすることができる。
【0073】その後、図5に示すように、ポッティング
などにより、キャビティ部2aに封止用樹脂を供給して
半導体チップ1と各ワイヤ3およびその周辺部を封止
し、これにより、封止部4を形成するとともに、半導体
チップ1や各ワイヤ3を保護する。
【0074】その際、図1に示すように、多層配線基板
2のバンプ搭載面2sのキャビティ部2aの近傍周囲に
は、樹脂ダム7が形成されているため、前記封止用樹脂
が封止領域を越えて流出することを防止できる。
【0075】なお、封止部4の形成は、ポッティングに
限定されるものではなく、モールド方法などによって形
成してもよい。
【0076】その後、多層配線基板2のバンプ搭載面2
sのバンプ搭載電極部2rに外部端子である半田ボール
5を取り付け、図1に示すBGA10を完成させる。
【0077】なお、完成したBGA10は、その使用例
として、図示しないリフロー炉などに通して実装基板1
1に実装するが、その際、本実施の形態のBGA10に
おいては、最も半導体チップ1から遠い側に配置される
信号用のワイヤ3をほぼ水平に近い状態でボンディング
する低ワイヤループとすることができるため、その中央
部の封止部4の厚さを薄く形成できる。
【0078】したがって、図1に示すように、BGA1
0を実装基板11に実装した際に、封止部4の表面と実
装基板11の表面との間隙12を十分に形成できるた
め、間隙12に洗浄液が溜まることを防止できる。
【0079】本実施の形態の半導体装置およびその製造
方法によれば、以下のような作用効果が得られる。
【0080】すなわち、多層配線基板2の半導体チップ
1を支持するキャビティ部2a(凹部)の周囲におい
て、最も外側の段に設けられた内側および外側のボンデ
ィング電極のうち、前記内側のボンディング電極である
電源電極2dが薄肉部2bに設けられたことにより、電
源電極2dに接続された電源用のワイヤ3のルーピング
と、前記外側のボンディング電極である信号電極2cに
接続された信号用のワイヤ3のルーピングとに高低差を
設けることができる。
【0081】したがって、信号電極2cに接続する信号
用のワイヤ3をほぼ水平にルーピングしても、電源電極
2dに接続された電源用のワイヤ3と離した状態で配置
できる。
【0082】これにより、信号電極2cに接続するワイ
ヤ3を水平にルーピングした際にも、これと電源電極2
dに接続されたワイヤ3との間の電気的なショートの発
生を防止することができる。
【0083】したがって、ワイヤ3間の電気的なショー
トの防止を図りつつ、最も外側の段の2列のボンディン
グ電極のうち、信号電極2cに接続される信号用のワイ
ヤ3の低ルーピングを行うことが可能になり、これによ
り、多層配線基板2のバンプ搭載面2sから封止部4の
表面までの距離を短くできる。
【0084】その結果、BGA10(半導体装置)の本
体部の高さを低くでき、これにより、BGA10の薄形
化・小形化を図ることができる。
【0085】したがって、BGA10の品質を向上しつ
つ、薄形化・小形化を実現させることができる。
【0086】すなわち、小形・薄形で高性能なBGA1
0を実現することができる。
【0087】また、多層配線基板2の電源電極2d(内
側のボンディング電極)が、配線基板2g(単板)のベ
ース基板2hを除去して形成した薄肉部2bに銅箔層2
iを露出させた電極であることにより、スルーホール2
pを介さずに電源電極2dを設けることができる。
【0088】したがって、電源電極2dにおいてボンデ
ィングを行う箇所が限定されることなく、電源電極2d
上の何処にでもボンディングすることが可能になる。
【0089】さらに、この際の電源電極2dが、スルー
ホール2pを介さずに設けられていることによって、ボ
ンディングにおける電気的信頼性の低下を防ぐことがで
きる。
【0090】また、多層配線基板2の薄肉部2bに設け
られた電源電極2d(内側のボンディング電極)が、リ
ング状の電極であることにより、この電源電極2dを広
い面積で形成できる。
【0091】これにより、電源電極2dにおける電気的
特性を向上できるとともに、この電源電極2d上におい
てワイヤボンディングを行う箇所が限定されずに、前記
同様、リング状のボンディング電極の何れの箇所に対し
てもワイヤボンディングすることができる。
【0092】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【0093】例えば、前記実施の形態においては、中段
のボンディング電極である電源電極2dを形成する際
に、単板である配線基板2g同士を張り合わせた後、一
方の配線基板2gのベース基板2hを除去して電源電極
2dを露出させて形成する場合について説明したが、図
6に示す他の実施の形態のように、多層配線基板2が、
ベース基板2hとこれの表裏両面に設けられた金属箔層
である銅箔層2iとからなる配線基板2g(単板)同士
を接着層2j(プリプレグ)を介して張り合わせて形成
したものであり、多層配線基板2の電源電極2d(内側
のボンディング電極)が、予めベース基板2hをその厚
さ方向に部分的に除去して薄く形成した薄肉部2bに設
けられているものであってもよい。
【0094】この場合、配線基板2g同士を張り合わせ
る前に、図6(a)に示すように、予め、ベース基板2
hをその厚さ方向に部分的に除去して薄肉部2bを形成
し、そこに、裏面の電源配線2mからスルーホール2p
を介してニッケル−金などによるめっきコーティングに
より薄肉部2bに電源電極2d(内側のボンディング電
極)を設けた後、図6(b)に示すように、配線基板2
g同士を張り合わせ、続いて、図6(c)に示すよう
に、熱拡散板6を取り付けて多層配線基板2を形成す
る。
【0095】これによっても、前記実施の形態と同様の
作用効果を得ることができる。
【0096】また、前記実施の形態の多層配線基板2
は、熱拡散板6を有するものであったが、熱拡散板6は
有していなくてもよい。
【0097】例えば、半導体チップ1を支持する熱拡散
板6の代わりとして、さらに1枚の配線基板2gを加
え、これにより、合計3枚の配線基板2gを張り合わせ
て多層配線基板2を形成し、その中央付近に凹部である
キャビティ部2aが形成された多層配線基板2であって
もよい。
【0098】また、前記実施の形態においては、中段の
リング状のボンディング電極が電源電極2dの場合につ
いて説明したが、最も半導体チップ1に近い側(下段)
のリング状のボンディング電極を電源電極2dとして、
前記中段のリング状のボンディング電極をグランド電極
2fとしてもよい。
【0099】さらに、前記実施の形態においては、半導
体装置がBGA10の場合について説明したが、前記半
導体装置は、多層配線基板2を用いるとともに、これの
キャビティ部2aに半導体チップ1を搭載し、かつワイ
ヤボンディングが行われて製造されるものであれば、B
GA10に限定されることなく、PGA(Pin Grid Arr
ay) などの他の半導体装置であってもよい。
【0100】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0101】(1).多層配線基板の半導体チップを支
持する凹部の周囲において、最も外側の段に設けられた
内側および外側のボンディング電極のうち、内側のボン
ディング電極が薄肉部に設けられたことにより、内側の
ボンディング電極に接続されたワイヤのルーピングと、
外側のボンディング電極に接続されたワイヤのルーピン
グとに高低差を設けることができる。これにより、外側
のボンディング電極に接続するワイヤをボンディングす
る際に、これと内側のボンディング電極に接続されたワ
イヤとの間の電気的なショートの発生を防止しつつ、外
側のボンディング電極に接続されるワイヤを水平にルー
ピング(低ルーピング)することができる。その結果、
半導体装置の本体部の高さを低くでき、これにより、半
導体装置の薄形化・小形化を図ることができる。
【0102】(2).前記(1)により、半導体装置の
品質を向上しつつ、薄形化・小形化を実現させることが
できる。すなわち、小形・薄形で高性能な半導体装置を
実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置の構造の
一例を示す部分拡大断面図である。
【図2】図1に示す半導体装置の構造を示す外観斜視図
である。
【図3】(a),(b),(c),(d)は図1に示す半導体
装置に用いられる多層配線基板の構造とその製造手順の
一例を示す部分拡大断面図である。
【図4】図3に示す多層配線基板に半導体チップを搭載
した状態の凹部の構造を示す部分平面図である。
【図5】図1に示す半導体装置において樹脂封止終了時
の状態の構造を示す部分拡大断面図である。
【図6】(a),(b),(c) は他の実施の形態の半導体
装置に用いられる多層配線基板の構造とその製造手順を
示す部分拡大断面図である。
【符号の説明】
1 半導体チップ 1a パッド(表面電極) 2 多層配線基板 2a キャビティ部(凹部) 2b 薄肉部 2c 信号電極(外側のボンディング電極) 2d 電源電極(内側のボンディング電極) 2e 信号電極(ボンディング電極) 2f グランド電極(ボンディング電極) 2g 配線基板(単板) 2h ベース基板 2i 銅箔層(金属箔層) 2j 接着層 2k,2l 信号配線 2m 電源配線 2n グランド配線 2p,2q スルーホール 2r バンプ搭載電極部 2s バンプ搭載面 3 ワイヤ 4 封止部 5 半田ボール 6 熱拡散板 7 樹脂ダム 8 ダイボンド剤 9 接着剤 10 BGA(半導体装置) 11 実装基板 12 間隙

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 ワイヤボンディングが行われて製造され
    た半導体装置であって、 半導体チップを支持する凹部の周囲にボンディング電極
    が多段に設けられるとともに、最も外側の段に設けられ
    た前記ボンディング電極が内側および外側の2列に配置
    され、前記内側のボンディング電極が前記外側のボンデ
    ィング電極よりも肉厚の薄い薄肉部に設けられた多層配
    線基板と、 前記半導体チップの表面電極とこれに対応する前記多層
    配線基板の前記ボンディング電極とを電気的に接続する
    ボンディング用のワイヤとを有し、 前記内側のボンディング電極が前記薄肉部に設けられた
    ことにより、前記内側のボンディング電極に接続された
    前記ワイヤと、前記外側のボンディング電極に接続され
    た前記ワイヤとが離れて配置されていることを特徴とす
    る半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置であって、前
    記多層配線基板が、ベース基板とこれの表裏両面に設け
    られた金属箔層とからなる単板同士を接着層を介して張
    り合わせて形成した基板であり、前記多層配線基板の前
    記内側のボンディング電極が、前記ベース基板を除去し
    て形成された前記薄肉部に前記金属箔層を露出させた電
    極であることを特徴とする半導体装置。
  3. 【請求項3】 請求項1記載の半導体装置であって、前
    記多層配線基板が、ベース基板とこれの表裏両面に設け
    られた金属箔層とからなる単板同士を接着層を介して張
    り合わせて形成した基板であり、前記多層配線基板の前
    記内側のボンディング電極が、前記ベース基板をその厚
    さ方向に部分的に除去して形成された前記薄肉部に設け
    られていることを特徴とする半導体装置。
  4. 【請求項4】 請求項1,2または3記載の半導体装置
    であって、前記多層配線基板の前記薄肉部に設けられた
    前記内側のボンディング電極が、リング状の電源電極も
    しくはグランド電極であることを特徴とする半導体装
    置。
  5. 【請求項5】 凹部の周囲にボンディング電極が多段に
    設けられるとともに、最も外側の段に設けられた前記ボ
    ンディング電極が内側および外側の2列に配置され、前
    記内側のボンディング電極が前記外側のボンディング電
    極よりも肉厚の薄い薄肉部に設けられた多層配線基板を
    準備する工程と、 前記多層配線基板の前記凹部に半導体チップを配置する
    工程と、 前記半導体チップの表面電極とこれに対応する前記多層
    配線基板の前記ボンディング電極とをボンディング用の
    ワイヤによって電気的に接続するワイヤボンディングを
    行う工程とを有し、 前記ワイヤボンディングを行う際に、前記内側のボンデ
    ィング電極が前記薄肉部に設けられたことにより、前記
    内側のボンディング電極に接続する前記ワイヤと前記外
    側のボンディング電極に接続する前記ワイヤとを離して
    配置することを特徴とする半導体装置の製造方法。
  6. 【請求項6】 請求項5記載の半導体装置の製造方法で
    あって、前記多層配線基板を準備する際に、ベース基板
    とこれの表裏両面に設けられた金属箔層とからなる単板
    同士を接着層を介して張り合わせた後、前記ベース基板
    を除去して前記薄肉部を形成するとともに、この薄肉部
    に前記金属箔層からなる前記内側のボンディング電極を
    露出させて前記多層配線基板を形成することを特徴とす
    る半導体装置の製造方法。
  7. 【請求項7】 請求項5記載の半導体装置の製造方法で
    あって、前記多層配線基板を準備する際、ベース基板と
    これの表裏両面に形成された金属箔層とからなる単板同
    士を接着層を介して張り合わせる前に、予め、前記ベー
    ス基板をその厚さ方向に部分的に除去して前記薄肉部を
    形成し、その後、めっきコーティングによって前記薄肉
    部に前記内側のボンディング電極を設けた後に張り合わ
    せることを特徴とする半導体装置の製造方法。
JP10158695A 1998-06-08 1998-06-08 半導体装置およびその製造方法 Pending JPH11354566A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10158695A JPH11354566A (ja) 1998-06-08 1998-06-08 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10158695A JPH11354566A (ja) 1998-06-08 1998-06-08 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH11354566A true JPH11354566A (ja) 1999-12-24

Family

ID=15677346

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10158695A Pending JPH11354566A (ja) 1998-06-08 1998-06-08 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH11354566A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261181A (ja) * 2001-02-27 2002-09-13 Kyocera Corp 半導体素子収納用パッケージおよびその製造方法
JP2007123942A (ja) * 2007-02-09 2007-05-17 Sony Corp 半導体装置
KR100803643B1 (ko) * 2000-07-21 2008-02-19 에이저 시스템즈 가디언 코포레이션 집적 회로 패키지의 제조 방법
JP2008172267A (ja) * 2000-07-21 2008-07-24 Agere Systems Guardian Corp 集積回路パッケージの製造方法および集積回路パッケージ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803643B1 (ko) * 2000-07-21 2008-02-19 에이저 시스템즈 가디언 코포레이션 집적 회로 패키지의 제조 방법
JP2008172267A (ja) * 2000-07-21 2008-07-24 Agere Systems Guardian Corp 集積回路パッケージの製造方法および集積回路パッケージ
JP2002261181A (ja) * 2001-02-27 2002-09-13 Kyocera Corp 半導体素子収納用パッケージおよびその製造方法
JP4574035B2 (ja) * 2001-02-27 2010-11-04 京セラ株式会社 半導体素子収納用パッケージの製造方法
JP2007123942A (ja) * 2007-02-09 2007-05-17 Sony Corp 半導体装置

Similar Documents

Publication Publication Date Title
JP5420505B2 (ja) 半導体装置の製造方法
KR100344927B1 (ko) 적층 패키지 및 그의 제조 방법
JP3685947B2 (ja) 半導体装置及びその製造方法
US6541848B2 (en) Semiconductor device including stud bumps as external connection terminals
US5739588A (en) Semiconductor device
US7193320B2 (en) Semiconductor device having a heat spreader exposed from a seal resin
KR100698526B1 (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
US20080237856A1 (en) Semiconductor Package and Method for Fabricating the Same
US7071569B2 (en) Electrical package capable of increasing the density of bonding pads and fine circuit lines inside a interconnection
KR20070088177A (ko) 반도체 패키지 및 그 제조 방법
JPH0817964A (ja) 半導体装置及びその製造方法及び基板
KR20090056813A (ko) 적층 비아 상호접속부를 구비하는 집적회로 패키지-온-패키지 시스템
JP2000216281A (ja) 樹脂封止型半導体装置
JP2002343899A (ja) 半導体パッケージ用基板、半導体パッケージ
KR100744146B1 (ko) 연성 접속판을 이용하여 배선 기판과 칩을 연결하는 반도체패키지
JPH07170098A (ja) 電子部品の実装構造および実装方法
JP4228457B2 (ja) 電子モジュール及び電子機器
JPH11312756A (ja) 半導体装置
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
JP2001156251A (ja) 半導体装置
JP2006228897A (ja) 半導体装置
JPH11354566A (ja) 半導体装置およびその製造方法
TWI394250B (zh) 封裝結構及其製法
JP2803656B2 (ja) 半導体装置
KR101141707B1 (ko) 반도체 패키지 및 그 제조 방법