JP4574035B2 - 半導体素子収納用パッケージの製造方法 - Google Patents
半導体素子収納用パッケージの製造方法 Download PDFInfo
- Publication number
- JP4574035B2 JP4574035B2 JP2001053177A JP2001053177A JP4574035B2 JP 4574035 B2 JP4574035 B2 JP 4574035B2 JP 2001053177 A JP2001053177 A JP 2001053177A JP 2001053177 A JP2001053177 A JP 2001053177A JP 4574035 B2 JP4574035 B2 JP 4574035B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- hole
- copper plating
- wall
- plating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体集積回路素子等の半導体素子を収容するための半導体素子収納用パッケージの製造方法に関するものである。
【0002】
【従来の技術】
従来、MPU等の半導体素子を収容するための半導体素子収納用パッケージは、例えば図15に断面図で示すように、中央部に半導体素子40を収容するための段状の貫通穴41aを有する配線基板41と、この配線基板41の下面に貫通穴41aを塞ぐように接合層43を介して接合され、上面中央部に半導体素子40が搭載される搭載部42aを有する銅等の金属材料から成る放熱板42とから主に構成されている。
【0003】
この従来の半導体素子収納用パッケージにおいては、配線基板41は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させて成る二枚の絶縁板44・45を同じくガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させて成る接着層46を介して積層して成る。
【0004】
絶縁板44は、その中央部に貫通穴41aの一部を形成する貫通穴44aが形成されており、その上面には貫通穴44a周辺に電子部品40の各電極が電気的に接続される複数のボンディングパッド47およびこのボンディングパッド47から外周部にかけて複数の配線導体48が被着されている。さらにその下面の略全面には半導体素子40に接地および/または電源電位を供給するための複数の接地および/または電源導体49が被着されており、貫通穴44aの内壁にはボンディングパッド47の一部と接地および/または電源導体49とを接続する複数の接続導体50が被着されている。他方、絶縁板45には、その中央部に貫通穴44aよりも大きな貫通穴45aが形成されているとともに上面に外部接続パッド51が被着されている。そして、これらの絶縁板44と45との積層体の外周部には、複数の貫通孔52が設けられており、貫通孔52の内壁には配線導体48や接地および/または電源導体49と外部接続パッド51とを電気的に接続する貫通導体53が被着されている。さらに、接地および/または電源導体49の下面には配線基板41と放熱板42との接合を強固なものとするためにエポキシ樹脂から成る絶縁層54が被着されており、この絶縁層54に放熱板42がガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させて成る接合層43を介して接合されている。
【0005】
そして、この従来の半導体素子収納用パッケージによれば、放熱板42の搭載部42aに半導体素子40を搭載するとともにこの半導体素子40の各電極をボンディングパッド47にボンディングワイヤ55等の電気的接続手段を介して電気的に接続し、しかる後、外部接続パッド51に半田ボール等から成る外部接続部材56を接合するとともに貫通穴41a内へ図示しない封止用樹脂をポッティングして半導体素子40を気密に封止することにより製品としての半導体装置となる。
【0006】
なお、この従来の半導体素子収納用パッケージにおいては、接続導体50は、図16に斜視図で示すように、貫通穴44a内壁の金属層を部分的に除去して形成したスリットSにより互いに分離された幅広のパターンで形成されている。このようにスリットSで互いに分離された幅広のパターンとすることにより各接地および/または電源導体49とこれに対応するボンディングパッド47とを低いインダクタンスで接続している。このような接続導体50は、貫通穴44a内壁の全面に無電解めっきおよび電解めっきにより銅から成る金属層を被着させておくとともに、この金属層をフォトリソグラフィー技術を採用してスリットSの部分をエッチング除去することによって形成されている。
【0007】
【発明が解決しようとする課題】
しかしながら、この従来の半導体素子収納用パッケージによると、貫通穴44a内壁に設けた複数の接続導体50は、貫通穴44aの内壁全面に金属層を被着させるとともにこの金属層をフォトリソグラフィー技術を採用してスリットSに対応する部分をエッチング除去することによって形成されており、フォトリソグラフィーにおける露光を行う際に、貫通穴44aの内壁が垂直であることからフォトリソグラフィーに用いる露光用マスクを良好に密着させて正確に露光することが困難であり、そのためスリットSの部分が良好にエッチング除去されずに各接続導体50同士のスリットSを介した電気的絶縁が不完全なものとなりやすく、その結果、そのような絶縁不良によって内部に収容する半導体素子40の正常な作動が妨げられてしまうという問題点を有していた。
【0008】
本発明は、かかる従来の問題点に鑑み案出されたものであり、その目的は、各接続導体同士の電気的な絶縁を完全なものとして、内部に収容する半導体素子を正常に作動させることが可能な半導体素子収納用パッケージを提供することにある。
【0009】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージの製造方法は、中央部に半導体素子を収容するための貫通穴を有し、上面および下面ならびに前記貫通穴内壁の全面に無電解銅めっき層が被着されて成る絶縁板を準備する工程と、前記貫通穴内壁を前記上面から下面にかけて切削して切り欠き部を設け、該切り欠き部により前記貫通穴内壁の無電解銅めっき層を分断する工程と、前記貫通穴内壁にて分断された前記無電解銅めっき層の表面に該無電解銅めっき層よりも厚みが大きい電解銅めっき層を被着させて複数の接続導体を形成する工程と、前記上面および下面の無電解銅めっき層を所定パターンにエッチングし、前記上面に一部が前記接続導体に繋がった複数のボンディングパッドを設けるとともに前記下面に前記接続導体に繋がった複数の接地または電源導体を形成する工程と、を含むことを特徴とするものである。
【0010】
また、本発明の半導体素子収納用パッケージの製造方法は、上記半導体素子収納用パッケージの製造方法において、前記無電解銅めっき層を分断する工程が、前記貫通穴内壁に向かって各々の左側部分を上面側から見て右回転の切削工具で、右側部分を左回転の切削工具で、前記貫通穴内壁を前記上面から下面にかけて切削して前記切り欠き部を設ける工程を有することを特徴とするものである。
【0013】
【発明の実施の形態】
次に、本発明の半導体素子収納用パッケージを添付の図面に基づいて説明する。図1は、本発明の半導体素子収納用パッケージの実施形態の一例を示す断面図、図2は、図1に示す半導体素子収納用パッケージの斜視図である。図中、1は配線基板、2は放熱板であり、主としてこれらで半導体素子3を収容するための本発明の半導体素子収納用パッケージが構成されている。
【0014】
配線基板1は、中央部に半導体素子3を収容するための貫通穴4aを有するとともに上面に複数のボンディングパッド5およびこのボンディングパッド5の一部から外周部に延在する複数の配線導体6を、下面の略全面に複数の接地および/または電源導体7を、貫通穴4a内壁にボンディングパッド5の一部と接地および/または電源導体7とを接続する複数の接続導体8を有する略四角枠状の絶縁板4と、中央部に貫通穴4aよりも大きな貫通穴9aを有するとともに上面に複数の外部接続パッド10が被着形成された略四角枠状の絶縁板9とを接着層11を介して接着して成る。また、その外周部に複数の貫通孔12が形成されており、この貫通孔12内には貫通導体13が被着されている。さらにその下面には絶縁層14が被着されている。
【0015】
配線基板1を構成する絶縁板4や9は、ガラス繊維やアラミド繊維のクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成り、ボンディングパッド5・配線導体6・接地および/または電源導体7・接続導体8や外部接続パッド10の支持体として機能するとともに貫通穴4a・9a内に半導体素子3を収容するための空所を形成する。
【0016】
また、これらの絶縁板4・9を接着する接着層11は、同じくガラス繊維やアラミド繊維のクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成り、絶縁板4と9とを接着する接着部材として機能する。
【0017】
絶縁板4の上面に被着されたボンディングパッド5は、半導体素子3の各電極(信号電極・接地電極・電源電極)が電気的に接続される領域であり、図2に斜視図で示すように、略四角形状のパターンである。そして、その上面に半導体素子3の各電極がボンディングワイヤ15を介して電気的に接続される。なお、図2においては、簡略のため1本のボンディングワイヤ15のみを図示している。
【0018】
ボンディングパッド5の一部から延びる配線導体6は、略帯状パターンであり、パッケージ内に収容される半導体素子3の各電極を外部電気回路に電気的に接続するための導電路の一部として機能し、貫通導体13に接続されている。
【0019】
また、絶縁板4の下面に被着された接地および/または電源導体7は、絶縁板4の下面の略全面に被着形成されている。この接地および/または電源導体7は、半導体素子3に接地および/または電源電位を供給するとともに配線導体6の特性インピーダンスを所定の値に調整する機能を有し、ボンディングパッド5の一部に接続導体8を介して接続されているとともに貫通導体13に接続されている。
【0020】
さらに、ボンディングパッド5の一部と接地および/または電源導体7とを接続する接続導体8は、ボンディングパッド5と接地および/または電源導体7とを低インダクタンスで接続することにより半導体素子3を安定して作動可能とするためのものであり、貫通穴4aの内壁の略全面に幅広のパターンで形成されている。
【0021】
また、絶縁板9の上面に被着された外部接続パッド10は、外部電気回路との接続用導体として機能し、貫通導体13に電気的に接続するようにして形成されている。そして、この外部接続パッド10には、半田ボール等からなる外部接続部材16が取着される。
【0022】
なお、ボンディングパッド5・配線導体6・接地および/または電源導体7・接続導体8・外部接続パッド10は、通常、銅箔や銅めっき等の金属から成り、厚みが5〜50μm程度である。また、これらのボンディングパッド5等における露出表面には、通常であれば1〜30μm程度の厚みのニッケルめっき層および0.1〜3μm程度の厚みの金めっき層が無電解めっき法や電解めっき法により順次被着されている。それにより、ボンディングパッド5等における酸化腐食を有効に防止することができるとともにボンディングパッド5とボンディングワイヤ15との電気的接続および外部接続パッド10と外部接続部材16との電気的接続を良好となすことができる。
【0023】
また、貫通孔12の内壁に被着された貫通導体13は配線導体6や接地および/または電源導体7と外部接続パッド10とを電気的に接続させる接続用導体として機能し、配線基板1の上面から下面にかけて穿孔された多数の貫通孔12の内壁に厚みが4〜50μm程度の銅めっき層を無電解めっき法や電解めっき法を採用して被着することにより形成されている。
【0024】
さらに、絶縁板4の下面にはエポキシ樹脂等の熱硬化性樹脂から成る絶縁層14が被着形成されている。絶縁層14は、配線基板1に放熱板2を強固に接合させるための接合用下地部材として機能し、この絶縁層14の下面に放熱板2が接合層17を介して接合されることにより配線基板1と放熱板2とが接合されている。この絶縁層14にはシリカ等の無機絶縁物粉末から成るフィラーを5〜50重量%程度含有させてもよい。フィラーを含有させることにより絶縁層14の熱膨張係数を調整することができるとともに、絶縁層14の耐熱性等を向上させることができる。
【0025】
他方、配線基板1の下面に接合層17を介して接合された放熱板2は、銅等の熱伝導性に優れる金属から成り、貫通穴4aを塞ぐようにして接合されている。この放熱板2は、半導体素子3を支持するための支持体として機能するとともに半導体素子3が作動時に発生する熱を外部に良好に放熱するための放熱部材として機能し、その上面中央部に半導体素子3を搭載するための搭載部2aを有している。そして、この搭載部2aに半導体素子3がエポキシ樹脂等の接着剤を介して接着固定される。
【0026】
このような放熱板2は、例えば銅から成る板材を打ち抜き金型により所定の形状に打ち抜くことによって形成すればよい。なお、放熱板2の表面にニッケルや金等の耐食性の良好な金属をめっき法により1〜20μmの厚みに被着させておくと、放熱板2の酸化腐食を有効に防止することができる。さらに、放熱板2と接合層17との接合力向上のために、放熱板2表面に黒化処理やブラスト処理を施し、その表面に中心線平均粗さRaが0.2〜3μm程度となるような凹凸を形成してもよい。
【0027】
また、配線基板1と放熱板2とを接合する接合層17は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させて成る略四角枠状であり、このような構成により接合面にボイドが発生せず接合強度が大きく密着性に優れている。このような接合層17は、例えばガラスクロスに未硬化のエポキシ樹脂を含浸させたシートを打ち抜き金型等を用いて絶縁板4と略同一の形状に打ち抜き、これを配線基板1と放熱板2との間に挟んで上下から加圧しながら熱硬化させることにより配線基板1と放熱板2とを強固に接合する。
【0028】
さらに本発明においては、図2に示すように、各接続導体8の間の貫通穴4a内壁を絶縁板4の上面から下面にかけてドリルやルーター等の切削工具を用いて切削することにより切り欠き部Aが形成されており、この切り欠き部Aにより各接続導体8同士が分離されている。そして、このことが重要である。このように、各接続導体8が貫通穴4a内壁を絶縁板4の上面から下面にかけて切削することにより形成された切り欠き部Aにより互いに分離されていることから、各接続導体8同士を切り欠き部Aにより確実かつ良好に電気的に絶縁することができ、それにより半導体素子3を常に正常に作動させることができる。
【0029】
なお、切り欠き部Aは、図3(a)・(b)に要部拡大上面図で示すように、貫通穴4aの内壁に向かって左側を上面側から見て右回転の切削工具31で、右側を左回転の切削工具31で切削することにより形成すると、切り欠き部Aの左右両端が絶縁板4に食い込む方向に切削されるので、各接続導体8にバリや剥がれが発生しにくい。したがって、切り欠き部Aは貫通穴4a内壁に向かって左側を上面側から見て右回転の切削工具で、その右側を左回転の切削工具で切削することにより形成することが好ましい。
【0030】
また、切り欠き部Aはその幅が0.1mm未満であると隣接する接続導体8同士を電気的に良好に絶縁することが困難となる傾向にあり、他方、2.0mmを超えると、接続導体8の幅がその分だけ狭いものとなり、ボンディングパッド5と接地および/または電源導体7とを低インダクタンスで接続することが困難となる傾向にある。したがって、切り欠き部Aの幅は、0.1〜2.0mmの範囲が好ましい。
【0031】
さらに、切り欠き部Aはその深さが0.1mm未満では、隣接する接続導体8同士を電気的に確実に分離することができなくなる危険性があり、他方0.5mmを超えると、絶縁板4上にボンディングパッド5を形成する領域を十分に確保することが困難となる傾向にある。したがって、切り欠き部Aの深さは、0.1〜0.5mmの範囲が好ましい。
【0032】
かくして、本発明の半導体素子収納用パッケージによれば、放熱板2の搭載部2aに半導体素子3を搭載するとともに、この半導体素子3の各電極とボンディングパッド5とをボンディングワイヤ15を介して電気的に接続し、しかる後、貫通穴4a・9a内へ封止用樹脂をポッティングして樹脂封止を行なうことにより半導体装置となる。
【0033】
なお、このような半導体素子収納用パッケージにおいては、必要に応じて配線基板1上に外部接続パッド10の外周部を覆うソルダーレジスト層18を設けてもよい。このようなソルダーレジスト層18は、例えばシリカ等の絶縁性フィラーを含有させたエポキシ樹脂等の熱硬化性樹脂から成り、外部接続パッド10上に半田ボール等の外部接続部材16を取着する際の外部接続部材16の不要な濡れ広がりを制御するダムの作用をする。
【0034】
次に、上述の半導体素子収納用パッケージを製造する本発明の製造方法について説明する。
【0035】
まず、図4に断面図で示すように、中央部に貫通穴4aを有するとともに上面および下面の全面に厚みが12〜60μm程度の銅箔21・22が貼着された絶縁板4と、中央部に貫通穴9aを有するとともに上面の全面に厚みが12〜60μm程度の銅箔23が貼着された絶縁板9とを準備する。このような絶縁板4・9は、例えばガラスクロスに未硬化のエポキシ樹脂等の熱硬化性樹脂を含浸させてなるシートに銅箔21・22や23を貼着するとともに、これを熱硬化させることによって形成され、貫通穴4a・9aは、硬化した絶縁板4・9に切削加工を施すことにより形成される。
【0036】
次に、図5に要部拡大断面図で示すように、絶縁板4の銅箔21・22および貫通穴4a内壁の全面に厚みが1〜3μm程度の無電解銅めっき層24を被着させる。
無電解銅めっき層24を被着させるには、銅箔21・22の表面および貫通穴4a内壁に例えば塩化アンモニウム系酢酸パラジウムを含有するパラジウム活性液を使用してパラジウム触媒を付着させるとともに、その上に硫酸銅系の無電解銅めっき液を用いて無電解銅めっきを施せばよい。
【0037】
次に、図6に要部拡大部分断面斜視図で示すように、絶縁板4の貫通穴4a内壁を上面から下面にかけてドリルやルーター等の切削工具を用いて略半円状に切削して切り欠き部Aを形成する。このように切り欠き部Aを形成することにより貫通穴4a内壁に被着させた無電解銅めっき層24が分断される。貫通穴4a内壁に残った無電解銅めっき層24が接続導体8用の下地部分となる。このとき、貫通穴4a内壁の無電解銅めっき層24は、切削で形成された切り欠き部Aにより互いに確実かつ良好に分断される。
【0038】
なお、切り欠き部Aは、図3(a)・(b)に要部拡大上面図で示すように、貫通穴4a内壁に向かって左側部分を上面側から見て右回転の切削工具31で、右側部分を左回転の切削工具31で切削することにより形成すると、切り欠き部Aの左右両端がともに絶縁板4に食い込む方向に切削されるので、切削の際に貫通穴4a内壁の無電解銅めっき層24にバリや剥離が発生することを有効に防止することができる。したがって、切り欠き部Aは貫通穴4aの内壁に向かって左側部分を上面側から見て右回転の切削工具31で、その右側部分を左回転の切削工具31で切削することにより形成することが好ましい。ところで、切り欠き部Aの貫通穴4a内壁に向かって左側部分を上面側から見て右回転の切削工具31で、右側部分を左回転の切削工具31で切削するには、例えは絶縁板4を表向きにした状態で切り欠き部Aの左側部分を右回転の切削工具31で切削した後、この絶縁板4を裏返しにして切り欠き部Aの反対側部分を同じく右回転の切削工具31で切削すればよい。
【0039】
次に、図7に要部拡大部分断面斜視図で示すように絶縁板4の上下面の無電解銅めっき層24上に感光性樹脂層を貼着するとともにこれを露光・現像してボンディングパッド5・配線導体6・接地および/または電源導体7・接続導体9に対応する部位を露出させるめっきレジスト層25を形成する。めっきレジスト用の感光性樹脂としては、例えばドライフィルムレジストを用いればよい。
【0040】
次に、図8に要部拡大断面図で示すように、めっきレジスト層25から露出した無電解めっき層24の表面に厚みが10〜20μm程度の電解銅めっき層26および厚みが3〜10μm程度の半田めっき層27を順次被着させる。電解銅めっき液としては例えば硫酸銅系から成る銅めっき液を、半田めっき液としては例えば硫酸第1錫系から成る半田めっき液を用いればよい。
【0041】
次に、図9に要部拡大断面図で示すように、めっきレジスト層25を剥離するとともに半田めっき層27をエッチングマスクとして用いることにより半田めっき層27から露出する部位の無電解めっき層24および銅箔21・22をエッチング除去し、しかる後、半田めっき層27をエッチング除去することにより図10に要部拡大斜視図で示すようにボンディングパッド5・配線導体6・接地および/または電源導体7・接続導体8を形成する。無電解めっき層24および銅箔21・22をエッチングするエッチング液としては、例えばアルカリ性のエッチング液を用いればよい。
また、半田めっき層27をエッチングするエッチング液としては過酸化水素系のエッチング液を用いればよい。
【0042】
他方、絶縁板9は、図11に断面図で示すように、銅箔23を所定のパターンにエッチングすることによりその上面に外部接続パッド10を形成する。
【0043】
次に、図12に断面図で示すように、絶縁板4と絶縁板9とを間に接着層11を挟んで接着して積層体となす。絶縁板4と絶縁板9とを接着層11を介して接着するには、ガラスクロスに未硬化のエポキシ樹脂等の熱硬化性樹脂を含浸させて成る接着層11を絶縁板4と絶縁板9との間に挟んで積層するとともに、これらを例えば積層プレス機を用いて、真空度が4kPa以下、温度が180〜200℃の範囲、圧力が2〜4MPaの範囲の条件で90〜120分間加圧加熱することにより接着層11を熱硬化させて絶縁板4と絶縁板9とを接着する方法が採用される。
【0044】
次に、図13に断面図で示すように、積層体の外周部に複数の貫通孔12をルーター加工やドリル加工等の切削加工により形成するとともに、貫通孔12の内壁に無電解めっき法や電解めっき法により銅から成る貫通導体13を被着形成して外部接続パッド10とこれに対応する配線導体6や接地および/または電源導体7とをそれぞれ電気的に接続する。
【0045】
次に、図14に断面図で示すように、絶縁板4の下面に絶縁層14用の未硬化の熱硬化性樹脂ペーストをスクリーン印刷法を採用して印刷塗布した後、これを熱硬化させて絶縁層14を形成することによって配線基板1を製作する。
【0046】
そして、最後にこの配線基板1の下面に放熱板2を接合層17を介して接合することにより図1に示したような本発明の半導体素子収納用パッケージが完成する。なお、配線基板1と放熱板2との接合は、ガラスクロスに未硬化のエポキシ樹脂等を含浸させた接合層17を間に挟んで配線基板1と放熱板2とを積層し、これらを上下から0.3〜0.5MPaの圧力を印加しながら150〜200℃の温度で60〜120分間程度の時間加熱して接合層17を熱硬化させることにより行なわれる。
【0047】
さらに、本発明の製造方法においては、必要に応じて配線基板1上に外部接続パッド10の外周部を覆うソルダーレジスト層18を形成してもよい。このようなソルダーレジスト層18を設けることにより外部接続パッド10上に半田ボール等の外部接続部材16を接合した際に半田ボール等の不要な濡れ広がりを防止することができる。このようなソルダーレジスト層18は、例えばシリカ等のフィラーを含有するエポキシ樹脂等の熱硬化性樹脂から形成すればよく、シリカ等のフィラーを含有する未硬化の感光性を有する熱硬化性樹脂ペーストを絶縁板9上の略全面にスクリーン印刷法等を採用して印刷塗布した後、これを公知のフォトリソグラフィー技術を採用して所定のパターンにエッチングし、最後にこれを130〜180℃で約1時間程度加熱して硬化させることによって形成すればよい。
【0048】
【発明の効果】
本発明の半導体素子収納用パッケージの製造方法によれば、全面に無電解銅めっき層が被着された貫通穴内壁を絶縁板の上面から下面にかけて切削して切り欠き部を設け、この切り欠き部により貫通穴内壁の無電解銅めっき層を分断し、該無電解銅めっき層の表面に電解銅めっき層を被着させて複数の接続導体を形成することから、切削で形成された切り欠き部により各接続導体同士が互いに確実かつ良好に電気的に絶縁される。したがって、収容する半導体素子を正常に作動させることが可能な半導体素子収納用パッケージを提供することができる。
【0049】
なお、本発明は上述の実施形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施の形態例では、2枚の絶縁板4・9を接着した配線基板1を例に示したが、1枚の絶縁板の上面にボンディングパッド5と配線導体6と外部接続パッド10とを一体的に形成するとともに下面に接地および/または電源導体を形成して成る配線基板や、3枚以上の絶縁板を積層して成る配線基板を用いたものであってもよい。また、上述の実施の形態例における貫通穴4a・9aを、打ち抜き金型を用いたパンチングにより、あるいはレーザ加工機により形成してもよい。さらに、貫通孔12の加工をレーザ加工機を用いて行ってもよい。
【0051】
【発明の効果】
本発明の半導体素子収納用パッケージの製造方法によれば、全面に金属層が被着された貫通穴内壁を絶縁板の上面から下面にかけて切削して切り欠き部を設け、この切り欠き部により貫通穴内壁の金属層を分断して複数の接続導体を形成することから、切削で形成された切り欠き部により各接続導体同士が互いに確実かつ良好に電気的に絶縁される。したがって、収容する半導体素子を正常に作動させることが可能な半導体素子収納用パッケージを提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの実施の形態の一例を示す断面図である。
【図2】図1に示す半導体素子収納用パッケージの斜視図である。
【図3】(a)および(b)は、図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための要部拡大上面図である。
【図4】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための断面図である。
【図5】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための要部拡大断面図である。
【図6】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための要部拡大部分断面斜視図である。
【図7】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための要部拡大部分断面斜視図である。
【図8】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための要部拡大断面図である。
【図9】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための要部拡大断面図である。
【図10】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための要部拡大斜視図である。
【図11】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための断面図である。
【図12】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための断面図である。
【図13】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための断面図である。
【図14】図1に示す半導体素子収納用パッケージの配線基板1の製造方法を説明するための断面図である。
【図15】従来の半導体素子収納用パッケージを示す断面図である。
【図16】従来の半導体素子収納用パッケージの斜視図である。
【符号の説明】
1・・・・・・・配線基板
2・・・・・・・放熱板
3・・・・・・・半導体素子
4、9・・・・・絶縁板
4a、9a・・・・・半導体素子を収容するための貫通穴
5・・・・・・・ボンディングパッド
6・・・・・・・配線導体
7・・・・・・・接地および/または電源導体
8・・・・・・・接続導体
A・・・・・・・切り欠き部
Claims (2)
- 中央部に半導体素子を収容するための貫通穴を有し、上面および下面ならびに前記貫通穴内壁の全面に無電解銅めっき層が被着されて成る絶縁板を準備する工程と、
前記貫通穴内壁を前記上面から下面にかけて切削して切り欠き部を設け、該切り欠き部により前記貫通穴内壁の無電解銅めっき層を分断する工程と、
前記貫通穴内壁にて分断された前記無電解銅めっき層の表面に該無電解銅めっき層よりも厚みが大きい電解銅めっき層を被着させて複数の接続導体を形成する工程と、
前記上面および下面の無電解銅めっき層を所定パターンにエッチングし、前記上面に一部が前記接続導体に繋がった複数のボンディングパッドを設けるとともに前記下面に前記接続導体に繋がった複数の接地または電源導体を形成する工程と、
を含むことを特徴とする半導体素子収納用パッケージの製造方法。 - 請求項1に記載の半導体素子収納用パッケージの製造方法において、
前記無電解銅めっき層を分断する工程は、
前記貫通穴内壁に向かって各々の左側部分を上面側から見て右回転の切削工具で、右側部分を左回転の切削工具で、前記貫通穴内壁を前記上面から下面にかけて切削して前記切り欠き部を設ける工程を有することを特徴とする半導体素子収納用パッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001053177A JP4574035B2 (ja) | 2001-02-27 | 2001-02-27 | 半導体素子収納用パッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001053177A JP4574035B2 (ja) | 2001-02-27 | 2001-02-27 | 半導体素子収納用パッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002261181A JP2002261181A (ja) | 2002-09-13 |
JP4574035B2 true JP4574035B2 (ja) | 2010-11-04 |
Family
ID=18913681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001053177A Expired - Fee Related JP4574035B2 (ja) | 2001-02-27 | 2001-02-27 | 半導体素子収納用パッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4574035B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107986229A (zh) * | 2017-12-04 | 2018-05-04 | 成都振芯科技股份有限公司 | 一种微机电器件的开孔装置及其制备的复用方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5970744B2 (ja) * | 2011-01-28 | 2016-08-17 | 株式会社大真空 | 電子部品パッケージ用封止部材、電子部品パッケージ、及び電子部品パッケージ用封止部材の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098463A (ja) * | 1995-06-19 | 1997-01-10 | Matsushita Electric Works Ltd | 多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置 |
JPH1140688A (ja) * | 1997-07-16 | 1999-02-12 | Fujitsu Ltd | 半導体パッケージ |
JPH11354671A (ja) * | 1998-06-04 | 1999-12-24 | Ibiden Co Ltd | 半導体パッケージ |
JPH11354566A (ja) * | 1998-06-08 | 1999-12-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
2001
- 2001-02-27 JP JP2001053177A patent/JP4574035B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098463A (ja) * | 1995-06-19 | 1997-01-10 | Matsushita Electric Works Ltd | 多層プリント配線板、その製造方法、及び多層プリント配線板を用いた半導体装置 |
JPH1140688A (ja) * | 1997-07-16 | 1999-02-12 | Fujitsu Ltd | 半導体パッケージ |
JPH11354671A (ja) * | 1998-06-04 | 1999-12-24 | Ibiden Co Ltd | 半導体パッケージ |
JPH11354566A (ja) * | 1998-06-08 | 1999-12-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107986229A (zh) * | 2017-12-04 | 2018-05-04 | 成都振芯科技股份有限公司 | 一种微机电器件的开孔装置及其制备的复用方法 |
CN107986229B (zh) * | 2017-12-04 | 2020-09-29 | 成都振芯科技股份有限公司 | 一种微机电器件的开孔装置及其制备的复用方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2002261181A (ja) | 2002-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5129645B2 (ja) | 部品内蔵配線基板の製造方法 | |
JP5100081B2 (ja) | 電子部品搭載多層配線基板及びその製造方法 | |
US7002236B2 (en) | Semiconductor package and method for producing the same | |
JP2002093957A (ja) | 電子回路装置およびその製造方法 | |
JP4954765B2 (ja) | 配線基板の製造方法 | |
JP4266717B2 (ja) | 半導体装置の製造方法 | |
JP4574035B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP3946659B2 (ja) | 高放熱型プラスチックパッケージ及びその製造方法 | |
JP2000068322A (ja) | 半導体装置及びその製造方法 | |
JP2000261147A (ja) | 多層配線基板及びその製造方法 | |
JP3872395B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP3854131B2 (ja) | 放熱板付き配線基板 | |
JP4814129B2 (ja) | 部品内蔵配線基板、配線基板内蔵用部品 | |
JP5150720B2 (ja) | 電子アッセンブリーの製造方法並びに電子アッセンブリー | |
JP2003338579A (ja) | 放熱板付き配線基板 | |
JP2002217328A (ja) | 半導体素子収納用パッケージ | |
JPS62114247A (ja) | 電子素子用チツプキヤリアの製造法 | |
JP2002217327A (ja) | 半導体素子収納用パッケージおよびその製造方法 | |
JP3582645B2 (ja) | 立体形配線板の製造方法 | |
JP4080357B2 (ja) | 高放熱型プラスチックパッケージの製造方法 | |
JP2002076170A (ja) | 半導体素子収納用パッケージおよびその製造方法 | |
JP2003282771A (ja) | 放熱板付き配線基板 | |
JP2007258544A (ja) | 配線基板及びその製造方法 | |
JP4364231B2 (ja) | 高放熱型プラスチックパッケージ | |
JP2005051012A (ja) | 高放熱型プラスチックパッケージ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100616 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100720 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100818 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |