JPH11354671A - 半導体パッケージ - Google Patents

Abstract

(57)【要約】 【課題】基板の配線パターンの高密度化を行うとともに
小型化することのできる半導体パッケージを提供するこ
とにある。 【解決手段】配線パターン１０，１１，１２，１３が形
成された複数の基板４，５を積層することにより、半導
体チップを収納するための収納凹部１５が形成される。
最外層となる基板４，５は、配線パターン１０，１１，
１２，１３が表裏面に形成された両面基板であって、収
納凹部１５の一部をなす両面基板４，５の側壁に配線パ
ターン１０ａ，１２ａが形成されている。配線パターン
１０，１１，１２，１３を接続するためのスルーホール
１７が形成され、スルーホール１７内に導電性樹脂２０
を充填することにより、スルーホール１７の開口部にボ
ールパッド２１が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップを搭
載するための収納凹部が形成された多層配線基板からな
る半導体パッケージに関するものである。

【０００２】

【従来の技術】近年、半導体チップの高機能化および高
集積化に伴い、その半導体チップに対応したパッケージ
の多ピン化、小型化は重要な課題となっている。多ピン
化、小型化に適したパッケージとして、片側面に多数の
Ｉ／Ｏピンが立設されたＰＧＡ（ピン・グリッド・アレ
イ）がもっとも普及している。この系列とは別に、更に
ファイン化したものとしてＢＧＡ（ボール・グリッド・
アレイ）がより適したパッケージとして注目されてい
る。

【０００３】ＢＧＡは、例えば、図９に示すような多層
プリント基板３０を用いている。該多層プリント基板３
０は中間基板３１，３２及び最外層となる基板３３，３
４とが接着層３５，３６，３７を介して積層された後、
加圧接着された構造となっている。

【０００４】中間基板３１，３２は、絶縁基材３８，３
９の表裏に配線パターン４０，４１，４２，４３が形成
された両面基板であり、図９に示すように貫通孔３１
ａ，３２ａを備えている。そして、該貫通孔３１ａ，３
２ａの側壁部にも配線パターン４０ａ，４２ａが形成さ
れている。基板３３および基板３４も絶縁基材４４，４
５からなり、基板３４には貫通孔３４ａが形成され、基
板３３には半導体チップを搭載する搭載部３３ａが設け
られている。

【０００５】詳しくは、この貫通孔３１ａ，３２ａ，３
４ａ及び搭載部３３ａによって半導体チップの収納凹部
４６が形成され、各貫通孔３１ａ，３２ａ，３４ａは搭
載部３３ａから遠いものほど大きな開口面積を有してい
る。つまり、中間基板３１，３２の貫通孔３１ａ，３２
ａの周縁が階段状に露出している。そして、配線パター
ン４０，４１，４２，４３の露出部分における端部に
は、複数のボンディングパッド４７が形成され、該パッ
ド４７と収納凹部４６上に置かれる半導体チップとがボ
ンディングワイヤを用いて接続されるようになってい
る。

【０００６】さらに、多層プリント基板３０の表裏とな
る面にはランド４８が設けられており、該ランド４８お
よび配線パターン４０，４１，４２，４３間を接続する
ためのスルーホール４９が形成されている。詳しくは、
スルーホール４９には導体層５０が形成され、ランド４
８とスルーホール４９とは導体層５０により電気的に接
続するようになっている。

【０００７】また、図９に示すように半導体パッケージ
（ＢＧＡ）の上面のランド４８には、ボールパッド部４
８ａが設けられており、このボールパッド部４８ａ上に
はんだボール５１が形成され、図示しないマザーボード
（主基板）側との導通を図るようになっている。より詳
しくは、スルーホール４９内には図９に示すように絶縁
樹脂５２が充填され、スルーホール４９からズレた位置
に配置するボールパッド部４８ａ上に、はんだボール５
１が形成されている。

【０００８】この半導体パッケージにおいて、収納凹部
４６に半導体チップが搭載されたときには、該チップの
電極とボールパッド部４８ａとは、ボンディングパッド
４７、配線パターン４０，４１，４２，４３、スルーホ
ール４９を介して電気的に接続するようになっている。

【０００９】なお、本例において配線パターン４０はグ
ランドＶｓｓであり、配線パターン４１，４３は信号線
である。さらに、配線パターン４２は電源Ｖｄｄであ
る。

【００１０】

【発明が解決しようとする課題】ところで、このような
半導体パッケージを形成する場合では、図９に示すよう
に収納凹部４６における貫通孔３１ａ，３２ａの周縁が
階段状に露出し、ボンディングパッド４７及び配線パタ
ーン４０，４１，４２，４３が露出した状態となるの
で、最外層となる基板３３，３４の表面に配線パターン
等、つまり、本例では、ランド４８を形成する場合やス
ルーホール４９に導体層５０を形成する場合には、露出
しているボンディングパッド４７や配線パターン４０，
４１，４２，４３をエッチング液やめっき液等から保護
する必要がある。このため、ランド４８やスルーホール
４９の導体層５０の形成が終了するまでは、図９の２点
鎖線に示すように、基板３４の貫通孔３４ａとなるべき
箇所が蓋部３４ｂで覆われた状態となっている。そし
て、ランド４８やスルーホール４９の導体層５０を形成
した後、蓋部３４ｂを座ぐり加工により除去（蓋取り加
工）することで、収納凹部４６における配線パターン４
０，４１，４２，４３及びボンディングパッド４７を露
出するようにしていた。

【００１１】このように図９に示す半導体パッケージで
は、露出しているボンディングパッド４７や配線パター
ン４０，４１，４２，４３をエッチング液等から保護す
るために、最外層の基板３３，３４が必要となってい
た。つまり、配線パターン４０，４１，４２，４３は電
源Ｖｄｄ、グランドＶｓｓおよび信号線のための配線パ
ターンを形成すればよいため、配線の高密度化を行うこ
とができれば、２つの両面基板３１，３２のみで実施す
ることが可能であるが、前述のような製造方法の制約、
即ち、露出部におけるボンディングパッド４７や配線パ
ターン４０，４１，４２，４３を保護する必要があるた
め、最外層の基板３３，３４が必要となっていた。

【００１２】これに加え、この最外層の基板３４におけ
る貫通孔３４ａの側壁部は、蓋取り加工法にて形成され
るので加工時にドリル等の刃が当たることになり、この
側壁部には図９に示すように配線パターンを形成するこ
とができず、多層プリント基板３０の表裏に形成される
ランド４８と配線パターン４０，４１，４２，４３との
接続はスルーホール４９や図示しないビアホールにて行
わねばならなかった。その結果、スルーホール４９やビ
アホールの形成による実装面積の増加や配線の自由度の
低下を伴うため、多層プリント基板３０における配線パ
ターン４０，４１，４２，４３の高密度化を行うことが
できなかった。このため、半導体パッケージの小型化を
達成することができなかった。

【００１３】本発明は上記の課題を解決するためなされ
たものであり、その目的は、基板の配線の高密度化を行
うとともに小型化することのできる半導体パッケージを
提供することにある。

【００１４】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明では、配線パターンが形成
された複数の基板を積層することにより、半導体チップ
を収納するための収納凹部が形成された半導体パッケー
ジにおいて、前記基板のうち最外層となる基板は、配線
パターンが表裏面に形成された両面基板であって、前記
収納凹部の一部をなす前記両面基板の側壁部には配線パ
ターンが形成されていることをその要旨としている。

【００１５】請求項２に記載の発明では、請求項１に記
載の半導体パッケージにおいて、前記積層された基板の
配線パターン間を接続するスルーホール内に導電性樹脂
を充填することにより、その開口部にはんだボールを接
合可能なパッドが形成されたことをその要旨としてい
る。

【００１６】以下、本発明の「作用」を説明する。請求
項１に記載の発明によれば、配線パターンが形成された
複数の基板を積層することにより、半導体チップを収納
する収納凹部を有する半導体パッケージが形成される。
該半導体パッケージにおいて、最外層となる基板は配線
パターンが表裏面に形成された両面基板であって、収納
凹部の一部をなす最外層となる両面基板の側壁には配線
パターンが形成されている。

【００１７】その結果、従来は、最外層となる基板の内
側面の配線パターンと外側面の配線パターンとの接続
は、スルーホールやビアホールを設けて行う必要があ
り、配線の高密度化の障害となっていたが、このスルー
ホールやビアホールの接続に加え、側壁に設けられた配
線パターンにより内側面の配線パターンと外側面の配線
パターンとの接続が可能となり、配線の高密度化を行う
ことができる。

【００１８】請求項２に記載の発明において、請求項１
に記載の発明の作用に加え、積層された基板の配線パタ
ーン間を接続するスルーホールの内に導電性樹脂を充填
することによって、その開口部に、はんだボールを接続
可能なパッドが形成される。その結果、パッドの狭ピッ
チ化や配線の高密度化が可能となる。

【００１９】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づき詳細に説明する。図１に示すように本
半導体パッケージ１は、多層プリント基板２と放熱板３
とから構成されている。多層プリント基板２は表裏に導
体層が形成された２つの両面基板４，５を絶縁材からな
る接着層６を介して積層して形成されている。つまり、
多層プリント基板２は４つの導体層を持ついわゆる４層
基板である。両面基板４，５は、例えば、ガラスエポキ
シ製の基材からなる絶縁基材７，８と、その基材７，８
の表裏に設けられた配線パターン（導体層）１０，１
１，１２，１３とからなる。なお、本実施の形態におい
ては、中間基板となる基板が設けられておらず、両面基
板４，５がともに最外層の基板となっている。

【００２０】図１に示すように放熱板３と多層プリント
基板２とは接着層１４により接合され、半導体チップの
収納凹部１５が形成されている。詳しくは、両面基板４
に貫通孔４ａが設けられ、両面基板５の前記貫通孔４ａ
に対応する位置に、貫通孔４ａよりも開口面積の大きな
貫通孔５ａが設けられている。つまり、両面基板４の上
面に形成されている配線パターン１１において、貫通孔
４ａの周縁に形成されている配線パターン部分１１ａが
露出するようになっている。加えて、両面基板４の下面
に形成されている配線パターン１０は、収納凹部１５と
なる基板４の側壁に沿って上面まで延設されており、図
１に示すように、配線パターン１０の側壁部１０ａと、
上面部１０ｂも露出している。さらに、配線パターン１
０，１１の露出部分における端部には、複数のボンディ
ングパッド１６が設けられている。そして、放熱板３に
おいて多層プリント基板２との接合部を形成しない部分
が半導体チップの搭載部３ａとなり、該搭載部３ａに半
導体チップが搭載され、半導体チップとボンディングパ
ッド１６とはボンディングワイヤを用いて接続するよう
になっている。このように、貫通孔４ａ，５ａおよび搭
載部３ａにより半導体チップの収納凹部１５が形成され
る。

【００２１】この多層プリント基板２には、配線パター
ン１０，１１，１２，１３を電気的に接続するためのス
ルーホール１７が前記半導体チップの収納凹部１５の周
囲に多数かつ千鳥状に形成されている。スルーホール１
７はスルーホール形成用孔に銅めっき層１８，１９を析
出させることによって形成される。さらに、スルーホー
ル１７には導電性樹脂２０が充填されており、この導電
性樹脂２０の表面部に金めっき処理を行うことでボール
パッド２１が形成されている。つまり、スルーホール１
７の開口部にボールパッド２１が形成される。

【００２２】さらに、本実施形態においては、最外層
（最上層）となる両面基板５の下面に形成されている配
線パターン１２は、収納凹部１５となる基板５の側壁に
沿って上面まで延設されている。つまり、図１に示すよ
うに、配線パターン１２の側壁部１２ａと、上面部１２
ｂが形成されている。そして、配線パターン１２の上面
部１２ｂの端部には、複数のボンディングパッド１６が
設けられ、さらに、配線パターン１３の収納凹部１５側
の端部１３ａにも、複数のボンディングパッド１６が設
けられている。即ち、配線パターン１２の上面部１２ｂ
の端部に設けられたボンディングパッド１６は側壁部の
配線パターン１２ａを介して両面基板５の下面に形成さ
れている配線パターン１２と接続されるようになってい
る。そして、両面基板５の上面に形成されるボンディン
グパッド１６も、両面基板４の上面に形成されるボンデ
ィングパッド１６と同様に、収納凹部１５に搭載される
半導体チップとボンディングワイヤを用いて接続される
ようになっている。

【００２３】このような半導体パッケージ１に半導体チ
ップが搭載されたときには、半導体チップと、ボールパ
ッド２１とは、ボンディングパッド１６、配線パターン
１０，１１，１２，１３、スルーホール１７、図示しな
いビアホールにより電気的に接続される。そして、ボー
ルパッド２１にはんだボール（バンプ）２２が形成さ
れ、該はんだボール２２により図示しないマザーボード
（主基板）の配線と接続される。

【００２４】なお、本実施形態においては、配線パター
ン１０はグランドＶｓｓであり、配線パターン１１，１
３は信号線である。また、配線パターン１２は電源Ｖｄ
ｄである。半導体パッケージ１に搭載される半導体チッ
プのＩ／Ｏ端子の数は通常、３００〜７００個であり、
本実施形態では４００個のものにおいて実施され、各信
号の割合は、およそＶｓｓ端子１５％、Ｖｄｄ端子１５
％、信号線７０％である。さらに、半導体チップにおけ
る電源Ｖｄｄ端子およびグランドＶｓｓ端子は、共通配
線に接続することが可能であるので、本実施形態では、
配線パターンの簡素化のためグランドＶｓｓと電源Ｖｄ
ｄ用の配線パターン１０，１２は両面基板４，５の下面
の一面に設けられている。つまり、配線パターン１０，
１２はプレーン層となるように形成されている。このよ
うにすれば、半導体パッケージ１の実効インダクタンス
を低減でき、スイッチングノイズを低減できる。

【００２５】次に、半導体パッケージ１の製造方法を図
２〜図８を用いて説明する。図２に示すように、公知の
サブトラクティブ等により絶縁基材７，８に配線パター
ン１０，１０ａ，１０ｂ，１１，１１ａ，１２，１２
ａ，１２ｂ，１３，１３ａが形成された両面基板４，５
を、絶縁材からなる接着層６を介して圧着することによ
り多層プリント基板２を形成する。正確には、ボンディ
ングパッド１６やボールパッド２１となる部分も形成す
る。ここで用いられる絶縁基材７，８としては、積層セ
ラミック基板またはガラス・エポキシ樹脂製のプリント
板があり、ガラス・エポキシ樹脂製のものはセラミック
基板と比較して低コストであるという点から、主に量産
用として用いられる。

【００２６】次に、図３に示すように、スルーホール形
成用孔１７ａを形成するために、ドリル等によって多層
プリント基板２の所定箇所を孔あけする。具体的には、
後にボールパッド２１が形成される位置に孔をあける。

【００２７】そして、多層プリント基板２を無電解めっ
き液に浸漬することにより、図４に示すように基板２全
体に無電解銅めっきを施し、例えば、２μｍ程度の薄い
無電解銅めっき層１８を形成する。このとき、配線パタ
ーン１０，１１，１２，１３の露出部分に無電解銅めっ
き層１８が形成されるため、配線パターン１０，１１，
１２，１３間は導通状態となる。その後、スルーホール
形成用孔１７ａ内にのみ電気めっき層を形成するため
に、ドライフィルムを用いてスルーホール１７部分を開
口させたレジスト（めっきレジスト）２３を形成する。

【００２８】次いで、図５に示すように電気めっきを施
すことで、スルーホール形成用孔内１７ａに銅めっき層
１９を析出させる。つまり、収納凹部１５はレジスト２
３に覆われているので、この収納凹部１５には電気めっ
きによる銅めっき層１９が形成されず、スルーホール形
成用孔内１７ａでは、無電解銅めっき層１８が電気めっ
き層１９の下地となる。そして、図６に示すように不要
となったレジスト２３を剥離させ、先に形成した無電解
銅めっき層１８を軽いエッチングを行うことで除去す
る。その結果、配線パターン１０，１１，１２，１３の
露出部分における無電解銅めっき層１８による導通は非
導通状態となり、スルーホール１７が完成する。

【００２９】引き続き、印刷法により、例えば銀−エポ
キシ系の導電性樹脂２０を、図７に示すようにスルーホ
ール１７に充填して硬化させた後に、その表面を研磨し
平坦化して、めっき処理（例えば、ニッケル−金めっき
層を形成するめっき処理）を施すことでボールパッド２
１を形成する。そして、このボールパッド２１に、はん
だボール２２を形成する。

【００３０】さらに、図８に示すように絶縁性の接着層
１４を介して放熱板３としての銅板を接合することによ
って、半導体パッケージ１を製造する。なお、半導体パ
ッケージ１に半導体チップを搭載して使用するときには
絶縁性樹脂にて電気的接続部分（例えば、半導体チップ
の電極とボンディングパッド１６との接続部分等）の封
止（樹脂モールド）が行われる。

【００３１】さて、以下に本実施形態において特徴的な
作用効果を列挙する。 （１）配線パターン１０，１１，１２，１３が形成され
た２つの両面基板４，５を積層することにより、半導体
チップを収納する収納凹部１５を有する半導体パッケー
ジ１が形成され、該半導体パッケージ１において、最外
層（最上層）となる両面基板５には、収納凹部１５の一
部をなす側壁に配線パターン１２ａが形成されている。
さらに、最外層（最下層）となる両面基板４には、収納
凹部１５の一部をなす側壁に配線パターン１０ａが形成
されている。

【００３２】その結果、図１のように、両面基板５は最
外層（最上層）となるために、従来は前述したように収
納凹部１５の一部をなす側壁には配線パターン１２ａを
形成することができず、両面基板５の外側面に設けられ
たボンディングパッド１６と両面基板５の内側面に設け
られている配線パターン１２との接続は、スルーホール
１７やビアホールを用いて行わねばならなかったが、本
実施形態では、スルーホール１７やビアホールによる接
続に加え、側壁部の配線パターン１２ａを用いて行うこ
とができ、配線の高密度化を図ることができる。

【００３３】同様に、本実施形態では、両面基板４は最
外層（最下層）となるが、両面基板４の内側面に設けら
れたボンディングパッド１６と両面基板４の外側面に設
けられている配線パターン１０との接続を、側壁部の配
線パターン１０ａを用いて行うことができる。

【００３４】つまり、スルーホール１７やビアホールを
用いて行っていた接続を両面基板４，５の側壁部に形成
された配線パターン１０ａ，１２ａにより行うことが可
能となり、スルーホール１７やビアホールの数を減少さ
せることができる。従って、スルーホール１７やビアホ
ールを形成することによる実装面積の増加や、配線の引
き回し等による実装面積の増加を防止でき、半導体パッ
ケージ１の小型化を図ることができる。

【００３５】（２）従来は、図９のようにスルーホール
４９に絶縁樹脂５２を充填しているため、はんだ濡れ性
に劣っている絶縁樹脂上には、はんだ層が形成できず、
スルーホール４９からずれた位置にボールパッド部４８
ａを形成し、該ボールパッド部４８ａに、はんだボール
（はんだバンプ）５１を形成するようにしていたが、図
１に示すようにスルーホール４９に導電性樹脂５２を充
填しているので、スルーホール１７の開口部にはんだ濡
れ性に優れる金めっき層を形成して、はんだボール２２
と接続可能なボールパッド２１を形成することができ、
ボールパッド２１の狭ピッチ化や配線パターン１３の高
密度化が可能となり、半導体パッケージ１を小型化する
ことができる。つまり、本パッケージ１においては大型
化を回避しつつ多ピン化を達成することができる。

【００３６】（３）グランドＶｓｓおよび電源Ｖｄｄの
ための配線パターン１０，１２をプレーン層としている
ので、配線の引き回しが不要となり、回路設計に好都合
なものとなる。加えて、実効インダクタンスが低減で
き、スイッチングノイズが低減できるので、電気的にも
信頼性が高いものとなる。詳しくは、電源パターン及び
グランドパターンには大電流が流れ、ノイズが発生しや
すいが、電源及びグランド用の配線パターン１０，１２
をプレーン層とすることによりノイズを低減することが
できる。即ち、周辺機器へ与える電磁波妨害及び周辺機
器から受ける電磁波の影響を、ともに軽減できる。ま
た、電源線及びグランド線に流れる電流による発熱も抑
制できる。

【００３７】さらに、放熱板３が設けられているので半
導体チップにて発生する熱が放熱板３を介して放散され
るとともに好適なノイズ対策となる。従って、本パッケ
ージ１は搭載される半導体チップの高機能化に伴う多ピ
ン化や処理の高速化によるスイッチングノイズ等を低減
でき、より好ましいものとなる。

【００３８】（４）図９を用いて説明した蓋取り加工法
のように、多層プリント基板３０の内部に空洞部がある
状態でスルーホール４９やランド４８（ボールパッド４
８ａ）を形成するのではなく、多層プリント基板２の外
層に配線パターン１３が形成されている状態からスルー
ホール１７を形成している。つまり、従来は、２枚の中
間基板としての両面基板３１，３２を保護するために、
上下に絶縁基材としての基板３３，３４が必要となり４
枚の基材３８，３９，４４，４５が必要であったが、本
実施形態においては、両面基板４，５を構成する２枚の
絶縁基材７，８にて形成される。このように上記製造方
法にて本パッケージ１を製造した場合では、基板層数を
低減でき、薄くすることができる。さらに、製造工程の
プロセスも減少するのでコストの低減を行うことができ
る。

【００３９】さらには、従来技術の図９に示す半導体パ
ッケージ（ＢＧＡ）に、放熱板３を取り付けようとした
場合には、半導体チップが搭載される基板３３もざぐり
加工により開口させる必要があるが、本実施形態では、
開口させるための加工も必要なく、容易に放熱板３を接
合することができる。従って、製造工程を低減でき、生
産効率の向上を図ることができる。

【００４０】また、無電解銅めっき層１８が電気めっき
層１９の下地層となっているため、スルーホール１７内
に電気めっき層１９を確実に析出することができ、さら
に、めっき層１８，１９がともに銅めっき層であること
から、ヒートサイクルによるめっき層１８，１９間の剥
離等を防止することができる。

【００４１】なお、本発明の実施形態は以下のように変
更してもよい。 ・本実施形態では、両面基板４，５を２枚積層したもの
において実施していたが、これに限定せず、複数の基板
を積層するものにおいて実施してもよい。例えば、図１
に示す両面基板４，５の間に、さらに両面基板を介在さ
せて形成し、３枚、４枚・・・の両面基板を積層したも
のにおいて実施してもよい。さらには、内側に介在させ
る基板は両面基板に限らず、絶縁基材と配線パターンが
交互に積層された多層基板を用いてもよい。つまり、最
外層の基板において収納凹部となる側壁に配線パターン
が形成されたもので有ればよい。

【００４２】・本実施形態では、導電性樹脂２０をスル
ーホール１７に充填することによってスルーホール１７
上にボールパッド２１を形成し、実装密度を高めるもの
であったが、側壁の配線パターン１０ａ，１２ａを形成
することにより、必要な実装密度の向上を得ることがで
きれば、図９に示す従来技術のように絶縁樹脂５２を充
填してもよい。

【００４３】・スルーホール１７に形成される銅めっき
層１８，１９の代わりに、例えば、銅−ニッケル複合め
っき層、銅−コバルトめっき層、ニッケルめっき層を形
成してもよい。しかし、実施形態のような銅めっき層１
８，１９であるほうが、電気的特性、放熱性およびコス
ト性等の観点から好ましい。

【００４４】・本実施形態では、銀−エポキシ樹脂の導
電性樹脂２０を用いたがこれに限定せず、例えばシリコ
ン系の導電性樹脂等の材料を用いてもよい。 ・放熱板３として銅板が用いられていたが、これに限定
せず、例えば、りん青銅板、アルミニウム板、アルマイ
ト板等の金属板を使用することができ、また、金属板の
みに限定されることはなく、例えばアルミナ板、セラミ
ックス基板を用いることができる。

【００４５】・グランドＶｓｓ用の配線パターン１０と
放熱板３は絶縁性の接着層１４を介して接合されていた
が、導電性の接着層を用いて行ってもよく、さらに、は
んだ等により接続固定するものであってもよい。このよ
うにすれば、放熱性、耐ノイズ性により優れたものとな
る。

【００４６】・外部に露出している部分の配線パターン
（ボールパッド部分は除く）１０，１３を湿気等から保
護するために、レジスト等によって被覆するようにして
もよい。

【００４７】・上記実施形態では、ＢＧＡに具体化した
が、それ以外のタイプのパッケージ、例えば、片側面に
多数のＩ／Ｏピンが立設されたＰＧＡ（ピン・グリッド
・アレイ）において実施してもよい。

【００４８】次に、特許請求の範囲に記載された技術的
思想のほかに、前述した実施形態によって把握される技
術的思想をその効果とともに以下に列挙する。 （イ） 請求項１〜請求項２のいずれか一項に記載の半
導体パッケージにおいて、前記配線パターンのうち少な
くとも１つの配線パターンはプレーン層である。従っ
て、この構成によれば、実効インダクタンスが低減で
き、スイッチングノイズが低減できる。

【００４９】（ロ） 半導体チップの収納凹部となる側
壁部に配線パターンが形成された両面基板を接着層を介
して圧着することにより基板を積層する工程と、スルー
ホール形成用孔を形成する工程と、前記積層された基板
の表面に無電解めっきにより薄いめっき層を形成する工
程と、スルーホール形成用孔部分を開口させたレジスト
を形成する工程と、スルーホール形成用孔に電気めっき
を行う工程と、前記レジストを剥離した後に、前記無電
解めっきによる薄いめっき層を除去するエッチング工程
を実施することを特徴とした請求項１に記載の半導体パ
ッケージの製造方法。このようにすれば、従来技術の蓋
取り加工法で必要であった内層の配線パターンを保護す
るために設けられていた最外層の基板が不要となる。つ
まり、基板層数の低減が可能となり、製造工程を低減で
き、生産効率の向上を図ることができる。

【００５０】（ハ） 技術的思想（ロ）に記載の半導体
パッケージの製造方法において、前記無電解めっき層を
除去する工程の後に、スルーホール内に導電性樹脂を埋
め込む工程と、前記スルーホールの開口部にボールパッ
ドを形成するめっき工程を実施することを特徴とした半
導体パッケージの製造方法。このようにすれば、スルー
ホール上に、はんだボールを形成するためのボールパッ
ドを形成でき、配線の高密度化を図ることができる。

【００５１】

【発明の効果】以上詳述したように、請求項１に記載の
発明によれば、基板の配線の高密度化を行うとともに小
型化することができる。

【００５２】請求項２に記載の発明によれば、基板の配
線のさらなる高密度化を行うことができる。

【図面の簡単な説明】

【図１】実施形態の半導体パッケージの断面図。

【図２】実施形態の半導体パッケージの製造方法を示す
部分概略断面図。

【図３】実施形態の半導体パッケージの製造方法を示す
部分概略断面図。

【図４】実施形態の半導体パッケージの製造方法を示す
部分概略断面図。

【図５】実施形態の半導体パッケージの製造方法を示す
部分概略断面図。

【図６】実施形態の半導体パッケージの製造方法を示す
部分概略断面図。

【図７】実施形態の半導体パッケージの製造方法を示す
部分概略断面図。

【図８】実施形態の半導体パッケージの製造方法を示す
部分概略断面図。

【図９】従来技術における半導体パッケージの断面図。

【符号の説明】 １…半導体パッケージ、４，５…両面基板、１０，１
１，１２，１３…配線パターン、１５…収納凹部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 配線パターンが形成された複数の基板を
   積層することにより、半導体チップを収納するための収
   納凹部が形成された半導体パッケージにおいて、 前記基板のうち最外層となる基板は、配線パターンが表
   裏面に形成された両面基板であって、前記収納凹部の一
   部をなす前記両面基板の側壁部には配線パターンが形成
   されている半導体パッケージ。
2. 【請求項２】 請求項１に記載の半導体パッケージにお
   いて、前記積層された基板の配線パターン間を接続する
   スルーホール内に導電性樹脂を充填することにより、そ
   の開口部にはんだボールを接合可能なパッドが形成され
   た半導体パッケージ。