JP2002217328A - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JP2002217328A
JP2002217328A JP2001011694A JP2001011694A JP2002217328A JP 2002217328 A JP2002217328 A JP 2002217328A JP 2001011694 A JP2001011694 A JP 2001011694A JP 2001011694 A JP2001011694 A JP 2001011694A JP 2002217328 A JP2002217328 A JP 2002217328A
Authority
JP
Japan
Prior art keywords
hole
conductor
wiring
semiconductor element
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001011694A
Other languages
English (en)
Inventor
Takahiro Takenouchi
隆弘 竹之内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2001011694A priority Critical patent/JP2002217328A/ja
Publication of JP2002217328A publication Critical patent/JP2002217328A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

(57)【要約】 【課題】半導体素子の各電極を配線導体に電気的に確実
に接続し、半導体素子を正常に作動させることができる
半導体素子収納用パッケージを提供すること。 【解決手段】 有機材料から成る複数の絶縁層を積層し
て成り、中央部に半導体素子Sが収容される貫通穴1aを
有するとともに、絶縁層の表面にその一部が貫通穴1aの
壁面に導出された配線導体8を形成し、かつその貫通穴1
aの壁面の略全面に被着形成され、壁面に導出された配
線導体8間を電気的に接続する貫通導体13を被着形成し
た配線基板1と、その配線基板1の下面に貫通穴1aを塞
ぐようにして絶縁性接合層2を介して接合された金属製
の放熱板3とを具備して成る半導体素子収納用パッケー
ジであって、配線基板1の下面に、貫通導体13を貫通穴1
aの周囲に0.2〜5mmの範囲で延設した延設部7bと、そ
の延設部7bの外側領域に配置された接地または電源用の
広面積の配線導体7aとを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路素
子等の半導体素子を収容するための半導体素子収納用パ
ッケージに関するものである。
【0002】
【従来の技術】従来、MPU等の半導体素子を収容する
ための半導体素子収納用パッケージとしては、例えば図
3に断面図で示すように、中央部に半導体素子Sを収容
するための貫通穴21aを有する配線基板21と、この配線
基板21の下面に貫通穴21aを塞ぐように接合層22を介し
て接合され、上面中央部に半導体素子Sが搭載される搭
載部23aを有する銅等の金属材料から成る放熱板23とか
ら主に構成されたパッケージが知られている。
【0003】配線基板21は、この図の例では、例えばガ
ラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させ
て成る二枚の絶縁板24・26を同じくガラスクロスにエポ
キシ樹脂等の熱硬化性樹脂を含浸させて成る接着層25を
介して積層して成り、絶縁板24には、その中央部に半導
体素子Sよりも若干大きな貫通穴21aが形成されている
とともにその上面貫通穴21a周辺から外周部にかけて複
数の配線導体28およびその下面略全面に接地または電源
用の配線導体27が被着されており、絶縁板26には、その
中央部に貫通穴21aが形成されているとともにその貫通
穴21aの壁面には層間の配線導通のための貫通導体33が
被着され、またその上面に外部接続用導体30a・配線導
体30bおよび下面の貫通穴21a周辺から外周部にかけて
複数の配線導体29が被着されている。さらに、これらの
絶縁板24・26および接着層25の外周部には、複数のスル
ーホール31が設けられており、スルーホール31の内壁に
は配線導体28・29や接地または電源用導体27と外部接続
用導体30aとを電気的に接続するスルーホール導体32が
被着されている。また、この配線基板21の下面に放熱板
23を、ガラスクロスにエポキシ樹脂等の熱硬化性樹脂を
含浸させて成る接合層22を介して接合することにより、
半導体素子収納用パッケージと成る。なお、配線基板1
の下面の接地または電源用導体27は、貫通穴21aを形成
する際に、バリが発生して隣接する半導体素子Sと接触
して短絡しないように貫通穴21aに露出しないように形
成されている。
【0004】そして、この従来の半導体素子収納用パッ
ケージによれば、放熱板23の搭載部23aに半導体素子S
を搭載するとともにこの半導体素子Sの各電極を配線導
体30bにボンディングワイヤ36等の電気的接続手段を介
して電気的に接続し、しかる後、外部接続用導体30aに
半田ボール等から成る外部接続用部材35を接合するとと
もに配線基板21の貫通穴21a内に液状の熱硬化性樹脂を
充填して硬化させ、半導体素子Sを封止することによっ
て半導体装置と成る。
【0005】なお、このような半導体素子収納用パッケ
ージは、次に述べる方法により製作されていた。
【0006】先ず、図4(a)に断面図で示すように、
上面に配線導体28用の金属層28Aが被着され、下面の全
面に接地または電源用導体用の金属層27Aが被着された
絶縁板24Aと、上面に外部接続用導体30a・配線導体30
b用の金属層30Aが被着され、下面に配線導体29用の金
属層29Aが被着された絶縁板26Aと、接着層25Aとを準
備する。絶縁板24A・26Aは、ガラスクロスにエポキシ
樹脂等の熱硬化性樹脂を含浸させて成り、その熱硬化性
樹脂は熱硬化されている。また、金属層28A・29Aは所
定のパターンにエッチング加工されており、絶縁板24A
・26Aに含有される熱硬化性樹脂により絶縁板24A・26
Aに固着されている。他方、接着層25Aは、ガラスクロ
スにエポキシ樹脂等の熱硬化性樹脂を含浸させて成り、
その熱硬化性樹脂は未硬化の状態である。
【0007】次に、図4(b)に断面図で示すように、
絶縁板24Aと絶縁板26Aとの間に接着層25Aを挟んで積
層するとともに接着層26Aの熱硬化性樹脂を熱硬化させ
て、絶縁板24Aと絶縁板26Aとが接着層25Aにより接合
された配線基板21用の積層体21Aを得る。
【0008】次に、図4(c)に断面図で示すように、
積層体21Aの下面の接地または電源用の配線導体27およ
び上面の外部接続用導体30aおよび配線導体30bを所定
のパターンにエッチング加工した後、積層体21Aの中央
部に半導体素子Sを収容するための貫通穴21aおよび外
周部に複数のスルーホール31を切削加工により形成す
る。そして、貫通穴21aを塞ぐようにドライフィルムレ
ジスト34A・34Bを熱圧着によりラミネートする。
【0009】次に、図4(d)に断面図で示すように、
ドライフィルムレジストをフォトリソグラフィによりめ
っきマスク34a・34bを形成する。
【0010】さらに、図4(e)に断面図で示すよう
に、貫通穴21aの内壁およびスルーホール31の内壁に無
電解めっき法および電解めっき法により貫通導体33およ
びスルーホール導体32を被着形成し、めっきマスク34a
・34bを剥離することによって、外部接続用導体30aと
これに対応する配線導体28や配線導体29、接地または電
源用の配線導体27とをそれぞれ電気的に接続させて配線
基板21と成る。
【0011】最後に、図4(f)に断面図で示すよう
に、配線基板21と放熱板23とをガラスクロスにエポキシ
樹脂等の熱硬化性樹脂を含浸させて成る接合層22を介し
て加熱加圧することにより半導体素子収納用パッケージ
が製作される。
【0012】
【発明が解決しようとする課題】しかしながら、この従
来の半導体素子収納用パッケージによると、配線基板21
の貫通穴21aの内壁に形成される貫通導体33は、図4
(d)の断面図に示すようにめっきマスク34a・34bを
形成した後に無電解銅めっき法および電解銅めっき法に
より貫通穴21aの内壁の略全面に被着形成されおり、め
っきマスク34aが、図4(c)の断面図に示すように貫
通穴21aを塞ぐように熱圧着によってラミネートされ、
フォトリソグラフィによって形成されていることから、
貫通穴21a周辺の密着性が悪く、貫通穴21a下部の内壁
部に覆い被さるように生成される。その結果、貫通穴21
a下部の貫通導体31aは、めっきが未着となる、あるい
はめっきの密着強度が弱くめっきが剥がれてしまい、そ
の結果、貫通導体33が電気的に断線し、半導体素子が正
常に作動しなくなるという問題点を有していた。また、
配線基板21と放熱板23とを絶縁性の接合層22を介して加
熱加圧により接着する際に、貫通穴33周辺の基板厚みが
薄いため、貫通穴33周辺にかかる圧力が低くなり、貫通
穴21a近傍は、配線基板21と放熱板21aとの間にボイド
が発生したり、放熱板23との接着が弱いという問題を有
していた。
【0013】本発明は、かかる従来の問題点に鑑み案出
されたものであり、その目的は、貫通導体が貫通穴の内
壁から剥がれたり未着となることがなく、半導体素子の
各電極を対応する配線導体に電気的に確実に接続でき、
かつ、配線基板と放熱板とをボイドなく強固に接着する
ことにより半導体素子を正常に作動させることができる
半導体素子収納用パッケージを提供することにある。
【0014】
【課題を解決するための手段】本発明の半導体素子収納
用パッケージは、有機材料から成る複数の絶縁層を積層
して成り、中央部に半導体素子が収容される貫通穴を有
するとともに、絶縁層の表面にその一部が貫通穴の壁面
に導出された配線導体を形成し、かつその貫通穴の壁面
の略全面に被着形成され、壁面に導出された配線導体間
を電気的に接続する貫通導体を被着形成した配線基板
と、その配線基板の下面に貫通穴を塞ぐようにして絶縁
性接合層を介して接合された金属製の放熱板とを具備し
て成る半導体素子収納用パッケージであって、配線基板
の下面に、貫通導体を貫通穴の周囲に0.2〜5mmの範
囲で延設した延設部と、その延設部の外側領域に配置さ
れた接地または電源用の広面積の配線導体とを有するこ
とを特徴とするものである。
【0015】本発明の半導体素子収納用パッケージによ
れば、配線基板の下面に、貫通導体を貫通穴の周囲に0.
2〜5mmの範囲で延設した延設部を設けることによ
り、ドライフィルムレジストによってめっきマスクを形
成する際にドライフィルムレジストが、貫通穴下部の内
壁部に覆い被さるように生成されることがなくなり、貫
通穴下部の内壁部のめっき未着、あるいはめっき剥がれ
をなくすことができる。また、延設部が、貫通穴周辺の
配線基板の平坦性を高めるため、配線基板と放熱板との
間に接着層を挟んで上下から加圧しながら熱硬化させる
際に、配線基板の下面全体の圧力が均一になることによ
り配線基板と放熱板とをボイドなく強固に接合すること
ができ、その結果、貫通導体の剥がれや貫通導体の未着
がなく、半導体素子の各電極を対応する配線導体に電気
的に確実に接続し、かつ、配線基板と放熱板とを強固に
接着することにより半導体素子を正常に作動させること
ができる。
【0016】
【発明の実施の形態】次に、本発明の半導体素子収納用
パッケージを添付の図面に基づいて説明する。図1は、
本発明の半導体素子収納用パッケージの実施形態の一例
を示す断面図である。図中、1は配線基板、3は放熱板
であり、主としてこれらで半導体素子Sを収容するため
の本発明の半導体素子収納用パッケージが構成されてい
る。なお、本例では、中央部に半導体素子Sを収容する
空所を形成するための貫通穴1aを有するとともに上面
に配線導体8および下面に接地または電源用の配線導体
7aが被着された絶縁板4と、中央部に貫通穴1aを有
するとともに上面に外部接続用導体10a・配線導体10b
および下面に配線導体9が被着された絶縁板6とを接着
層5を介して接着して配線基板1を形成した例を示して
いる。また、この配線基板1の外周部には複数のスルー
ホール11が形成されており、スルーホール11の内壁には
スルーホール導体12が被着されている。なお、接地また
は電源用の配線導体7aは、半導体素子Sの接地電極ま
たは電源電極のどちらがこの接地または電源用の配線導
体7aに電気的に接続されるかにより接地用の配線導体
として機能したり、電源用の配線導体として機能したり
する。
【0017】配線基板1を構成する絶縁板4・6は、例
えばガラス繊維やアラミド繊維のクロスにエポキシ樹脂
やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含
浸させて成る略四角枠状であり、配線導体8・9や接地
または電源用の配線導体7a・外部接続用導体10a・配
線導体10bの支持体として機能するとともに貫通穴1a
内に半導体素子Sを収容するための空所を形成する。
【0018】また、これらの絶縁板4・6を接着する接
着層5は、同じくガラス繊維やアラミド繊維のクロスに
エポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬
化性樹脂を含浸させて成り、絶縁板4と6とを接着する
接着部材として機能する。
【0019】絶縁板4の上面に被着された配線導体8や
絶縁板6の下面に被着された配線導体9は、銅等の金属
箔から成り、貫通穴1aの開口近傍から外周部にかけて
複数の帯状パターンに被着形成されており、パッケージ
内に収容される半導体素子Sの各電極を外部電気回路に
電気的に接続するための導電路の一部として機能し、そ
の一部は後述する貫通穴1aの貫通導体13に、また、そ
の外周部はスルーホール導体12に接続されている。
【0020】また、絶縁板4の下面に被着された接地ま
たは電源用の広面積の配線導体7aは、銅等の金属箔か
ら成り、絶縁板4の下面の後述する延設部7bの外側領
域の略全面に被着形成されている。この接地または電源
用の配線導体7aは、半導体素子Sに接地または電源電
位を供給するとともに配線導体8の特性インピーダンス
を所定の値に調整する機能を有し、スルーホール導体12
に電気的に接続されている。
【0021】さらに、絶縁板6の上面に被着された外部
接続用導体10aは、外部電気回路との接続用導体として
機能し、スルーホール導体12に電気的に接続するように
して形成されている。そして、この外部接続用導体10a
には、半田ボール等からなる外部接続用部材15が取着さ
れる。またさらに、絶縁板6の上面に被着された配線導
体10bは、半導体素子Sの各電極がボンディングワイヤ
ー16を介して接合され、その外周部は貫通導体12に接続
されている。
【0022】なお、配線導体8・9・10bおよび外部接
続用導体10aは、通常、5〜50μm程度の厚みであり、
高速の信号を伝達させるという観点からは5μm以上の
厚みが好ましく、配線導体8・9・10bや外部接続用導
体10aを寸法精度良く加工するためには50μm以下の厚
みとしておくことが好ましい。また、配線導体10bおよ
び外部接続用導体10aの露出する表面には、通常であれ
ば1〜10μm程度の厚みのニッケルめっき層および0.1
〜3μm程度の厚みの金めっき層が無電解めっき法や電
解めっき法により順次被着されており、配線導体10bお
よび外部接続用導体10aの酸化腐食を有効に防止するこ
とができるとともに配線導体10bとボンディングワイヤ
16との電気的接続および外部接続用導体10aと外部接続
用部材15との電気的接続を良好となすことができる。
【0023】また、貫通穴1aの内壁には、略全面に貫
通導体13がめっきによって被着形成されている。貫通導
体13は、配線導体8と配線導体10bの一部とを電気的に
接続させる接続導体として機能し、配線基板1の上面か
ら下面にかけて穴明けされた貫通穴1aの内壁に厚みが1
5〜35μm程度の銅めっき層を無電解めっき法や電解め
っき法を採用して被着することにより形成されている。
なお、貫通導体13の厚みが15μm未満では、配線導体8
と配線導体10bとを電気的に良好に接続することが困難
となる傾向にあり、他方、35μmを超えると、そのよう
な厚みの貫通導体13を形成するために長時間を要し、パ
ッケージを製造する効率が極めて低いものとなる傾向に
ある。
【0024】さらに、配線基板1の下面には貫通導体13
より延設した延設部7bが、銅箔とめっきによって被着
形成されている。本発明の半導体素子収納用パッケージ
によれば、配線基板1の下面に、貫通導体13を貫通穴1
aの周囲に0.2〜5mmの範囲で延設した延設部7bを
設けることが重要である。延設部7bは、貫通穴1aの
内壁に露出して形成されることにより、貫通穴1aの内
壁の略全面に無電解銅めっきをおこなう際に、貫通穴1
aの内壁と一緒にめっきされ、延設した構造となること
により、従来の課題であった貫通導体13下部のめっき未
着、およびめっき剥がれを防止する機能を有している。
また、延設部7bは、貫通穴1a周辺の配線基板1の平
坦性を高め、配線基板1と放熱板3との間に接着層2を
挟んで上下から加圧しながら熱硬化させる際に、配線基
板1の下面全体の圧力を均一にし配線基板1と放熱板3
とをボイドなく強固に接合する機能を有する。
【0025】なお、延設部7bは、貫通穴1aの周囲に
0.2mm未満で延設されると貫通穴21aとめっき用マス
クの位置精度の関係からドライフィルムレジストの一部
が貫通穴1a下部の内壁部に覆い被さるように生成され
て、貫通穴1a下部の内壁部のめっき未着、あるいはめ
っき剥がれを生じる傾向がある。また、他方、延設部7
bが、貫通穴1aの周囲に5mmを越えて延設される
と、接地または電源用の配線導体7aを十分な面積で確
保できなくなり半導体素子Sに十分に安定した接地また
は電源電位を供給できなくなるとともに配線導体8の特
性インピーダンスを所定の値に調整することが困難とな
る傾向がある。
【0026】また、スルーホール11の内壁に被着された
スルーホール導体12は配線導体8・9や接地または電源
用の配線導体7aと外部接続用導体10aとを電気的に接
続させる接続導体として機能し、配線基板1の上面から
下面にかけて穿孔された多数のスルーホール11の内壁に
厚みが15〜35μm程度の銅めっき層を無電解めっき法や
電解めっき法を採用して被着することにより形成されて
いる。
【0027】他方、配線基板1の下面に接合層2を介し
て接合された放熱板3は、銅等の熱伝導性に優れる金属
から成り、貫通穴1aを塞ぐようにして接合されてい
る。この放熱板3は、半導体素子Sを支持するための支
持体として機能するとともに半導体素子Sが作動時に発
生する熱を外部に良好に放熱するための放熱部材として
機能し、その上面中央部に半導体素子Sを搭載するため
の搭載部3aを有している。そして、この搭載部3aに
半導体素子Sがエポキシ樹脂等の接着剤を介して接着固
定される。
【0028】このような放熱板3は、例えば銅から成る
板材を打ち抜き金型により所定の形状に打ち抜くことに
よって形成すればよい。なお、放熱板3の表面にニッケ
ルや金等の耐食性の良好な金属をめっき法により1〜20
μmの厚みに被着させておくと、放熱板3の酸化腐食を
有効に防止することができる。さらに、放熱板3と接合
層2との接合力向上のために、放熱板3表面に黒化処理
やブラスト処理を施し、その表面に中心線平均さRaが
0.2〜3μm程度となるような凹凸を形成してもよい。
【0029】また、配線基板1と放熱板3とを接合する
接合層2は、例えばガラスクロスにエポキシ樹脂等の熱
硬化性樹脂を含浸させて成る略四角枠状であり、このよ
うな構成であることから接合面にボイドが発生すること
はなく接合強度が大きく密着性に優れている。このよう
な接合層2は、例えばガラスクロスに未硬化のエポキシ
樹脂を含浸させたシートを打ち抜き金型等を用いて配線
基板1と略同一の形状に打ち抜き、これを配線基板1と
放熱板3との間に挟んで上下から加圧しながら熱硬化さ
せることにより配線基板1と放熱板3とを強固に接合す
る。このとき、接合層2用のシートをその内縁が貫通穴
1aの開口から0.05〜0.3mm外周側に位置するように
打ち抜いておくと、配線基板1と放熱板3とを接合層2
を介して接合する際に、接合層2に含有される熱硬化性
樹脂の一部が、半導体素子搭載部3aへ流動するのを有
効に防止することができるとともに、配線基板1と放熱
板2との間にボイドを形成することなく両者を強固に接
合することができる。したがって、接合層2用のシート
は、その内縁が貫通孔1aの開口から0.05〜0.3mm外
周側に位置するように打ち抜くことが好ましい。
【0030】かくして、本発明の半導体素子収納用パッ
ケージによれば、放熱板3の搭載部3aに半導体素子S
を搭載するとともに、この半導体素子Sの各電極と配線
導体10bとをボンディングワイヤ16を介して電気的に接
続し、しかる後、貫通穴1a内へ封止用樹脂をポッティ
ングして樹脂封止を行なうことにより半導体装置と成
る。
【0031】なお、このような半導体素子収納用パッケ
ージにおいては、必要に応じて配線基板1上に外部接続
用導体10a・配線導体10bの外周部を覆うソルダーレジ
スト層14を設けてもよい。このようなソルダーレジスト
層16は、例えばシリカ等の絶縁性フィラーを含有させた
エポキシ樹脂等の熱硬化性樹脂から成り、外部接続用導
体10a上に半田ボール等の外部接続用部材15を被着する
際の外部接続用部材15の不要な濡れ広がりを制御するダ
ムの作用をする。このようなソルダーレジスト層14は、
未硬化の感光性を有する熱硬化性樹脂ペーストを外部接
続用導体10a、配線導体10bが形成された絶縁板6の上
面にスクリーン印刷法を採用して塗布するとともに従来
公知のフォトリソグラフィ−により所定のパターンに現
像した後、熱硬化させることにより形成することができ
る。
【0032】なお、本発明の半導体素子収納用パッケー
ジの実施例は上述の実施例に限定されるものではなく、
本発明の要旨を逸脱しない範囲であれば種々変更は可能
である。
【0033】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、配線基板の下面に、貫通導体を貫通穴の周囲に
0.2〜5mmの範囲で延設した延設部を設けることによ
り、ドライフィルムレジストによってめっきマスクを形
成する際にドライフィルムレジストが、貫通穴下部の内
壁部に覆い被さるように生成されることがなくなり、貫
通穴下部の内壁部のめっき未着、あるいはめっき剥がれ
をなくすことができる。また、延設部が、貫通穴周辺の
配線基板の平坦性を高めるため、配線基板と放熱板との
間に接着層を挟んで上下から加圧しながら熱硬化させる
際に、配線基板の下面全体の圧力が均一になることにり
配線基板と放熱板とをボイドなく強固に接合することが
できる。その結果、貫通導体の剥がれや貫通導体の未着
がなく、半導体素子の各電極を対応する配線導体に電気
的に確実に接続し、かつ、配線基板と放熱板を強固に接
着することにより半導体素子を正常に作動させることが
できる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの実施の
形態の一例を示す断面図である。
【図2】(a)〜(f)は、図1に示す半導体素子収納
用パッケージの製造方法を説明するための工程毎の断面
図である。
【図3】従来の半導体素子収納用パッケージの実施例を
示す断面図である。
【図4】(a)〜(f)は、図4に示す従来の半導体素
子収納用パッケージの製造方法を説明するための工程毎
の断面図である。
【符号の説明】
1・・・・・・・配線基板 2・・・・・・・接合層 3・・・・・・・放熱板 4、6・・・・・絶縁層 1a・・・・・半導体素子を収容するための貫通穴 7a・・・・・・接地または電源用の配線導体 7b・・・・・・延設部 8、9、10b・・配線導体 13・・・・・・・貫通導体
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 3/46 H01L 23/12 E J 23/14 R

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 有機材料から成る複数の絶縁層を積層し
    て成り、中央部に半導体素子が収容される貫通穴を有す
    るとともに、前記絶縁層の表面にその一部が前記貫通穴
    の壁面に導出された配線導体を形成し、かつ該貫通穴の
    壁面の略全面に被着形成され、前記壁面に導出された前
    記配線導体間を電気的に接続する貫通導体を被着形成し
    た配線基板と、該配線基板の下面に前記貫通穴を塞ぐよ
    うにして絶縁性接合層を介して接合された金属製の放熱
    板とを具備して成る半導体素子収納用パッケージであっ
    て、前記配線基板の下面に、前記貫通導体を前記貫通穴
    の周囲に0.2〜5mmの範囲で延設した延設部と、該
    延設部の外側領域に配置された接地または電源用の広面
    積の配線導体とを有することを特徴とする半導体素子収
    納用パッケージ。
JP2001011694A 2001-01-19 2001-01-19 半導体素子収納用パッケージ Pending JP2002217328A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001011694A JP2002217328A (ja) 2001-01-19 2001-01-19 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001011694A JP2002217328A (ja) 2001-01-19 2001-01-19 半導体素子収納用パッケージ

Publications (1)

Publication Number Publication Date
JP2002217328A true JP2002217328A (ja) 2002-08-02

Family

ID=18878800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001011694A Pending JP2002217328A (ja) 2001-01-19 2001-01-19 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JP2002217328A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170112343A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지
CN107734839A (zh) * 2017-11-21 2018-02-23 生益电子股份有限公司 一种pcb
CN107896422A (zh) * 2017-11-21 2018-04-10 生益电子股份有限公司 一种快速散热的pcb

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170112343A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지
US10304791B2 (en) 2016-03-31 2019-05-28 Samsung Electro-Mechanics Co., Ltd. Electronic component package
KR102052899B1 (ko) * 2016-03-31 2019-12-06 삼성전자주식회사 전자부품 패키지
US10734335B2 (en) 2016-03-31 2020-08-04 Samsung Electronics Co., Ltd. Electronic component package
CN107734839A (zh) * 2017-11-21 2018-02-23 生益电子股份有限公司 一种pcb
CN107896422A (zh) * 2017-11-21 2018-04-10 生益电子股份有限公司 一种快速散热的pcb

Similar Documents

Publication Publication Date Title
US5081562A (en) Circuit board with high heat dissipations characteristic
JPH1174651A (ja) プリント配線板及びその製造方法
US20020020916A1 (en) Semiconductor package and method for producing the same
JP4875925B2 (ja) 多層配線板及びその製造方法
JP2549393B2 (ja) 回路基板の製造方法
JP2002217328A (ja) 半導体素子収納用パッケージ
JPH10261854A (ja) プリント配線板及びその製造方法
JP2003338579A (ja) 放熱板付き配線基板
JP4574035B2 (ja) 半導体素子収納用パッケージの製造方法
JP3854131B2 (ja) 放熱板付き配線基板
JPS62114247A (ja) 電子素子用チツプキヤリアの製造法
JP5370883B2 (ja) 配線基板
JP2002217327A (ja) 半導体素子収納用パッケージおよびその製造方法
JP3872395B2 (ja) 半導体素子収納用パッケージの製造方法
JP2003282771A (ja) 放熱板付き配線基板
JP3582645B2 (ja) 立体形配線板の製造方法
JP3168731B2 (ja) 金属ベース多層配線基板
JP2970075B2 (ja) チップキャリヤ
JP2003338574A (ja) ピン付き配線基板およびこれを用いた電子装置
JP2004200500A (ja) 配線基板およびその製造方法
JP2003243558A (ja) 放熱板付き配線基板
JP3820628B2 (ja) 電子部品搭載用基板及びその製造方法
JP2003224235A (ja) 放熱板付き配線基板
JPS62114251A (ja) 電子素子用チツプキヤリアの製造法
JP2002076170A (ja) 半導体素子収納用パッケージおよびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051018

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060228