JP2004327721A - 配線基板及び電子部品実装構造 - Google Patents
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Abstract
【解決手段】配線基板1の絶縁膜14上に設けられた配線パターン12aの接続パッドPに、超音波フリップチップ実装により、電子部品20のバンプ18が接合される配線基板1であって、接続パッドPの下の絶縁膜14に、超音波フリップチップ実装が行われる際に接続パッドPを支持する支柱として機能するビアポスト11が充填されたビアホール14a,14b,14dが配置されていることを含む。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は配線基板及び電子部品実装構造に係り、より詳しくは、超音波フリップチップ実装により電子部品が実装される配線基板及び該配線基板上に電子部品が実装された電子部品実装構造に関する。
【0002】
【従来の技術】
従来、高密度実装の代表的工法として急速に普及しつつあるフリップチップ実装には多種多様な実装工法が提案されている。フリップチップ実装の工法の一つとして、超音波フリップチップ実装がある。
【0003】
超音波フリップチップ実装では、図4(a)に示すように、まず、バンプ108を備えた電子部品106と絶縁膜102上に接続パッド104を備えた配線基板100とが用意される。その後、超音波ツールでピックアップされた電子部品106のバンプ108が配線基板100の接続パッド104上に対応するようにして配置される。次いで、電子部品106が加圧された状態で配線基板100の面に平行な方向に超音波振動が加えられることにより、電子部品106のバンプ108が配線基板100の接続パッド104に接合される。
【0004】
【特許文献1】
特開2002−198461号公報
【0005】
【発明が解決しようとする課題】
ところで、配線基板100の絶縁膜102としては樹脂が使用される場合が多い。図4(b)に示すように、樹脂からなる絶縁膜102は比較的軟らかいため、超音波フリップチップ実装を行う際の加圧や超音波振動により、接続パッド104がその下の絶縁膜102に食い込んで変形してしまうことがある。このため、超音波振動のエネルギーが電子部品106のバンプ108と配線基板100の接続パッド104とを接合するためのエネルギーとして十分に伝達されないので、バンプ108と接続パッド104とを信頼性よく接合することが困難になるという問題がある。
【0006】
また、超音波フリップチップ実装では、超音波振動は電子部品106の両端部よりも中央部にそのエネルギーが伝達されやすい特性を有するので、電子部品106の両端部と中央部との間でバンプ108と接続パッド104との接合特性がばらつき、接合の信頼性が低下する場合がある。
【0007】
本発明は以上の課題を鑑みて創作されたものであり、何ら問題が発生することなく、超音波フリップチップ実装により電子部品を実装できる配線基板及びそれに電子部品が実装された電子部品実装構造を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明は配線基板に係り、絶縁膜上に接続パッドを含む配線パターンが設けられた構造を有する配線基板の前記接続パッドに、超音波フリップチップ実装により、電子部品のバンプが接合される前記配線基板であって、前記接続パッドの下の前記絶縁膜に、前記超音波フリップチップ実装が行われる際に前記接続パッドを支持する支柱として機能するビアポストが充填されたビアホールが配置されていることを特徴とする。
【0009】
前述したように、配線基板の絶縁膜が軟性の樹脂からなる場合、超音波フリップチップ実装により配線基板上の接続パッドに電子部品のバンプを接合するとき、接続パッドが絶縁膜に食い込んで変形しやすい。このため、超音波振動のエネルギーが接合のためのエネルギーとして有効に伝達されないので、信頼性の高いフリップチップ接合が得られない。
【0010】
本発明では、超音波フリップチップ実装時に電子部品のバンプにより加圧される接続パッドの下にビアポストが充填されたビアホールが配置されるようにしている。これにより、接続パッドの下のビアポストが支柱として機能するので、超音波フリップチップ実装時に接続パッドが絶縁膜側に加圧されても接続パッドが絶縁膜に食い込むことが防止される。
【0011】
従って、超音波振動を電子部品のバンプと配線基板の接続パッドとを接合するためのエネルギーとして効率よく伝達できるようになるので、電子部品が配線基板に信頼性がよい状態で接続されるようになる。
【0012】
あるいは、接続パッドの下にビアホールを配置する代わりに、接続パッドから200μm以内の位置の該接続パッドに繋がる配線パターンの下に同様なビアホールが配置されるようにしてもよい。この場合も同様に接続パッドが絶縁膜に食い込むことが防止されて、電子部品のバンプが接続パッドに信頼性が高い状態で接合される。
【0013】
なお、前述した特許文献1には、プラスチックパッケージにおいて半田ボール15が搭載される外部接続端子パッド16に対応にするコア基板13の部分にビアホール17が形成され、該ビアホール17内にソルダレジスト膜14が充填された構造が記載されている。しかしながら、特許文献1の外部接続端子パッド16は電子部品のバンプが接合されるものでなく、しかもビアホール17内に充填されるソルダレジスト膜14は支柱として機能するものではないので、特許文献1は本発明を示唆するものではない。
【0014】
上記した発明の一つの好適な態様では、ビアホールはダミーのビアホールであり、接続パッドに繋がる配線パターンの所定部の下に正規のビアホールが別に配置されているようにしてもよい。また、配線基板は複数の接続パッドを有し、それらに接続される複数のビアホールはダミーのビアホールと正規のビアホールとが混在した状態で配置されており、接続パッド又はそれに繋がる配線パターンの下にダミーのビアホールが配置されている配線パターンでは、その所定部の下に正規のビアホールが別に配置されているようにしてもよい。
【0015】
つまり、設計基準により正規のビアホールが接続パッドから200μmを超えて離れた配線パターンの下に配置される場合、正規のビアホールは接続パッドの絶縁膜への食い込みを防止する支柱として十分に機能せず、接続パッドが絶縁膜に食い込むおそれがある。このため、正規のビアホールとは別に支柱としてダミーのビアホールを接続パッドの下又は接続パッドから200μm以内の位置の配線パターンの下に配置するようにする。
【0016】
また、上記した発明の一つの好適な態様では、配線基板は、電子部品の複数のバンプに対応する複数の接続パッド及び該接続パッドに関係をもたせた複数の前記ビアホールを有し、超音波フリップチップ実装により電子部品が配線基板の実装される際の超音波の発振方向において、電子部品の両端部に対応する部分の前記ビアホールの径が、電子部品の中央部に対応する部分のビアホールの径より大きくなって配置される。
【0017】
超音波振動は電子部品の両端部より中央部の方が大きくなって伝達される傾向があるため、電子部品の中央部と両端部と間で接合特性がばらつき、信頼性の高い接合が得られない場合がある。本発明の配線基板の好適な態様では、電子部品の両端部に対応するビアホールの径が、電子部品の中央部に対応するビアホールの径がより大きくなるようにしている。このため、電子部品の両端部のバンプに接続される接続パッドは中央部の接続パッドよりも超音波フリップチップ実装に係る加圧や超音波振動による加圧に対する耐圧力が大きくなる。
【0018】
従って、電子部品の両端部にも超音波振動が十分に伝達されるようになるので、電子部品全体にわたって超音波振動のエネルギーが均一に伝達されるようになる。これにより、電子部品のバンプが全体にわたって配線基板の接続パッドと信頼性よく接合されるようになるので、配線基板に電子部品が実装された電子部品実装構造の製造歩留りを向上させることができる。
【0019】
【発明の実施の形態】
(第1の実施の形態)
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【0020】
図1は本発明の第1実施形態の配線基板を示す断面図である。本発明の第1実施形態の配線基板1では、絶縁性のベース基板10にスルーホール10aが設けられていて、このスルーホール10aには貫通電極10bが充填されている。そして、ベース基板10上には貫通電極10bに接続される第1配線パターン12が形成されている。
【0021】
ベース基板10及び第1配線パターン12上には樹脂からなる層間絶縁膜14が形成されている。また、第1配線パターン12上の層間絶縁膜14の所定部にはビアホール14a〜14dが形成されており、ビアホール14a〜14dにはビアポスト11が充填されている。さらに、層間絶縁膜14上にはビアポスト11に接続される第2配線パターン12aが形成されている。第1、第2配線パターン12,12a、貫通電極10b及びビアポスト11は銅(Cu)などの金属から構成される。
【0022】
このようにして、第1配線パターン12と第2配線パターン12aとが層間絶縁膜14に形成されたビアホール14a〜14dを介して相互接続されている。第2配線パターン12aはCu配線上にNi/Auめっきが施された接続パッドPを備えている。この接続パッドPには超音波フリップチップ実装により電子部品のバンプが接合される。
【0023】
本発明の実施形態の配線基板1の特徴の一つは、超音波フリップチップ実装により電子部品のバンプが配線基板1の接続パッドPに接合される際に、接続パッドPが軟性の層間絶縁膜14内に加圧されて食い込まないようにすることにある。
【0024】
このため、本実施形態の配線基板1では、接続パッドPの下又はその近傍の第2配線パターン12aの下にビアポスト11が充填されたビアホール14a〜14dが配置されるようにしている。
【0025】
接続パッドPの下又は接続パッドPから200μm以内の第2配線パターン12aの下にビアホール14a〜14dを配置することにより、ビアホール14a〜14d内のビアポスト11が支柱として機能し、接続パッドPは超音波フリップチップ実装に係る加圧や超音波振動に耐えることができるようになる。これにより、超音波フリップチップ実装を行う際に、接続パッドPが層間絶縁膜14内に食い込んで変形することが防止される。
【0026】
図1(a)の例では、層間絶縁膜14に形成されたビアホール14a〜14dのうち、斜線で示されるビアホール14a〜14cは所要の回路を構成するための正規のビアホールであり、網線で示されるビアホール14dはダミーのビアホールとして配置されたものである。つまり、C部で示される領域において、接続パッドPは正規の設計基準で配置されたビアホール14cから200μmを超えて離れて配置されるので、接続パッドPの下にダミーのビアホール14dが配置されている。
【0027】
ダミーのビアホール14dの下には、C部の第1配線パターン12が部分的に延在する延在パッド12xが配置されており、ビアホールを形成する際のエッチングストップ層として機能する。延在パッド12xの代わりに、第1配線パターン12から分離されたパッドを形成するようにしてもよい。
【0028】
これに対して、B部で示される領域では、ビアホール14bが接続パッドPから200μm以内の位置に配置されるので、ダミーのビアホールは形成されず、正規のビアホール14bが接続パッドPの支柱として機能する。また、A部で示される接続パッドPにおいても、その直下に正規のビアホール14aが配置されて支柱として機能するので、ダミーのビアホールを配置する必要がない。
【0029】
なお、正規のビアホールが全て接続パッドPから200μm以内に配置される設計基準の場合は、正規のビアホールが接続パッドPを支持する支柱として機能するので、ダミーのビアホールを形成する必要がない。あるいは、正規のビアホールが全て接続パッドPから200μmを超えて配置される設計基準の場合は、各接続パッドP毎に上記したようなダミーのビアホールが形成される。
【0030】
このようにして、本実施形態の配線基板1が構成されており、配線基板1の接続パッドPに電子部品のバンプが超音波フリップチップ実装により接合される。
【0031】
次に、配線基板1に電子部品を超音波フリップチップ実装する方法について説明する。図1(b)に示すように、まず、バンプ(Au)18を備えた電子部品20(半導体チップなど)を用意する。その後、超音波ツール22で電子部品20をピックアップし、電子部品20のバンプ18が配線基板1の接続パッドPに対応するようにして電子部品20を配線基板1上に配置する。
【0032】
続いて、電子部品20を配線基板1側に加圧しながら、配線基板1の面に平行な方向に超音波振動を加える。これにより、電子部品20のバンプ(Au)18と配線基板1の接続パッドP(最上層がAu層)とが接合される。
【0033】
このとき、前述したように、配線基板1の各接続パッドPの下又はその近傍の第2配線パターン12aの下には支柱として機能するビアポスト11が充填されたビアホール14a,14b,14dが存在するので、超音波ツールによる加圧や超音波振動による接続パッドPの層間絶縁膜14内への食い込みが防止される。
【0034】
従って、超音波振動のエネルギーは、接続パッドPを層間絶縁膜14内へ食い込ませるエネルギーとしては消費されず、電子部品20のバンプ18と配線基板1の接続パッドPとを接合させるためのエネルギーとなって伝達されるようになる。これにより、電子部品20のバンプ18と配線基板1の接続パッドPとが信頼性よく接合されるようになる。
【0035】
また、本実施形態の配線基板1は、電子部品20を超音波フリップチップ実装する際に電子部品20に与えるダメージを極力低減できるという観点からも都合がよい。
【0036】
このようにして、図1(b)に示すように、配線基板1の接続パッドPに電子部品20のバンプ18が接合された電子部品実装構造2が得られる。
【0037】
なお、前述した形態では、超音波フリップチップ実装をAu−Au接合に適用する形態を例示したが、Au−Cu接合、Au−Al接合、又は、すず−銀(Sn−Ag)系などの鉛フリーはんだとCuとの接合などの各種金属の接合に適用してもよい。
【0038】
(第2の実施の形態)
図2(a)は本発明の第2実施形態の配線基板を示す断面図(図2(b)のI−Iの沿った断面図に相当)、図2(b)は図2(a)を平面からみた平面図である。前述したように、超音波フリップチップ実装では、超音波振動は電子部品の両端部よりも中央部にそのエネルギーが伝達されやすい特性を有するので、電子部品の中央部と両端部との間で接合特性がばらつき、接合の信頼性が低下する場合がある。
【0039】
第2実施形態は、第1実施形態と同様な効果を有し、かつ上記した課題を解決できるように工夫された形態である。図2において、第1実施形態と同一要素については同一符号を付してその詳しい説明を省略する。
【0040】
図2(a)に示すように、第2実施形態の配線基板1aでは、第1実施形態と同様な技術思想に基づいて、第2配線パターン12aの接続パッドPの下の層間絶縁膜14にビアポスト11が充填されたビアホール14a〜14cが配置されている。図2(a)の例では、説明を簡素化するため、各接続パッドPの下にビアホール14a〜14cがそれぞれ配置されている形態を例示しているが、第1実施形態で説明したように、接続パッドPから200μm以内の第2配線パターン12aの下にビアホールが形成された部分を含むようにしてもよい。また、ビアホール14a〜14cは、ダミーのビアホールを含むようにしてもよいし、全体にわたって正規のビアホールであってもよい。
【0041】
ここで、ビアホール14a〜14cの径に注目してみる。図2(b)に示すように、電子部品の両端部のバンプが接合される接続パッドP(A部及びC部)の下に配置されるビアホール14a,14cの径R1は、電子部品の中央部のバンプが接合される接続パッドP(B部)の下に配置されるビアホール14bの径R2より大きくなっている。
【0042】
つまり、図2(a)及び(b)の例では模式的に示されているが、電子部品が実装される際の超音波の発振方向において、配線基板1aの複数の接続パッドPに接続される複数のビアホール14a,14b,14c・・・が、中央部で最も小さく、中央部から両端側になるにつれて順に又は所定領域単位で大きくなるようにして配置される。
【0043】
図2(a)及び(b)の配線基板1aの接続パッドPに電子部品のバンプを超音波フリップチップ実装により接合する場合、超音波の発振方向が図2(b)に示す方向であるとき、超音波の振動は電子部品の両端部より中央部に大きく伝達される傾向がある。このため、最初に電子部品の中央部が接合され、その後に電子部品の両端部が接合されるので、両端部の接合が行われているときに中央部の接合が破壊されるなどの不具合が発生して接合の信頼性が低下しやすい。
【0044】
しかしながら、本実施形態の配線基板1aでは、前述したように、両端部の接続パッドP(A部及びC部)の下のビアホール14a,14cの径R1が、中央部の接続パッドP(B部)の下のビアホール14bの径R2より大きく設定されているので、両端部の接続パッドPは中央部の接続パッドPより加圧や超音波振動に対する耐圧力が大きくなる。
【0045】
従って、超音波フリップチップ実装を行う際に、電子部品の両端部にも超音波の振動が十分に伝達されるようになり、その結果、電子部品内での超音波振動のエネルギー伝達の不均一が改善される。このように、電子部品全体にわたって超音波振動のエネルギーが均一に伝達されるようになるので、電子部品のバンプが全体にわたって配線基板1aの接続パッドPと信頼性よく接合されるようになる。
【0046】
これにより、配線基板1aに電子部品が実装された電子部品実装構造の製造歩留りを向上させることができる。
【0047】
(第3の実施の形態)
図3は本発明の第3実施形態の配線基板を示す断面図である。第1実施形態では、配線基板の接続パッドの下にダミーのビアホールを形成する形態を例示したが、配線基板の回路設計の都合上、接続パッドの下にダミーのビアホールを形成できない場合が想定される。第3実施形態はこのような場合を考慮したものであり、ダミーのビアホールが接続パッドに電気的に接続されないようにして形成する形態である。
【0048】
図3に示すように、第3実施形態の配線基板1bでは、まず、第1実施形態と同様に、スルーホール10aに貫通電極10bが充填され、それに第1配線パターン12が接続された構造を有するベース基板10が用意される。第3実施形態では、第1実施形態でダミーのビアホール14dが配置される部分の下に他の接続パッドに接続される第1配線パターン12y(C部の網線部)が配置される形態を例示している。このため、接続パッドP(C部)に電気的に接続されるダミーのビアホールを第1配線パターン12y(C部の網線部)上に配置すると配線基板1bの回路がショートしてしまう。
【0049】
そこで、本実施形態では、第1配線パターン12y(網線部)上に層間絶縁膜14の膜厚より低い高さのポスト13を選択的に形成する。このポスト13は、例えば、第1配線パターン12と同一材料からなり、第1配線パターン12が形成された後に、サブトラクティブ法又はセミアディティブ法などにより形成される。あるいは、ポスト13として、シリコン酸化膜などの硬質の絶縁体を形成してもよい。
【0050】
次いで、第1配線パターン12及びポスト13上に樹脂フィルムを貼着し、熱処理することにより層間絶縁膜14を形成する。このとき、ポスト13はその上面が層間絶縁膜14中に埋設された状態となる。
【0051】
次いで、第1配線パターン12上の層間絶縁膜14の所定部をレーザーなどにより加工することにより、第1実施形態と同様なビアホール14a〜14cを形成する。その後に、第1実施形態と同様な接続パッドPを備えた第2配線パターン12aを層間絶縁膜14上に形成する。
【0052】
これにより、C部の接続パッドPの下に層間絶縁膜14を介してポスト13が配置される。ポスト13はその上面が層間絶縁膜14に埋設されていることから接続パッドPとは電気的に接続されていないので、配線基板1bの回路がショートするおそれはない。
【0053】
このようにしても、配線基板1bに電子部品を超音波フリップチップ実装する際に、層間絶縁膜14よりポスト13の方が硬いことから接続パッドPの下部の実質的なの硬さが上がるため、接続パッドPの層間絶縁膜14への食い込みが防止される。
【0054】
これにより、第1実施形態と同様に、超音波フリップチップ実装に係る加圧や超音波振動による接続パッドPの層間絶縁膜14への食い込みが防止されて、電子部品が信頼性よく配線基板1bに接続される。
【0055】
【発明の効果】
以上説明したように、本発明では、超音波フリップチップ実装時に電子部品のバンプに押圧される接続パッドの下にビアポストが充填されたビアホールが配置されるようにしている。これにより、接続パッドの下のビアポストが支柱として機能するので、接続パッドがその下の絶縁膜側に押圧されても絶縁膜の中に食い込むことが防止される。
【0056】
従って、超音波振動を電子部品のバンプと配線基板の接続パッドとを接合するためのエネルギーとして有効に伝達できるようになるので、電子部品が配線基板に信頼性がよい状態で接続されるようになる。
【0057】
あるいは、接続パッドの下にビアホールを配置する代わりに、接続パッドから200μm以内の位置の接続パッドに繋がる配線パターンの下に同様なビアホールが配置されるようにしてもよい。この場合も同様に、接続パッドの絶縁膜への食い込みが防止されて、電子部品のバンプが配線基板の接続パッドに信頼性が高い状態で接合される。
【図面の簡単な説明】
【図1】図1(a)は本発明の第1実施形態の配線基板を示す断面図、図1(b)は本発明の第1実施形態の配線基板に電子部品が実装される様子を示す断面図である。
【図2】図2(a)は本発明の第2実施形態の配線基板を示す断面図(図2(b)のI−Iの沿った断面図)、図2(b)は図2(a)を平面からみた平面図である。
【図3】図3は本発明の第3実施形態の配線基板を示す断面図である。
【図4】図4は従来技術に係る超音波フリップチップ実装により電子部品が配線基板に実装される際の問題点を示す断面図である。
【符号の説明】
1,1a,1b…配線基板、
10…ベース基板、
10a…スルーホール、
10b…貫通電極、
11…ビアポスト、
12,12y…第1配線パターン、
12a…第2配線パターン、
13…ポスト、
14…層間絶縁膜、
14a〜14d…ビアホール、
14d…ダミーのビアホール、
18…バンプ、
20…電子部品、
22…超音波ツール、
P…接続パッド。
Claims (10)
- 絶縁膜上に接続パッドを含む配線パターンが設けられた構造を有する配線基板の前記接続パッドに、超音波フリップチップ実装により、電子部品のバンプが接合される前記配線基板であって、
前記接続パッドの下の前記絶縁膜に、前記超音波フリップチップ実装が行われる際に前記接続パッドを支持する支柱として機能するビアポストが充填されたビアホールが配置されていることを特徴とする配線基板。 - 絶縁膜上に接続パッドを含む配線パターンが設けられた構造を有する配線基板の前記接続パッドに、超音波フリップチップ実装により、電子部品のバンプが接合される前記配線基板であって、
前記接続パッドから200μm以内の該接続パッドに繋がる前記配線パターンの下の前記絶縁膜の所定部に、前記超音波フリップチップ実装が行われる際に前記接続パッドを支持する支柱として機能するビアポストが充填されたビアホールが配置されていることを特徴とする配線基板。 - 前記ビアホールはダミーのビアホールであり、前記接続パッドに繋がる前記配線パターンの所定部の下に正規のビアホールが別に配置されていることを特徴とする請求項1又は2に記載の配線基板。
- 前記配線基板は複数の前記接続パッドを有し、該複数の接続パッドに関係をもたせた複数の前記ビアホールはダミーのビアホールと正規のビアホールとが混在した状態で配置されており、前記接続パッド又は配線パターンの下にダミーのビアホールが配置されている前記配線パターンでは、該配線パターンの所定部の下に正規のビアホールが別に配置されていることを特徴とする請求項1又は2に記載の配線基板。
- 前記正規のビアホールは、前記接続パッドから200μmを超えて離れた位置に配置されていることを特徴とする請求項3又は4に記載の配線基板。
- 前記ダミーのビアホールに充填されたビアポストは、該ビアポストの上面と前記接続パッド又は配線パターンの下面との間に前記絶縁膜が介在した状態で形成されていることを特徴とする請求項3又は4に記載の配線基板。
- 前記配線基板は、前記電子部品の複数のバンプに対応する複数の前記接続パッド及び該接続パッドに関係をもたせた複数の前記ビアホールを有し、
前記超音波フリップチップ実装により前記電子部品が前記配線基板に実装される際の超音波の発振方向において、前記電子部品の両端部に対応する部分の前記ビアホールの径が、前記電子部品の中央部に対応する部分の前記ビアホールの径より大きくなって配置されていることを特徴とする請求項1又は2に記載の配線基板。 - 前記配線基板の絶縁膜は樹脂からなることを特徴とする請求項1乃至7のいずれか一項に記載の配線基板。
- 前記配線基板の接続パッドに前記電子部品のバンプが超音波フリップチップ実装により接合された電子部品実装構造。
- 前記電子部品のバンプは金からなり、前記配線基板の接続パッドは少なくとも表層部が金からなることを特徴とする請求項9に記載の電子部品実装構造。
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1971194A2 (en) | 2007-03-14 | 2008-09-17 | Shinko Electric Industries Co., Ltd. | Wiring substrate and manufacturing method thereof |
JP2013070003A (ja) * | 2011-09-26 | 2013-04-18 | Kyocer Slc Technologies Corp | 配線基板 |
WO2016047446A1 (ja) * | 2014-09-26 | 2016-03-31 | 株式会社村田製作所 | 積層モジュール用基板、積層モジュールおよび積層モジュールの製造方法 |
WO2017026321A1 (ja) * | 2015-08-10 | 2017-02-16 | 株式会社村田製作所 | 多層基板、部品実装基板及び部品実装基板の製造方法 |
WO2017038790A1 (ja) * | 2015-09-01 | 2017-03-09 | 株式会社村田製作所 | 樹脂基板、部品実装樹脂基板、部品実装樹脂基板の製造方法 |
WO2017065028A1 (ja) * | 2015-10-15 | 2017-04-20 | 株式会社村田製作所 | 樹脂基板、部品実装樹脂基板、および、部品実装樹脂基板の製造方法 |
WO2017082029A1 (ja) * | 2015-11-10 | 2017-05-18 | 株式会社村田製作所 | 多層基板、部品実装基板及び部品実装基板の製造方法 |
WO2017154643A1 (ja) * | 2016-03-11 | 2017-09-14 | 本田技研工業株式会社 | 電子回路基板および超音波接合方法 |
JP2020136624A (ja) * | 2019-02-26 | 2020-08-31 | 新日本無線株式会社 | 半導体装置 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4170137B2 (ja) * | 2003-04-24 | 2008-10-22 | 新光電気工業株式会社 | 配線基板及び電子部品実装構造 |
JP4636850B2 (ja) * | 2004-10-29 | 2011-02-23 | 富士通株式会社 | 電子部品の実装方法 |
WO2007026455A1 (ja) * | 2005-08-29 | 2007-03-08 | Murata Manufacturing Co., Ltd. | セラミック電子部品及びその製造方法 |
JP4639147B2 (ja) * | 2005-12-14 | 2011-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 誘電体積層基板 |
US8134081B2 (en) * | 2006-01-13 | 2012-03-13 | Panasonic Corporation | Three-dimensional circuit board and its manufacturing method |
KR101044203B1 (ko) * | 2009-11-18 | 2011-06-29 | 삼성전기주식회사 | 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판 |
US8237272B2 (en) * | 2010-02-16 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive pillar structure for semiconductor substrate and method of manufacture |
KR20120080923A (ko) * | 2011-01-10 | 2012-07-18 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
WO2013172847A1 (en) * | 2012-05-17 | 2013-11-21 | Intel Corporation | Film insert molding for device manufacture |
KR101483874B1 (ko) * | 2013-07-29 | 2015-01-16 | 삼성전기주식회사 | 인쇄회로기판 |
CN106449575B (zh) * | 2015-08-07 | 2020-07-24 | 晶宏半导体股份有限公司 | 半导体装置的凸块结构 |
JP2017076698A (ja) * | 2015-10-15 | 2017-04-20 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
KR20170107823A (ko) * | 2016-03-16 | 2017-09-26 | 삼성전자주식회사 | 스트레스를 분산시킬 수 있는 반도체 장치 |
DE102019215471B4 (de) * | 2019-10-09 | 2022-05-25 | Vitesco Technologies GmbH | Elektronisches Bauteil mit einer Kontaktieranordnung und Verfahren zur Herstellung eines elektronischen Bauteils |
US10741483B1 (en) * | 2020-01-28 | 2020-08-11 | Advanced Semiconductor Engineering, Inc. | Substrate structure and method for manufacturing the same |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100194130B1 (ko) | 1994-03-30 | 1999-06-15 | 니시무로 타이죠 | 반도체 패키지 |
JPH08213422A (ja) | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 半導体装置およびそのボンディングパッド構造 |
JP3112059B2 (ja) * | 1995-07-05 | 2000-11-27 | 株式会社日立製作所 | 薄膜多層配線基板及びその製法 |
US6162997A (en) | 1997-06-03 | 2000-12-19 | International Business Machines Corporation | Circuit board with primary and secondary through holes |
KR100244580B1 (ko) | 1997-06-24 | 2000-02-15 | 윤종용 | 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법 |
JPH11354587A (ja) * | 1998-06-08 | 1999-12-24 | Toyo Commun Equip Co Ltd | 発振器のフリップチップ実装方法 |
US6651321B2 (en) | 1999-03-10 | 2003-11-25 | Tessera, Inc. | Microelectronic joining processes |
JP3343730B2 (ja) | 1999-08-27 | 2002-11-11 | 埼玉日本電気株式会社 | 実装基板及び電気部品の実装方法 |
JP2001077543A (ja) * | 1999-09-03 | 2001-03-23 | Fujitsu Ltd | 多層配線基板 |
US20030001286A1 (en) | 2000-01-28 | 2003-01-02 | Ryoichi Kajiwara | Semiconductor package and flip chip bonding method therein |
JP2002009444A (ja) * | 2000-06-22 | 2002-01-11 | Hitachi Ltd | セラミック多層配線基板の構造 |
JP4609617B2 (ja) * | 2000-08-01 | 2011-01-12 | 日本電気株式会社 | 半導体装置の実装方法及び実装構造体 |
JP2002094241A (ja) | 2000-09-18 | 2002-03-29 | Nippon Avionics Co Ltd | ビルドアッププリント配線板 |
JP2002151551A (ja) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法 |
JP2002198461A (ja) | 2000-12-27 | 2002-07-12 | Sumitomo Metal Electronics Devices Inc | プラスチックパッケージ及びその製造方法 |
JP2003051677A (ja) | 2001-08-07 | 2003-02-21 | Toshiba Corp | 多層基板への電子部品実装方法および多層基板に電子部品が実装された電子部品装置 |
JP3891838B2 (ja) | 2001-12-26 | 2007-03-14 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
US6768206B2 (en) | 2002-05-07 | 2004-07-27 | Kabushiki Kaisha Toshiba | Organic substrate for flip chip bonding |
JP4170137B2 (ja) * | 2003-04-24 | 2008-10-22 | 新光電気工業株式会社 | 配線基板及び電子部品実装構造 |
-
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- 2003-04-24 JP JP2003120499A patent/JP4170137B2/ja not_active Expired - Fee Related
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- 2004-04-08 KR KR1020040024034A patent/KR20040092411A/ko active IP Right Grant
- 2004-04-13 US US10/709,096 patent/US7183647B2/en active Active
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- 2007-01-19 US US11/655,238 patent/US7557450B2/en not_active Expired - Fee Related
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1971194A2 (en) | 2007-03-14 | 2008-09-17 | Shinko Electric Industries Co., Ltd. | Wiring substrate and manufacturing method thereof |
JP2013070003A (ja) * | 2011-09-26 | 2013-04-18 | Kyocer Slc Technologies Corp | 配線基板 |
JPWO2016047446A1 (ja) * | 2014-09-26 | 2017-04-27 | 株式会社村田製作所 | 積層モジュールおよび積層モジュールの製造方法 |
WO2016047446A1 (ja) * | 2014-09-26 | 2016-03-31 | 株式会社村田製作所 | 積層モジュール用基板、積層モジュールおよび積層モジュールの製造方法 |
US9922918B2 (en) | 2014-09-26 | 2018-03-20 | Murata Manufacturing Co., Ltd. | Substrate for stacked module, stacked module, and method for manufacturing stacked module |
WO2017026321A1 (ja) * | 2015-08-10 | 2017-02-16 | 株式会社村田製作所 | 多層基板、部品実装基板及び部品実装基板の製造方法 |
JP6150030B1 (ja) * | 2015-08-10 | 2017-06-21 | 株式会社村田製作所 | 多層基板、部品実装基板及び部品実装基板の製造方法 |
US9972567B2 (en) | 2015-08-10 | 2018-05-15 | Murata Manufacturing Co., Ltd. | Multilayer substrate, component mounted board, and method for producing component mounted board |
US10741462B2 (en) | 2015-09-01 | 2020-08-11 | Murata Manufacturing Co., Ltd. | Resin substrate, component-mounting resin substrate, and method of manufacturing component-mounting resin substrate |
WO2017038790A1 (ja) * | 2015-09-01 | 2017-03-09 | 株式会社村田製作所 | 樹脂基板、部品実装樹脂基板、部品実装樹脂基板の製造方法 |
JPWO2017038790A1 (ja) * | 2015-09-01 | 2018-03-01 | 株式会社村田製作所 | 樹脂基板、部品実装樹脂基板、部品実装樹脂基板の製造方法 |
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