JP2013070003A - 配線基板 - Google Patents

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Abstract

【課題】
隣接する半田バンプ同士が接触して短絡してしまうことを防いで、半導体素子を正常に作動させることが可能な配線基板を提供すること。
【解決手段】
内層配線導体４ａが被着された第１の絶縁層３ａの表面に内層配線導体４ａを挟んで第２の絶縁層３ｂが積層されているとともに第２の絶縁層３ｂの表面に半導体素子Ｓの電極Ｔが半田バンプ１２を介して接続される複数の半導体素子接続パッド９が配設されて成る配線基板１０であって、半導体素子接続パッド９は、半導体素子接続パッド９の直下に接続されたビア導体５ａを介して内層配線導体４ａに接続されている第１のパッド９ａと、半導体素子接続パッド９から離間した位置で内層配線導体４ａに接続されているか、あるいは内層配線導体４ａから電気的に独立している第２のパッド９ｂとを含み、第２のパッド９ｂの直下に内層配線導体４ａと直接的に非接続のダミービア導体５ｂが接続される。
【選択図】図１

Description

本発明は、半導体素子をフリップチップ技術で接続して搭載する配線基板に関するものである。
近年、ゲーム機器や携帯電話などに代表される電子機器の小型、軽量、高機能化が進む中で、それらに使用される半導体素子を搭載する配線基板にも小型、軽量、高機能化が要求されている。
これらの要求に応える技術の一つにフリップチップ技術がある。フリップチップ技術とは、半導体素子の回路面に形成された電極を、配線基板上に形成された半導体素子接続パッド上に対面させて半導体素子の電極と半導体素子接続パッドとを半田バンプを介して接続する技術である。このフリップチップ技術は、これまで主流であったワイヤでの接続方式に比べ、配線基板の面積を小さくでき電気特性に優れているなどの特長を有することから、半導体素子を搭載する配線基板の小型、軽量、高機能化に有効な技術として多用されるようになっている。
このようなフリップチップ技術に用いられる配線基板は、複数の絶縁層が積層された絶縁基板の上下面および各絶縁層間に配線導体を配設して成る。そして、各絶縁層間を挟んで上下に位置する配線導体同士の間は、絶縁層を貫通するビア導体を介して接続されている。
絶縁基板の上面中央部には半導体素子の電極がフリップチップ接続される半導体素子接続パッドが格子状に配列されている。また、絶縁基板の下面には、電気回路基板と接続するための外部接続パッドが格子状に配列されている。これらの半導体素子接続パッドおよび外部接続パッドは、最表層の配線導体層の一部から成り、各絶縁層を貫通するビア導体および各絶縁層の間に配設された内層の配線導体を介して所定のもの同士が互いに電気的に接続されている。そして、半導体素子の電極を半導体素子接続パッドに半田バンプを介して接続することによって半導体素子が配線基板上に搭載され、外部接続パッドを電気回路基板の配線導体に半田を介して接続することにより、半導体素子を搭載した配線基板が電気回路基板に実装される。
なお、このような配線基板においては、半導体素子接続パッドと半導体素子の電極との接続を容易にするため、半導体素子接続パッドの上にあらかじめ半田バンプが溶着されている。この半田バンプはその頂部をコイニングにより平坦化しておく。そして半導体素子の電極を半導体素子接続パッドに接続するときは、平坦化された半田バンプ上に半導体素子の電極を載せてリフロー処理を行うことにより、半導体素子接続パッドと半導体素子の電極とを半田バンプを介して接続する方法が採用されている。なお、半田バンプ上に半導体素子の電極を載せてリフロー処理を行うときには、半導体素子の電極表面の酸化膜を除去するために、両者の間にフラックスが付与される。
ところで、これらの半導体素子接続パッドには、その直下に接続されたビア導体を介して下層の内層配線導体に接続される第１のパッドと、その直下にビア導体が接続されておらず半導体素子接続パッドから離間した位置で下層の内層配線導体に接続されている、あるいは内層配線導体から電気的に独立している第２のパッドとが存在する場合があり、その場合、通常は第１のパッドの配列の中に第２のパッドが分散して配設されている。
このような第１のパッドと第２のパッドとを有する従来の配線基板においては、半導体素子の電極と半導体素子接続パッドとを半田バンプを介して接続させるリフロー処理の際、直下にビア導体が接続されていない第２のパッドの上に形成された半田バンプが隣接する半田バンプと接触して短絡してしまうという現象が生じることがある。これは、次のような理由によるものと考えられる。まず、直下にビア導体が接続された第１のパッドと、直下にビア導体が接続されていない第２のパッドとでは、直下のビア導体分だけ熱容量が異なる。すなわち、第２のパッドの方が、第１のパッドよりも熱容量が小さい。したがって、リフロー処理の際に第２のパッドに溶着された半田バンプが、第１のパッドに溶着された半田バンプよりも先に温度が上がって溶融する。しかしながら、半導体素子の電極表面の酸化膜がフラックスにより十分に除去されるまでには、ある程度の時間を要する。したがって、第２のパッド上で溶融した半田バンプが半導体素子の電極表面にすぐには濡れないことがある。そしてこのような状態で第１のパッドの半田バンプが遅れて温度が上がって溶融すると、遅れて溶融した半田バンプが半導体素子の電極に先に濡れ、その表面張力により半導体素子が配線基板側に引き寄せられる現象が起こる。このとき、第２のパッド上の半田バンプが半導体素子の電極表面に未だ良好に濡れることが出来ていないと、濡れていない半田の一部が横へ押し出され、隣接する半田バンプと接触して短絡してしまうのである。
特開２００５−３１１２５３号公報
本発明は、半導体素子接続パッドに溶着された半田バンプ上に半導体素子の電極を載せてリフロー処理する際、隣接する半田バンプ同士が接触して短絡してしまうことを防いで、半導体素子を正常に作動させることが可能な配線基板を提供することにある。
本発明の配線基板は、内層配線導体が被着された第１の絶縁層の表面に内層配線導体を挟んで第２の絶縁層が積層されているとともに第２の絶縁層の表面に半導体素子の電極が半田バンプを介して接続される複数の半導体素子接続パッドが配設されて成る配線基板であって、半導体素子接続パッドは、半導体素子接続パッドの直下に接続されたビア導体を介して内層配線導体に接続されている第１のパッドと、半導体素子接続パッドから離間した位置で内層配線導体に接続されているか、あるいは内層配線導体から電気的に独立している第２のパッドとを含み、第２のパッドの直下に内層配線導体と直接的に非接続のダミービア導体が接続されていることを特徴とするものである。
本発明の配線基板によれば、その直下において電気的な接続の必要性のない第２のパッドの直下に、内層配線導体と直接的に非接続のダミービア導体が接続されているため、第２のパッドにおける熱容量と、第１のパッドにおける熱容量との差が小さくなる。したがって、第１および第２のパッド上に溶着された半田バンプ上に半導体素子の電極を載せてリフロー処理する際、第１のパッド上に溶着された半田バンプと第２のパッド上に溶着された半田バンプとがほぼ同時に溶融する。このため、半導体素子の全ての電極と半田バンプとが同時に濡れる。したがって、隣接する半田バンプ同士が接触して短絡してしまうことを有効に防止することができ、その結果、半導体素子を正常に作動させることが可能な配線基板を提供することができる。
図１は本発明の配線基板の実施の形態の一例を示す概略断面図である。
次に、本発明の配線基板の実施形態の一例を図１を基にして詳細に説明する。配線基板１０は、コア用の配線導体２が被着されたコア用の絶縁板１の両主面にビルドアップ用の絶縁層３と配線導体４とが複数層ずつ積層されて成り、さらにその上下面にソルダーレジスト層６が被着されている。なお、この例では、ビルドアップ用の絶縁層３として第１の絶縁層３ａと第２の絶縁層３ｂとを順次積層した例を示している。
コア用の絶縁板１は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成り、直径が１００〜３００μｍ程度のスルーホール７が複数形成されている。コア用の絶縁板１の厚みは４０〜３００μｍ程度である。
コア用の絶縁板１の上下面およびスルーホール７の内にはコア用の配線導体２が被着されている。コア用の配線導体２は、例えばコア用の絶縁板１の上下面では銅箔およびその上の銅めっき層から成り、スルーホール７の内部では銅めっき層から成る。コア用の絶縁板１は配線基板１０の強度をもたせる芯材としての機能を有している。
ビルドアップ用の絶縁層３ａ，３ｂは、例えばエポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂を含有する電気絶縁材料から成り、その上面から下面にかけて貫通するビアホール８がレーザ加工により複数形成されている。絶縁層３ａ，３ｂの厚みは１０〜５０μｍ程度である。また、ビアホール８の直径は３０〜１００μｍ程度である。
ビルドアップ用の第１の絶縁層３ａ上には内層配線導体４ａが被着されており、ビルドアップ用の第２の絶縁層３ｂ上には表層配線導体４ｂが被着されている。ビアホール８内には、ビア導体５が被着されている。そして、コア用の配線導体２と内層配線導体４ａおよび内層配線導体４ａと表層配線導体４ｂとがビア導体５を介して電気的に接続されている。なお、配線導体４およびビア導体５は、例えば無電解銅めっき層およびその上の電解銅めっき層から成り、周知のセミアディティブ法で形成されている。
配線基板１０の上面中央部には、半導体素子Ｓの電極Ｔがフリップチップ接続される多数の半導体素子接続パッド９が上面側の表層配線導体４ｂの一部により形成されている。また、配線基板１０の下面には電気回路基板の配線導体と接続される多数の外部接続パッド１１が下面側の表層配線導体４ｂの一部により形成されている。これらの半導体素子接続パッド９および外部接続パッド１１は、それぞれ格子状に所定のピッチで配列されており、所定のもの同士がビア導体５および内層配線導体４ａならびにコア用の配線導体２を介して互いに電気的に接続されている。
ソルダーレジスト層６はエポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂を含有する電気絶縁材料から成る。配線基板１０の上面側に設けられたソルダーレジスト層６には、表層配線導体４ｂの一部を半導体素子Ｓの電極Ｔと接続される半導体素子接続パッド９として露出させる開口部が形成されており、下面側に設けられたソルダーレジスト層６には、表層配線導体４ｂの一部を外部回路基板の配線導体と接続される外部接続パッド１１として露出させる開口部が形成されている。
さらに、半導体素子接続パッド９には、半田バンプ１２が溶着されている。半田バンプ１２は、例えば錫を含む低融点金属から成り、半導体素子接続パッド９上に半田ペーストを印刷塗布するとともにリフロー処理することにより半導体素子接続パッド９上に溶着される。なお、半田バンプ１２は、その頂部をコイニングにより平坦としておくことが好ましい。そして、本例の配線基板１０によれば、半田バンプ１２上に半導体素子Ｓの電極Ｔを載せてリフロー処理することにより半導体素子Ｓの電極Ｔと半導体素子接続パッド９とが半田バンプ１２を介して接続される。
なお、本例の配線基板１０においては、半導体素子接続パッド９として、その直下に接続されたビア導体５ａを介して下層の内層配線導体４ａと電気的に接続される第１のパッド９ａと、半導体素子接続パッド９から離間した位置で下層の内層配線導体４ａと電気的に接続されている、あるいは内層配線導体４ａから電気的に独立している第２のパッド９ｂとが存在している。このような第１のパッド９ａと第２のパッド９ｂとを設けることにより、配線基板１０の上面中央部に設けられた多数の半導体素子接続パッド９と配線基板１０の下面に設けられた外部接続パッド１１とを内層配線導体４ａおよび表層配線導体４ｂを介して高密度配線として接続可能となる。また、第２のパッド９ｂが内層配線導体４ａから電気的に独立している場合には、そのように電気的に独立した第２のパッド９ｂを配線基板１０における将来的な設計変更のための予備パッドとして用いることができる。
さらに、本発明においては、第２のパッド９ｂの直下にダミービア導体５ｂが接続されている。このダミービア導体５ｂは内層配線導体４ａには直接的には接続されておらず、単に第２のパッド９ｂの熱容量を第１のパッド９ａの熱容量に近似させる機能を有している。
このように、本例の配線基板１０によれば、第２のパッド９ｂの直下に内層配線導体４ａとは直接的に非接続のダミービア導体５ｂが接続されているため、第２のパッド９ｂにおける熱容量と、第１のパッド９ａにおける熱容量との差を小さくすることができる。これにより、第１および第２のパッド９ａ、９ｂ上に溶着された半田バンプ１２上に半導体素子Ｓの電極Ｔを載せてリフロー処理する際、第１のパッド９ａ上に溶着された半田バンプ１２と第２のパッド９ｂ上に溶着された半田バンプ１２とがほぼ同時に溶融する。このため、半導体素子Ｓの全ての電極Ｔと半田バンプ１２とが同時に濡れる。したがって、隣接する半田バンプ１２同士が接触して短絡してしまうことを有効に防止することができる。その結果、半導体素子Ｓを正常に作動させることが可能な配線基板１０を提供することができる。
３ａ 第１の絶縁層
３ｂ 第２の絶縁層
４ａ 内層配線導体
５ａ ビア導体
５ｂ ダミービア導体
９ 半導体素子接続パッド
９ａ 第１のパッド
９ｂ 第２のパッド
１０ 配線基板
１２ 半田バンプ
Ｓ 半導体素子
Ｔ 電極

Claims (1)

  1. 内層配線導体が被着された第１の絶縁層の表面に前記内層配線導体を挟んで第２の絶縁層が積層されているとともに該第２の絶縁層の表面に半導体素子の電極が半田バンプを介して接続される複数の半導体素子接続パッドが配設されて成る配線基板であって、前記半導体素子接続パッドは、該半導体素子接続パッドの直下に接続されたビア導体を介して前記内層配線導体に接続されている第１のパッドと、前記半導体素子接続パッドから離間した位置で前記内層配線導体に接続されているか、あるいは前記内層配線導体から電気的に独立している第２のパッドとを含み、前記第２のパッドの直下に前記内層配線導体と直接的に非接続のダミービア導体が接続されていることを特徴とする配線基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150002493A (ko) * 2013-06-28 2015-01-07 쿄세라 서킷 솔루션즈 가부시키가이샤 배선 기판
KR101483874B1 (ko) * 2013-07-29 2015-01-16 삼성전기주식회사 인쇄회로기판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008186A (ja) * 2001-06-21 2003-01-10 Sony Corp 半導体装置
JP2004327721A (ja) * 2003-04-24 2004-11-18 Shinko Electric Ind Co Ltd 配線基板及び電子部品実装構造
JP2006216919A (ja) * 2005-02-07 2006-08-17 Nec Electronics Corp 配線基板および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008186A (ja) * 2001-06-21 2003-01-10 Sony Corp 半導体装置
JP2004327721A (ja) * 2003-04-24 2004-11-18 Shinko Electric Ind Co Ltd 配線基板及び電子部品実装構造
JP2006216919A (ja) * 2005-02-07 2006-08-17 Nec Electronics Corp 配線基板および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150002493A (ko) * 2013-06-28 2015-01-07 쿄세라 서킷 솔루션즈 가부시키가이샤 배선 기판
KR101483874B1 (ko) * 2013-07-29 2015-01-16 삼성전기주식회사 인쇄회로기판

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