JP4639147B2 - 誘電体積層基板 - Google Patents
誘電体積層基板 Download PDFInfo
- Publication number
- JP4639147B2 JP4639147B2 JP2005359846A JP2005359846A JP4639147B2 JP 4639147 B2 JP4639147 B2 JP 4639147B2 JP 2005359846 A JP2005359846 A JP 2005359846A JP 2005359846 A JP2005359846 A JP 2005359846A JP 4639147 B2 JP4639147 B2 JP 4639147B2
- Authority
- JP
- Japan
- Prior art keywords
- diameter
- pad
- wiring board
- multilayer wiring
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
ここで、第1の接続部は、スタックビアの直径と実質的に等しい径を有する円盤または平板状構造体であり、第2の接続部は、第1の接続部の径より大きい外径を有することが好ましい。
誘電体積層基板20は、PTH11’、PTHパッド12および/または配線層を有するコア基材11、複数の有機誘電体薄層13、導電体充填スタックビア15、および応力緩和手段を有するボール・グリッド・アレイ用パッド21を含む。図2はコア基材11を用いた実施例を示すが、これは誘電体積層基板20が反ったり変形したりするのを防ぐためであり、面積の小さい誘電体積層基板など変形のおそれが極めて小さい場合、あるいは薄い基板が必要な場合には、コア基材を用いなくてもよい。例えば、犠牲基板を用いてその上に有機誘電体薄層を配置し多層化した後、犠牲基板を除去することができる。
また、ここではボール・グリッド・アレイ用パッドの実施例として説明したが、同様のパッド構造を、チップ・バンプ用のパッド、および、コア基材上のめっきスルーホール・パッドにも適用することで、各パッドと充填スタックビアとの接続部における応力集中を緩和することができる。いずれのパッドに採用する場合でも、追加の材料および追加の工程を必要とすることなく、本発明の構造を形成することができる。
誘電体積層基板30は、PTH11’、PTHパッド12および/または配線層を有するコア基材11、複数の有機誘電体薄層13、導電体充填スタックビア15、および応力緩和手段を有するボール・グリッド・アレイ用パッド31を含む点で、図2に示した誘電体積層基板20と同じである。しかし、図3に示す実施形態では、はんだボールが接続するパッド31は充填スタックビア15の直下(または直上)に配置されていない点に特徴がある。
図3に示すボール・グリッド・アレイ用パッド31の構造は、図2に示す第1の実施形態におけるパッド構造21同様、通常の配線パターニング方法を用いて形成することができる。
11…コア基材
11’…めっきスルーホール
12…めっきスルーホール・パッドまたは表面配線層
13…有機誘電体薄層
14…ビア充填導電体
14’…ビア
15…充填スタックビア
16、21、31、44…ボール・グリッド・アレイ用パッド
16’、43…チップ・バンプ用パッド
17…はんだマスク層
18…ネック部分
22、32…第1の接続部
23、33…第2の接続部
24、34…リンク部
41…チップ
42…チップ・バンプ
45…ボール・グリッド・アレイ
46…ボード
48…素子
50…電子装置
Claims (7)
- 誘電体積層基板であって、
前記誘電体積層基板中に設けられた導電体充填スタックビアと、
前記スタックビアに接続され、前記スタックビアの径と略等しい径を有する板状構造体である第1の接続部と、前記第1の接続部とは離間して配置され、かつ前記第1の接続部の外周を取り囲んで配置され、ボール・グリッド・アレイのはんだボールの径に略等しい外周の径を有するドーナツ状の板状構造体である第2の接続部と、前記第1の接続部と前記第2の接続部とを連絡するリンク部とを有するパッドと
を含む、誘電体積層基板。 - 前記スタックビアの直径は、10μm〜100μmの範囲である、請求項1に記載の誘電体積層基板。
- 少なくとも2つの前記リンク部を有する、請求項2に記載の誘電体積層基板。
- 多層配線基板であって、
前記多層配線基板中に設けられたビア導体と、
前記ビア導体に接続された接続端子と
を含み、前記接続端子は、前記ビア導体の直径と略等しい径を有する板状構造体であり、前記ビア導体に接続される第1の接続部と、前記第1の接続部とは離間して配置され、かつ前記第1の接続部の外周を取り囲んで配置され、ボール・グリッド・アレイのはんだボール、チップ・バンプまたはめっきスルーホールの径に略等しい外周の径を有するドーナツ状の板状構造体である、前記第1の接続部と電気的に接続された第2の接続部と
を含む、多層配線基板。 - 電子部品を搭載するための多層配線基板であって、
前記多層配線基板中に設けられたビア導体と、
前記ビア導体に接続され、かつ、前記電子部品を前記多層配線基板に接続するための接続端子であって、ボール・グリッド・アレイのはんだボールの径に略等しい外周の径を有し、前記ビア導体の径より大きい径のところで周方向に沿って溝が設けられた板状構造体である接続端子と
を含み、前記接続端子は、前記溝の内側の部分で前記ビア導体と接続する、多層配線基板。 - 記接続端子は、少なくとも2本の前記溝が設けられている、請求項5に記載の多層配線基板。
- 請求項1ないし3のいずれかに記載の基板と、はんだボールを介して前記パッドに接続された電子部品とを含む、電子装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005359846A JP4639147B2 (ja) | 2005-12-14 | 2005-12-14 | 誘電体積層基板 |
CN2006101470226A CN1984530B (zh) | 2005-12-14 | 2006-11-13 | 介质层叠衬底 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005359846A JP4639147B2 (ja) | 2005-12-14 | 2005-12-14 | 誘電体積層基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007165574A JP2007165574A (ja) | 2007-06-28 |
JP4639147B2 true JP4639147B2 (ja) | 2011-02-23 |
Family
ID=38166640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005359846A Expired - Fee Related JP4639147B2 (ja) | 2005-12-14 | 2005-12-14 | 誘電体積層基板 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4639147B2 (ja) |
CN (1) | CN1984530B (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001332858A (ja) * | 2000-05-19 | 2001-11-30 | Toppan Printing Co Ltd | 多層プリント配線板 |
JP2004134606A (ja) * | 2002-10-11 | 2004-04-30 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置、回路基板並びに電子機器 |
JP2005123332A (ja) * | 2003-10-15 | 2005-05-12 | Denso Corp | 回路基板及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5784262A (en) * | 1995-11-06 | 1998-07-21 | Symbios, Inc. | Arrangement of pads and through-holes for semiconductor packages |
US6501664B1 (en) * | 2000-06-30 | 2002-12-31 | Intel Corporation | Decoupling structure and method for printed circuit board component |
JP4170137B2 (ja) * | 2003-04-24 | 2008-10-22 | 新光電気工業株式会社 | 配線基板及び電子部品実装構造 |
-
2005
- 2005-12-14 JP JP2005359846A patent/JP4639147B2/ja not_active Expired - Fee Related
-
2006
- 2006-11-13 CN CN2006101470226A patent/CN1984530B/zh not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001332858A (ja) * | 2000-05-19 | 2001-11-30 | Toppan Printing Co Ltd | 多層プリント配線板 |
JP2004134606A (ja) * | 2002-10-11 | 2004-04-30 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置、回路基板並びに電子機器 |
JP2005123332A (ja) * | 2003-10-15 | 2005-05-12 | Denso Corp | 回路基板及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1984530B (zh) | 2010-07-21 |
JP2007165574A (ja) | 2007-06-28 |
CN1984530A (zh) | 2007-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5224845B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US6497943B1 (en) | Surface metal balancing to reduce chip carrier flexing | |
KR101850121B1 (ko) | 용장성 실리콘 관통 비아를 구비한 반도체 칩 및 그 제조방법 | |
US7800916B2 (en) | Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same | |
US7035113B2 (en) | Multi-chip electronic package having laminate carrier and method of making same | |
JP5066192B2 (ja) | 配線基板及び実装構造体 | |
US9456492B2 (en) | Printed circuit board with warpage prevention layer | |
JP2006073622A (ja) | 半導体装置用パッケージ基板およびその製造方法と半導体装置 | |
JP2008085089A (ja) | 樹脂配線基板および半導体装置 | |
JP2006303364A (ja) | Bga型多層回路配線板 | |
JP2016195238A (ja) | 配線基板及び半導体パッケージ | |
JP2010093292A (ja) | 回路装置 | |
JP6511851B2 (ja) | 多層回路基板、半導体装置、多層回路基板の製造方法 | |
US8829361B2 (en) | Wiring board and mounting structure using the same | |
WO2016114133A1 (ja) | インターポーザ、半導体装置、およびそれらの製造方法 | |
JP2017084886A (ja) | 配線基板およびこれを用いた半導体素子の実装構造。 | |
KR100756256B1 (ko) | 적층 기판, 그 제조 방법 및 그 적층 기판을 갖는 전자기기 | |
TWI479959B (zh) | 印刷電路板及其製造方法 | |
JP2018186121A (ja) | 半導体パッケージ基板、半導体パッケージ、および半導体装置 | |
JP2011151048A (ja) | 電子部品の製造方法および電子部品 | |
JP4639147B2 (ja) | 誘電体積層基板 | |
JP5609037B2 (ja) | 半導体パッケージ内蔵配線板、及び半導体パッケージ内蔵配線板の製造方法 | |
JP2007173862A (ja) | 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体 | |
JP2007059874A (ja) | 回路装置 | |
JP4904768B2 (ja) | 半導体パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080829 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100826 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20100913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101028 |
|
TRDD | Decision of grant or rejection written | ||
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20101122 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101122 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101129 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4639147 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |