JP2006303364A - Ｂｇａ型多層回路配線板 - Google Patents

Ｂｇａ型多層回路配線板 Download PDF

Info

Publication number
JP2006303364A
JP2006303364A JP2005126296A JP2005126296A JP2006303364A JP 2006303364 A JP2006303364 A JP 2006303364A JP 2005126296 A JP2005126296 A JP 2005126296A JP 2005126296 A JP2005126296 A JP 2005126296A JP 2006303364 A JP2006303364 A JP 2006303364A
Authority
JP
Japan
Prior art keywords
wiring board
solder ball
multilayer circuit
circuit wiring
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005126296A
Other languages
English (en)
Other versions
JP4945919B2 (ja
Inventor
Asaaki Yanaka
雅顕 谷中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2005126296A priority Critical patent/JP4945919B2/ja
Priority to US11/410,560 priority patent/US7459796B2/en
Publication of JP2006303364A publication Critical patent/JP2006303364A/ja
Application granted granted Critical
Publication of JP4945919B2 publication Critical patent/JP4945919B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】半田ボール接続用電極パッドでプリント配線板に直接半田ボールで実装するＢＧＡ型多層回路配線板において、半田ボール接続用電極パッドに接続されたフィルドビアの電気的接続信頼性が損なわれないＢＧＡ型多層回路配線板を提供することを目的とする。
【解決手段】絶縁基材１１の両面に配線層２１と配線層２２が形成されており、絶縁層３１を介して一方の面には半導体チップを接続するための半田バンプ用電極パッド４１が、他方の面にはプリント配線板と接続するための半田ボール用電極パッド４３ｐが形成されている。半田バンプ用電極パッド４１はフィルドビア４２にて、半田ボール用電極パッド４３ｐはフィルドビア４４にて電気的に接続されており、フィルドビア４４は隣接する半田ボール接続用電極パッド４３ｐ間の中間位置に設けられている。
【選択図】図１

Description

本発明は、半導体チップが搭載されるＢＧＡ型多層回路配線板に関するものである。
半導体大規模集積回路（ＬＳＩ）等の半導体素子には、近年、動作速度がクロック周波数で１ＧＨｚに達するものが出現している。この様な高速半導体素子では、トランジスターの集積度が高く、その結果入出力端子数が１０００を越えることもある。
このような多端子数の半導体素子をプリント配線基板に実装するために、半導体素子とプリント基板の間には多層回路配線板が配置され、両者の電気的接合の橋渡しを担っている。多層回路配線板は、高密度化された半導体素子の端子との接合に対応するため、プリント配線基板よりも非常に薄い層構造と、微細なライン・アンド・スペースを有する配線パターンを持つ。
現在広く実用化されている多層回路配線板としては、例えばBGA（Ball Grid Array）やCSP（Chip Size Package）等が挙げられる。
最近では、さらなる高密度実装への対応、また、高動作周波数化への要望に答えるため、ポリイミド樹脂フィルムなどに配線層を形成したものを積層して多層回路配線板全体の厚さを薄くするとともに、層間接続長を短くすることにより高周波数に対応させたものも開発されてきている。
図２（ａ）は、ＢＧＡ対応の４層構成の多層回路配線板の一例を、図２（ｂ）は、多層回路配線板２００をはんだボール６１でプリント配線板７０に実装した実装例をそれぞれ示す部分模式構成断面図である。
多層回路配線板２００は、絶縁基材１１の両面に配線層２１と配線層２２が形成されており、配線層２１と配線層２２とはフィルドビア２３にて電気的に接続されている。さらに、絶縁層３１を介して一方の面には半導体チップを接続するための半田バンプ用電極パッド４１が、他方の面にはプリント配線板と接続するための半田ボール用電極パッド４５が形成されている。
半田バンプ用電極パッド４１と配線層２２とはフィルドビア４２にて、半田ボール用電極パッド４５と配線層２１とは、半田ボール用電極パッド４５の中央部でフィルドビア４６にてそれぞれ電気的に接続されている。
また、半田バンプ用電極パッド４１及び半田ボール用電極パッド４５以外の領域にはソルダーレジスト層５１及び５２が形成されている。
次に、上記多層回路配線板２００を用いた一般的な実装構成例を図４に示す。
多層回路配線板２００の上面には，半導体チップ７１が半田バンプ７２によって実装される。また、多層回路配線板２００は薄くて反りやすいため、半導体チップ７１の周囲にはスティフナ９１と呼ばれる枠状の板が取り付けられることが多い。さらに、チップの上面にはリッド９２と呼ばれる放熱板が貼り付けられる（例えば，特許文献１参照）。
多層回路配線板２００の下面は、多数の半田ボールがアレイ状に形成されており、この状態で最終的に半田ボール６１を介してプリント配線板７０に実装される。
このような多層回路配線板の問題として、多層回路配線板が薄いために変形が発生し、多層回路配線板内部の配線層に応力が生じ易いことがある。
特に、配線層の層間の電気的接続を担っているフィルドビアに応力が集中し易い。
さらに、このような多層回路配線板は、従来型のビルドアップ基板とは異なり、薄いプリント基板（コア材）を介してではなく、上述したように多層回路配線板の下面に直接半田ボールが接続される構造をとる。
従って、図２（ａ）に示すように、半田ボール接続パッド４５内に形成されるフィルドビア４６において、多層回路配線板と半田ボールやプリント基板との間の熱膨張係数の差異によって熱変形が発生し易く、回路接続の信頼性に問題となる場合がある。
特願２００１−１１０９２６号公報
本発明は、上記問題点に鑑み考案されたもので、半田ボール接続用電極パッドでプリント配線板に直接半田ボールで実装するＢＧＡ型多層回路配線板において、半田ボール接続用電極パッドに接続されたフィルドビアの電気的接続信頼性が損なわれないＢＧＡ型多層回路配線板を提供することを目的とする。
本発明に於いて上記課題を達成するために、まず請求項１においては、絶縁層を介して配線層が形成され、配線層間がフィルドビアにて電気的に接続されており、一方の面に半導体チップを搭載するための半田バンプ接続用電極パッドが、他方の面に半田ボール接続用電極パッドがそれぞれ形成されてなるＢＧＡ型多層回路配線板であって、前記半田ボール接続用電極パッドと接続される最外層フィルドビアが半田ボール接続用電極パッドからずれた位置に配置されていることを特徴とするＢＧＡ型多層回路配線板としたものである。
また、請求項２においては、前記半田ボール接続用電極パッドと接続される最外層フィルドビアは隣接する半田ボール接続用電極パッド間の中間位置に設けられていることを特徴とする請求項１に記載のＢＧＡ型多層回路配線板としたものである。
本発明のＢＧＡ型多層回路配線板は、半田ボール接続用電極パッドと接続される最外層フィルドビアが隣接する半田ボール接続用電極パッド間の中間位置に設けられているため、多層回路配線板とプリント配線板とを半田ボールにて実装後の実装基板のフィルドビアが熱膨張係数の差異による熱変形の影響を受け難くなり、電気的接続信頼性を維持することができる。
また、半田ボール接続パッド面が従来構成よりも平坦化されているため、半田ボールの接続信頼性の向上につなげることができる。
以下、本発明の実施の形態につき説明する。
図１（ａ）は、本発明のＢＧＡ型多層回路配線板の一実施例を、図１（ｂ）は、半田ボール接続用電極パッド４３ｐとフィルドビア４４との位置関係を、図１（ｃ）は、多層回路配線板１００をはんだボール６１でプリント配線板７０に実装した実装例をそれぞれ示す部分模式構成断面図である。
本発明のＢＧＡ型多層回路配線板１００は、絶縁基材１１の両面に配線層２１と配線層２２が形成されており、配線層２１と配線層２２とはフィルドビア２３にて電気的に接続されている。さらに、絶縁層３１を介して一方の面には半導体チップを接続するための半田バンプ用電極パッド４１が、他方の面にはプリント配線板と接続するための半田ボール用電極パッド４３ｐが形成されている。
半田ボール用電極パッド４３ｐは、配線層４３の先端部に形成されており、配線層４３、絶縁層３１を介してフィルドビアにて４４にて電気的に接続されている。
このとき、最外層フィルドビアの位置は半田ボール接続用電極パッドと重ならない、ずれた位置に設けられている。
このように、フィルドビア４４を隣接する半田ボール接続用電極パッド４３ｐをフィルドビア４４からずれた位置に配置することにより、半田ボール６１にて多層回路配線板１００とプリント配線板７０とを実装後のフィルドビア４４が熱膨張係数の差異による熱変形の影響を受け難くなり、電気的接続信頼性が維持される。
特に、半田ボール用電極パッド４３ｐとフィルドビア４４との位置関係は、図１(ｂ)に示すように、隣接する半田ボール接続用電極パッド４３ｐ間の距離をＰBとしたとき、フィルドビア４４の位置は、隣接する半田ボール接続用電極パッド４３ｐ間の距離ＰBの１／２になるような中間位置に配置されるのが好ましい。
また、半田ボール接続パッド４３ｐ面が従来構成よりも平坦化されるため、半田ボールの接続信頼性の向上につなげることができる。
まず、２５．４μｍ厚のポリイミドフィルムからなる絶縁基材１１に１２μｍ厚の銅箔が積層された両面銅張り積層基材をビア用孔明け、銅めっき、パターニング処理して配線層２１、配線層２２及びフィルドビア２３を形成し、両面配線板を作製した。
次に、両面配線板の両面に５μｍ厚のエポキシ系樹脂フィルムと１３μｍ厚のポリイミド樹脂フィルムとを積層して絶縁層３１を形成し、セミアデティブプロセスにより、一方の面に半田バンプ接続用電極パッド４１及びフィルドビア４２を、他方の面に配線層４３、半田ボール接続用電極パッド４３ｐ及びフィルドビア４４を形成した。
ここで、半田ボール接続用電極パッド４３ｐの直径は５００μｍであり、アレイ状に１mmの等間隔で合計１６００個形成し、フィルドビア４４は隣接する半田ボール接続用電極パッド４３ｐ間の間隔１ｍｍの１／２である５００μｍの位置に配置した。
さらに、ソルダーペーストをスクリーン印刷して、ソルダーレジスト層５１及び５２を形成して、４層構成の本発明のＢＧＡ型多層回路配線板１００を作製した（図１（ａ）参照）。
まず、実施例１で作製したＢＧＡ型多層回路配線板１００の上面に、厚さ０．５mmのスティフナ９１を貼り付けた後、その中央に鉛フリー半田バンプ７２を介して、長さ１５mm角の半導体チップ７１を実装し、半導体チップ７１と多層回路配線板１００の間には樹脂を充填しアンダーフィル８１を形成し、半導体チップ７１上面にリッド９２を貼り付けた。
次に、ＢＧＡ型多層回路配線板１００の下面の半田ボール接続用電極パッド４３ｐに直径５００μの鉛フリー半田ボールを形成し、最後に，厚さ２ｍｍの多層プリント配線板７０上に半田ボール実装し、実装基板３００を作製した（図３参照）。
ここで、実装基板３００では、プリント配線板７０の最表面の配線、半田ボール、多層回路配線板１００の内部配線により，半田ボール接続面側の最外層フィルドビアを含む直列のデイジーチェーン回路が形成され，プリント配線板７０表面の電極（特に、図示せず）から、その回路の導通状態が確認可能となっている。
本実施例３は比較のための例である。
まず、２５．４μｍ厚のポリイミドフィルムからなる絶縁基材１１に１２μｍ厚の銅箔が積層された両面銅張り積層基材をパターニング処理、銅めっきして配線層２１、配線層２２及びフィルドビア２３を形成し、両面配線板を作製した。
次に、両面配線板の両面に５μｍ厚のエポキシ系樹脂フィルムと１３μｍ厚のポリイミド樹脂フィルムとを積層して絶縁層３１を形成し、セミアデティブプロセスにより、一方の面に半田バンプ接続用電極パッド４１及びフィルドビア４２を、他方の面に半田ボール接続用電極パッド４５及びフィルドビア４６を形成した。
ここで、半田ボール接続用電極パッド４５の直径は５００μｍであり、アレイ状に１mmの等間隔で合計１６００個形成し、フィルドビア４６は半田ボール接続用電極パッド４５のほぼ中央部の位置に配置した。
さらに、ソルダーペーストをスクリーン印刷して、ソルダーレジスト層５１及び５２を形成して、４層構成の本発明のＢＧＡ型多層回路配線板２００を作製した（図２（ａ）参照）。
本実施例４は比較のための例である。
まず、実施例３で作製したＢＧＡ型多層回路配線板２００の上面に、厚さ０．５mmのスティフナ９１を貼り付けた後、その中央に鉛フリー半田バンプ７２を介して、長さ１５mm角の半導体チップ７１を実装し、半導体チップ７１と多層回路配線板２００の間には樹脂を充填しアンダーフィル８１を形成し、半導体チップ７１上面にリッド９２を貼り付けた。
次に、ＢＧＡ型多層回路配線板２００の下面の半田ボール接続用電極パッド４５に直径５００μの鉛フリー半田ボールを形成し、最後に，厚さ２ｍｍの多層プリント配線板７０上に半田ボール実装し、実装基板４００を作製した（図４参照）。
ここで、実装基板４００では、プリント配線板７０の最表面の配線、半田ボール、多層回路配線板２００の内部配線により，半田ボール接続面側の最外層フィルドビアを含む直列のデイジーチェーン回路が形成され，プリント配線板７０表面の電極（特に、図示せず）から、その回路の導通状態が確認可能となっている。
上記実施例２及び実施例４で得られた実装基板３００及び実装基板４００を熱サイクル試験機に投入し、１２５℃と−４０℃の間での冷熱サイクル試験を行い、試験中、デイジーチェーン回路にて導通モニターを行った。
その結果、本発明のＢＧＡ型多層回路配線板１００を用いた実装基板３００では、約１８００サイクルまで導通が保たれ、信頼性が大幅に改良された。
それに対し、半田ボール接続パッドの中央部にフィルドビアを形成した従来構成のＢＧＡ型多層回路配線板２００を用いた実装基板４００では、約６００サイクルで導通NGが発生した。
上記冷熱サイクル試験結果から、本発明のＢＧＡ型多層回路配線板１００を用いた実装基板３００では、ＢＧＡ型多層回路配線板１００のフィルドビア４４を隣接する半田ボール接続用電極パッド４３ｐ間のほぼ中間位置に配置することにより、フィルドビア４４がＢＧＡ型多層回路配線板１００と半田ボール６１やプリント配線板との間の熱膨張係数の差異による熱変形の影響を受けない。すなわち、フィルドビアはＢＧＡの拘束を受けないため、ビア内部の変形は一点に集中することなく平均的に分布し、電気的接続信頼性が損なわれないことが確認された。
また、従来構成のＢＧＡ型多層回路配線板２００を用いた実装基板４００では、フィルドビア４６の上部配線層である半田ボール接続用電極パッド４５に剛性が高い半田ボール
６１が直接形成されているため、フィルドビア４６上部は拘束されて変形が発生し難く、その代わりにビアの底面付近に変形が集中することが判明した。
さらに、フィルドビア４６底面近傍の変形が大きくなるのは、温度サイクルの低温側であることが分かった。そして、この主原因はフィルドビア４６の周囲に存在する絶縁樹脂層及び接着剤層といった絶縁層３１の熱膨張係数が、フィルドビア４６を含む配線層の熱膨張係数よりも大きく、低温域において大きな熱収縮を起こすためと推定される。
（ａ）は、本発明のＢＧＡ型多層回路配線板の一実施例を示す部分模式構成断面図である。（ｂ）は、半田ボール接続用電極パッド４３ｐとフィルドビア４４との位置関係を示す部分模式構成断面図である。（ｃ）は、本発明のＢＧＡ型多層回路配線板１００をはんだボール６１でプリント配線板７０に実装した実装例を示す部分模式構成断面図である。 （ａ）は、従来のＢＧＡ型多層回路配線板の一実施例を示す部分模式構成断面図である。（ｂ）は、従来のＢＧＡ型多層回路配線板２００をはんだボール６１でプリント配線板７０に実装した実装例を示す部分模式構成断面図である。 本発明のＢＧＡ型多層回路配線板１００をはんだボール６１でプリント配線板７０に実装した実装基板の一例を示す模式構成断面図である。 従来ののＢＧＡ型多層回路配線板２００をはんだボール６１でプリント配線板７０に実装した実装基板の一例を示す模式構成断面図である。
符号の説明
１１……絶縁基材
２１、２２、４３……配線層
２３、４２、４４、４６……フィルドビア
３１……絶縁層
４１……半田バンプ接続用電極パッド
４３ｐ、４５……半田ボール接続用電極パッド
５１、５２……ソルダーレジスト層
６１……半田ボール
７０……プリント配線板
５１ｂ……接着強化層
６１……レジストパターン
７１……半導体チップ
７２……半田バンプ
８１……アンダーフィル
９１……スティフナ
９２……リッド
１００、２００……ＢＧＡ型多層回路配線板
３００、４００……実装基板

Claims (2)

  1. 絶縁層を介して配線層が形成され、配線層間がフィルドビアにて電気的に接続されており、一方の面に半導体チップを搭載するための半田バンプ接続用電極パッドが、他方の面に半田ボール接続用電極パッドがそれぞれ形成されてなるＢＧＡ型多層回路配線板であって、前記半田ボール接続用電極パッドと接続される最外層フィルドビアが半田ボール接続用電極パッドからずれた位置に配置されていることを特徴とするＢＧＡ型多層回路配線板。
  2. 前記半田ボール接続用電極パッドと接続される最外層フィルドビアは隣接する半田ボール接続用電極パッド間の中間位置に設けられていることを特徴とする請求項１に記載のＢＧＡ型多層回路配線板。
JP2005126296A 2005-04-25 2005-04-25 Ｂｇａ型多層回路配線板 Expired - Fee Related JP4945919B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005126296A JP4945919B2 (ja) 2005-04-25 2005-04-25 Ｂｇａ型多層回路配線板
US11/410,560 US7459796B2 (en) 2005-04-25 2006-04-24 BGA-type multilayer circuit wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005126296A JP4945919B2 (ja) 2005-04-25 2005-04-25 Ｂｇａ型多層回路配線板

Publications (2)

Publication Number Publication Date
JP2006303364A true JP2006303364A (ja) 2006-11-02
JP4945919B2 JP4945919B2 (ja) 2012-06-06

Family

ID=37186009

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005126296A Expired - Fee Related JP4945919B2 (ja) 2005-04-25 2005-04-25 Ｂｇａ型多層回路配線板

Country Status (2)

Country Link
US (1) US7459796B2 (ja)
JP (1) JP4945919B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174781A (ja) * 2011-02-18 2012-09-10 Mitsubishi Electric Corp 高周波信号接続構造
KR20210024866A (ko) * 2019-08-26 2021-03-08 삼성전자주식회사 반도체 패키지

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2912029B1 (fr) * 2007-01-31 2010-10-22 Hispano Suiza Sa Carte electronique incorporant une resistance chauffante.
US7884481B2 (en) * 2007-08-02 2011-02-08 Mediatek Inc. Semiconductor chip package and method for designing the same
US20120188721A1 (en) * 2011-01-21 2012-07-26 Nxp B.V. Non-metal stiffener ring for fcbga
US9125301B2 (en) * 2011-10-18 2015-09-01 Integrated Microwave Corporation Integral heater assembly and method for carrier or host board of electronic package assembly
KR101287761B1 (ko) * 2011-11-10 2013-07-18 삼성전기주식회사 인쇄회로기판 및 그의 제조방법
US11908758B2 (en) * 2020-12-29 2024-02-20 Samsung Electronics Co., Ltd. Semiconductor package including dual stiffener

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116273A (ja) * 1995-08-11 1997-05-02 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JPH09199635A (ja) * 1996-01-19 1997-07-31 Shinko Electric Ind Co Ltd 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ
JP2000307220A (ja) * 1999-04-16 2000-11-02 Ngk Spark Plug Co Ltd プリント配線基板
JP2001007529A (ja) * 1999-06-23 2001-01-12 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法、半導体チップ及び半導体チップの製造方法
JP2003023253A (ja) * 2001-07-10 2003-01-24 Ibiden Co Ltd 多層プリント配線板
JP2004128177A (ja) * 2002-10-02 2004-04-22 Hitachi Cable Ltd 配線板の製造方法及び配線板、ならびに半導体装置
JP2004228446A (ja) * 2003-01-24 2004-08-12 Nec Corp プリント基板
JP2004266180A (ja) * 2003-03-04 2004-09-24 Kyocera Corp 配線基板
JP2004319645A (ja) * 2003-04-14 2004-11-11 Ibiden Co Ltd 多層プリント配線板
JP2004327940A (ja) * 2003-04-28 2004-11-18 Ngk Spark Plug Co Ltd 配線基板及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
JPH11307689A (ja) * 1998-02-17 1999-11-05 Seiko Epson Corp 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器
JP3670917B2 (ja) * 1999-12-16 2005-07-13 新光電気工業株式会社 半導体装置及びその製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116273A (ja) * 1995-08-11 1997-05-02 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JPH09199635A (ja) * 1996-01-19 1997-07-31 Shinko Electric Ind Co Ltd 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ
JP2000307220A (ja) * 1999-04-16 2000-11-02 Ngk Spark Plug Co Ltd プリント配線基板
JP2001007529A (ja) * 1999-06-23 2001-01-12 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法、半導体チップ及び半導体チップの製造方法
JP2003023253A (ja) * 2001-07-10 2003-01-24 Ibiden Co Ltd 多層プリント配線板
JP2004128177A (ja) * 2002-10-02 2004-04-22 Hitachi Cable Ltd 配線板の製造方法及び配線板、ならびに半導体装置
JP2004228446A (ja) * 2003-01-24 2004-08-12 Nec Corp プリント基板
JP2004266180A (ja) * 2003-03-04 2004-09-24 Kyocera Corp 配線基板
JP2004319645A (ja) * 2003-04-14 2004-11-11 Ibiden Co Ltd 多層プリント配線板
JP2004327940A (ja) * 2003-04-28 2004-11-18 Ngk Spark Plug Co Ltd 配線基板及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174781A (ja) * 2011-02-18 2012-09-10 Mitsubishi Electric Corp 高周波信号接続構造
KR20210024866A (ko) * 2019-08-26 2021-03-08 삼성전자주식회사 반도체 패키지
US11676875B2 (en) 2019-08-26 2023-06-13 Samsung Electronics Co., Ltd. Semiconductor package including non-conductive film between package substrate and semiconductor chip thereon
KR102633142B1 (ko) * 2019-08-26 2024-02-02 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US7459796B2 (en) 2008-12-02
JP4945919B2 (ja) 2012-06-06
US20060237843A1 (en) 2006-10-26

Similar Documents

Publication Publication Date Title
JP4838068B2 (ja) 配線基板
JP4945919B2 (ja) Ｂｇａ型多層回路配線板
WO2015151512A1 (ja) インターポーザ、半導体装置、インターポーザの製造方法、半導体装置の製造方法
JP2005310946A (ja) 半導体装置
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
JP2008085089A (ja) 樹脂配線基板および半導体装置
JP2009147165A (ja) 半導体装置
JP2016063130A (ja) プリント配線板および半導体パッケージ
JP2015207580A (ja) 配線基板およびその製造方法
JP2007266111A (ja) 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法
JP2013110329A (ja) コンデンサモジュール内蔵配線基板
JP5512558B2 (ja) 部品内蔵配線基板の製造方法
JP2015198093A (ja) インターポーザー、半導体装置、インターポーザーの製造方法、半導体装置の製造方法
JP2018186121A (ja) 半導体パッケージ基板、半導体パッケージ、および半導体装置
JP2008021980A (ja) コンデンサ、配線基板
JP4779619B2 (ja) 支持板、多層回路配線基板及びそれを用いた半導体パッケージ
JP2005039241A (ja) 半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2008244029A (ja) 部品内蔵配線基板、配線基板内蔵用部品
JP4814129B2 (ja) 部品内蔵配線基板、配線基板内蔵用部品
JP2009147177A (ja) 配線基板内蔵用コンデンサ及び配線基板
JPH05175659A (ja) 多層薄膜配線基板、該基板を用いたモジュール
JP2015103585A (ja) 可撓性を有するインターポーザ、半導体装置
JP5122846B2 (ja) コンデンサ内蔵配線基板
JP2007115862A (ja) 半導体パッケージ
JP2005159133A (ja) 配線基板およびこれを用いた半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080407

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110614

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4945919

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees