KR20210024866A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20210024866A
KR20210024866A KR1020190104579A KR20190104579A KR20210024866A KR 20210024866 A KR20210024866 A KR 20210024866A KR 1020190104579 A KR1020190104579 A KR 1020190104579A KR 20190104579 A KR20190104579 A KR 20190104579A KR 20210024866 A KR20210024866 A KR 20210024866A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
package substrate
ncf
package
semiconductor
Prior art date
Application number
KR1020190104579A
Other languages
English (en)
Other versions
KR102633142B1 (ko
Inventor
김영룡
유태원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190104579A priority Critical patent/KR102633142B1/ko
Priority to US16/814,455 priority patent/US11164805B2/en
Priority to CN202010861476.XA priority patent/CN112435968B/zh
Publication of KR20210024866A publication Critical patent/KR20210024866A/ko
Priority to US17/488,662 priority patent/US11676875B2/en
Application granted granted Critical
Publication of KR102633142B1 publication Critical patent/KR102633142B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H01L23/4828—Conductive organic material or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판의 상면 상에 배치된 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩 사이에 배치되고, 상기 패키지 기판과 상기 반도체 칩을 서로 연결시키는 연결 단자들; 상기 패키지 기판 및 상기 반도체 칩 사이에 형성되고, 상기 연결 단자들을 커버하며 상기 패키지 기판 및 상기 반도체 칩을 본딩하는 NCF(Non-Conductive Film); 및 상기 반도체 칩의 측면을 커버하고 상기 패키지 기판과 접하며, 상기 반도체 칩의 하면 및 상기 패키지 기판의 상면 사이에 개재되는 부분을 포함하는 측면 봉지재를 포함하되, 상기 NCF의 적어도 일부는 상기 반도체 칩으로부터 수평으로 돌출되고, 상기 측면 봉지재는 상기 반도체 칩의 상기 하면의 일부와 접할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 보다 구체적으로 NCF(Non-Conductive Film)를 이용한 열 압착 공정을 통해 제조된 반도체 패키지에 관한 것이다.
지난 수십 년 동안, 기술, 소재 및 제조 공정의 발견으로 인해 컴퓨팅 파워와 무선 통신 기술이 급속도로 발전해 왔다. 이에 따라 고성능 트랜지스터의 고 직접 구현이 가능하게 되었고, 집적화의 속도는 무어의 법칙에 따라 약 18 개월마다 두 배로 증가했다. 시스템의 경박 단소화 및 전력 효율화는 반도체 제조업의 영속적인 목표이며, 경제적, 물리적 공정 한계에 다다른 현 시점에서는 3 차원 집적 패키징이 유효한 해결 수단으로 제시되고 있다.
3 차원으로 집적된 장치의 개발은, 1980년 제시된 CMOS 집적 소자로부터 시작하였고, 이후 30 년의 지속적인 연구 개발을 통해 발전해왔다. 3D 집적 기술은 의 예로, 로직 회로와 메모리 회로의 집적, 센서 패키징, MEMS와 CMOS의 이종 집적 등이 있다. 3 차원 집적 기술은 폼 팩터의 감소뿐만 아니라 고 신뢰성, 저 전력 소비, 및 저 제조 비용의 달성을 가능하게 한다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 제고된 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 예시적인 실시예들에 따르면, 반도체 패키지가 제공된다. 상기 반도체 패키지는, 패키지 기판; 상기 패키지 기판의 상면 상에 배치된 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩 사이에 배치되고, 상기 패키지 기판과 상기 반도체 칩을 서로 연결시키는 연결 단자들; 상기 패키지 기판 및 상기 반도체 칩 사이에 형성되고, 상기 연결 단자들을 커버하며 상기 패키지 기판 및 상기 반도체 칩을 본딩하는 NCF(Non-Conductive Film); 및 상기 반도체 칩의 측면을 커버하고 상기 패키지 기판과 접하며, 상기 반도체 칩의 하면 및 상기 패키지 기판의 상면 사이에 개재되는 부분을 포함하는 측면 봉지재를 포함하되, 상기 NCF의 적어도 일부는 상기 반도체 칩으로부터 수평으로 돌출되고, 상기 측면 봉지재는 상기 반도체 칩의 상기 하면의 일부와 접하는 것을 특징으로 할 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판 베이스, 상기 기판 베이스의 상면에 배치된 제1 패드들, 상기 기판 베이스의 상면을 커버하고, 상기 제1 패드들의 적어도 일부를 노출 시키는 제1 레지스트 층, 상기 기판 베이스의 하면에 배치된 제2 패드들, 상기 기판 베이스의 하면을 커버하고 상기 제2 패드들의 적어도 일부를 노출 시키는 제2 레지스트 층을 포함하는 인쇄회로 기판; 상기 패키지 기판의 상면 상에 배치되며 대략 사각형의 상면 형상을 갖는 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩 사이에 배치되는 연결 단자로서, 상기 연결 단자는 상기 제1 패드들 각각에 접하는 제1 UBM(Under Bump Metallurgy) 층들 및 상기 제1 UBM 층들 각각에 접하는 제1 솔더들을 포함하고; 상기 제2 패드들 각각에 접하는 제2 UBM 층들 및 상기 제2 UBM 층들 각각에 접하는 제2 솔더들을 포함하는 외부 연결단자로서, 각각의 상기 외부 연결단자들은 각각의 상기 연결 단자들보다 더 크고; 상기 연결 단자들의 커버하고 상기 패키지 기판 및 상기 반도체 칩을 본딩하며, 상기 패키지 기판 및 상기 반도체 칩 사이의 일부에만 배치되는 NCF; 및 상기 반도체 칩의 측면을 커버하고 상기 패키지 기판과 접하며, 상기 반도체 칩의 하면 및 상기 패키지 기판의 상면 사이에 개재되는 측면 봉지재를 포함할 수 있다.
예시적인 실시예들에 따르면, 반도체 패키지가 제공된다. 상기 반도체 패키지는, 패키지 기판; 상기 패키지 기판의 상면 상에 배치된 반도체 칩; 상기 반도체 칩 보다 넓은 수평 면적을 가지며, 상기 패키지 기판 및 상기 반도체 칩의 일부 사이에만 배치되는 NCF; 및 상기 반도체 칩의 측면을 따라 형성되어 상기 반도체 칩의 측면들을 커버하고, 상기 패키지 기판의 상면 및 상기 반도체 칩의 하면에 접하는 측면 봉지재를 포함할 수 있다.
본 발명의 기술적 사상에 따르면, NCF를 이용한 열 압착 공정으로 형성된 반도체 패키지에서, NCF의 불량이 발생을 방지할 수 있다. 이에 따라 신뢰성이 제고된 반도체 패키지를 제공할 수 있다.
도 1a는 일부 실시예들에 따른 반도체 패키지를 설명하기 위한 개략적인 레이아웃도이다.
도 1b는 도 1a의 절단선 1I-1I'를 따라 취한 단면도이다.
도 1c는 도 1b의 1E 부분을 확대한 부분 단면도이다.
도 1d는 도 1a의 절단선 1II-1II'를 따라 취한 단면도이다.
도 2a 및 도 2b는 다른 일부 실시예들에 따른 반도체 패키지들을 설명하기 위한 레이아웃도들이다.
도 3a는 일부 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 3b는 도 3a의 절단선 3I-3I'를 따라 취한 단면도이다.
도 4는 다른 일부 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 5는 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 6 내지 도 10은 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다
도 11 내지 도 14는 일부 실시예들에 따른 반도체 패키지들을 설명하기 위한 단면도들이다.
도 15는 일부 실시예들에 따른 반도체 패키지에 의해 구현된 시스템을 나타내는 개략적인 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어 표현되었고, 이에 따라 실제의 형상 및 비율과 다소 상이할 수 있다.
도 1a는 일부 실시예들에 따른 반도체 패키지(10)를 설명하기 위한 개략적인 레이아웃도이다.
도 1b는 도 1a의 절단선 1I-1I'를 따라 취한 단면도이다.
도 1c는 도 1b의 1E 부분을 확대한 부분 단면도이다.
도 1d는 도 1a의 절단선 1II-1II'를 따라 취한 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 반도체 칩(200)을 포함할 수 있다. 반도체 패키지(10)는, 솔더들(212), NCF(Non-Conductive Film)(220), 측면 봉지재(230)를 더 포함할 수 있다. 일부 실시예들에 따르면, 반도체 패키지(10)는 TIM(Thermal Interface Material 층(240) 및 방열 판(250)을 더 포함할 수 있다.
반도체 칩(200)은 패키지 기판(100) 상에 적층될 수 있으며, 반도체 칩(200)이 패키지 기판(100)상에 적층되는 방향을 Z 방향으로 정의한다. 또한, Z 방향에 수직하고 서로 교차하는 두 방향을 X 방향 및 Y 방향으로 정의한다. X 및 Y 방향은 서로 실질적으로 수직하다. 여기서 수직 방향은 Z 방향을 의미한다. 수평 방향은 X 방향, Y 방향, 및 X, Y 방향 각각에 비스듬하고 Z 방향에 수직한 방향 중 어느 하나를 의미한다. 수직 레벨은 수직 방향의 높이를 의미하며, 수평 폭은 수평 방향의 폭을 의미한다.
패키지 기판(100)은 예를 들면, 인쇄 회로 기판일 수 있다. 패키지 기판(100)은 기판 베이스(101) 및 기판 베이스(101)의 상하로 배치된 솔더 레지스트 층들(121, 123)을 포함할 수 있다. 패키지 기판(100)은 각각 기판 베이스(101)의 상면 및 하면에 형성되고 솔더 레지스트 층들(121, 123)에 의해 노출된 상부 패드들(122) 및 하부 패드들(124)을 포함할 수 있다.
기판 베이스(101)는 페놀 수지, 에폭시 수지, 폴리이미드 중 적어도 어느 하나를 포함할 수 있다. 예를 들면, 기판 베이스(101)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
기판 베이스(101) 상부 패드들(122) 및/또는 하부 패드들(124)과 전기적으로 연결되는 내부 배선(110)이 형성될 수 있다.
상부 패드들(122) 및 하부 패드들(124)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)를 포함할 수 있다. 상부 패드들(122) 및 하부 패드들(124)은 기판 베이스(101)의 상면 및 하면에 동박(Cu foil)을 패터닝 하여 형성된 회로 배선 중 솔더레지스트 층들(121, 123)에 의하여 노출된 부분일 수 있다.
패키지 기판(100)의 하면에 외부 연결 단자들(130)이 부착될 수 있다. 외부 연결 단자들(130)은 예를 들면, 상기 하부 패드들(124) 상에 부착될 수 있다. 외부 연결 단자들(130)은 예를 들면, 솔더 또는 범프일 수 있다. 외부 연결 단자들(130)은 반도체 패키지(10)와 외부 장치 사이를 전기적으로 연결할 수 있다.
일부 실시예들에 따르면, 외부 연결 단자들(130)은 패키지 기판(100)의 하면 상에 배치되는 UBM(Under Bump Metallurgy) 층들(131) 및 UBM 층들(131) 상에 배치되는 솔더들(132)을 포함할 수 있다. 각각의 외부 연결 단자들(130)은 UBM 층들(131) 및 솔더들(132) 사이에 배치되는 도전성 필라를 더 포함할 수도 있다. 상기 도전성 필라는 예를 들어 구리를 포함할 수 있다.
외부 연결 단자들(130)은 신호의 입/출력 및 전력 전달을 위한 단자들일 수 있다. 보다 구체적으로, 외부 연결 단자들(130)은 입력 신호를 수신하고 출력 신호를 송신하기 위한 I/O 단자들이거나, 그라운드 전위를 지정하기 위한 그라운드 단자이거나, 동작 전력을 공급하기 위한 전력 단자 중 어느 하나일 수 있다.
UBM 층들(131)은 예를 들어, 크롬(Cr), 텅스텐(W), 티타늄(Ti), 구리(Cu), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다. UBM 층들(131)은 단일의 금속층이거나, 복수의 금속층들의 적층 구조를 포함할 수 있다.
예를 들어, UBM 층들(131)은 하부 패드들(124) 상에 순차적으로 적층된 제1 내지 제3 금속층을 포함할 수 있다. 제1 금속층은 솔더들(132)을 하부 패드들(124)에 안정적으로 부착시키기 위한 접착층일 수 있다. 제1 금속층은 예를 들어, 티타늄(Ti), 티타늄-텅스텐(Ti-W), 크롬(Cr) 및 알루미늄(Al) 중 적어도 하나의 물질을 포함할 수 있다. 제2 금속층은 금속 물질이 패키지 기판(100) 내로 확산하는 것을 방지하는 배리어층일 수 있다. 제2 금속층은 구리(Cu), 니켈(Ni), 크롬-구리(Cr-Cu) 및 니켈 바나듐(Ni-V) 중 적어도 하나를 포함할 수 있다. 제3 금속층은 외부 연결 필라의 형성을 위한 시드층 또는 솔더들(132)의 웨팅 특성을 향상시키기 위한 웨팅층일 수 있다. 제3 금속층은 니켈(Ni), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 솔더들(132) 각각은 구형 또는 볼 형상을 가질 수 있다. 솔더들(132)은 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예를 들어, 솔더들(132)은 Sn, Pb, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 외부 연결 단자들(130)은 약 50 ㎛ 이상의 수직 높이 및 수평 폭을 가질 수 있다. 그러나, 외부 연결 단자들(130)의 수직 높이 및 수평 폭이 이에 한정되는 것은 아니다.
반도체 칩(200)은 상대적으로 큰 사이즈, 예컨대 큰 수평 면적을 가질 수 있다. 일부 실시예들에 따르면, 반도체 칩(200)의 수평 면적은 약 100㎟이상일 수 있다. 일부 실시예들에 따르면 반도체 칩(200)의 X 방향 길이는 약 10㎜ 이상이고, Y 방향 길이는 약 10㎜이상일 수 있다. 일부 실시예들에 따르면 반도체 칩(200)의 X 방향 길이는 약 20㎜ 이상이고, Y 방향 길이는 약 20㎜이상일 수 있다.
도 1a에서 반도체 칩(200)의 상면도 상의 형상(shape from top view)이 대략 정사각형인 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예컨대 반도체 칩(200)의 상면도 상의 형상은 대략 직사각형일 수 있다. 이 경우 반도체 칩의 일 방향(예컨대, X 방향)의 폭은 타 방향(예컨대, Y 방향) 폭보다 더 클 수 있다.
반도체 칩(200)은 예를 들면 로직 칩일 수 있다. 여기서 로직 칩은, 게이트 어레이, 셀 베이스 어레이, 임베디드 어레이, 구조화된(Structured) ASIC(Application-specific integrated circuit), FPGA(Field programmable gate array), CPLD(Complex ProgrammableLogic Device), CPU(central processing unit), MPU(Micro Processing Unit), MCU(Micro Controller Unit), 로직 IC, AP(Application Processor), 드라이버 구동 IC, RF 칩 및 CMOS 이미지 센서 중 어느 하나일 수 있다.
하지만 이에 제한되는 것은 아니고, 반도체 칩(200)은 메모리 칩일 수 있다. 여기서, 메모리 반도체 칩은, 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 ReRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 중 어느 하나일 수 있다.일부 실시예에 따르면, 반도체 칩(200)은 DRAM 칩으로 구성된 HBM(High Bandwidth Memory)일 수도 있다.
반도체 칩(200)은 연결 단자들(210)에 의해 패키지 기판(100)과 연결될 수 있다. 연결 단자들(210)은 UBM 층들(211) 및 솔더들(212)을 포함할 수 있다. 연결 단자들(210)의 UBM 층들(211) 및 솔더들(212)은 각각 외부 연결 단자들(130)의 UBM 층들(131) 및 솔더들(132)과 동일한 물질을 포함할 수 있다. 연결 단자들(210)의 UBM 층들(211) 및 솔더들(212)은 각각 외부 연결 단자들(130)의 UBM 층들(131) 및 솔더들(132)보다 작은 크기(수평 폭 및 수직 높이)을 가질 수 있다.
반도체 칩(200)과 패키지 기판(100) 사이에 NCF(220)가 더 배치될 수 있다. NCF(220)는 반도체 칩(200)과 패키지 기판(100)을 본딩 시키기 위한 접착 필름일 수 있다. NCF(220)는 절연성 물질을 포함할 수 있다. 반도체 칩(200) 및 패키지 기판(100)은 후술하는 NCF를 이용한 열 압착 공정에 의해 본딩될 수 있다.
NCF(220)의 상면도 상의 형상은 반도체 칩(200)의 상면도 상의 형상과 다를 수 있다. NCF(220)의 수평 단면적은 반도체 칩(200)의 수평 단면적과 다를 수 있다. NCF(220)의 수평 단면적은 반도체 칩(200)의 수평 단면적 보다 더 클 수 있으나 이에 제한되지 않는다. 예컨대, NCF(220)의 수평 단면적은 반도체 칩(200)의 수평 단면적과 같거나, 더 작을 수도 있다.
NCF(220)는 상면도 형상은 곡선인 윤곽선을 포함할 수 있다. NCF(220)의 상면도 상의 형상은 대략 원형일 수 있다. 하지만 이에 제한되는 것은 아니고, NCF(220)의 상면도 형상은 타원형을 갖거나, 임의의 불규칙한 형상을 가질 수도 있다.
NCF(220)는 반도체 칩(200)의 일부 영역의 아래에 배치되지 않을 수 있다. NCF(220)는 반도체 칩(200)과 패키지 기판(100) 사이의 적어도 일부 영역에 개재되지 않을 수 있다. 반도체 칩(200)과 패키지 기판(100) 사이에 NCF(220)가 개재되지 않은 영역을 미충진 영역(UR)이라 정의하고, 반도체 칩(200)과 패키지 기판(100) 사이에 NCF(220)가 개재된 영역을 충진 영역(FR)이라 정의하며, 위에서 볼때, NCF(220)가 반도체 칩(200)의 바깥으로 돌출된 부분을 돌출 영역(PR)이라고 정의한다. 미충진 영역(UR)은 반도체 칩(200)의 코너와 수직으로 중첩될 수 있다. 미충진 영역(UR)의 수평 폭(예컨대, X 방향 폭 또는 Y 방향 폭)은 약 5㎜이하일 수 있으나 이에 제한되지 않는다.
도 1a에서, 반도체 칩(200)의 각 코너에 대응되어 4개의 미충진 영역(UR)이 형성된 것으로 도시되었으나 이에 제한되는 것은 아니다. 경우에 따라, 코너들 중 일부의 아래에만 NCF(220)가 배치되지 않아 1개 내지 3개의 미충진 영역(UR)이 형성되는 것도 가능하다.
NCF(220)는 필러를 포함할 수 있다. 필러는 실리카 필러일 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면 NCF(220)의 필러 함량은 약 30wt% 내지 약 60wt%일 수 있다. NCF(220)는 투명할 수 있다. NCF(220)의 필러 함량이 30wt% 미만인 경우, NCF(220)의 영률(Young's modulus)이 지나치게 낮아서 NCF(220)가 반도체 칩(200)과 패키지 기판(100)을 충분히 지지할 수 없다. NCF(220)의 필러 함량이 60wt%를 초과하는 경우, NCF(220)가 투명하지 않아 개별화 공정의 신뢰성이 저하될 수 있다. 일부 실시예들에 따르면 NCF(220)의 필러 함량은 측면 봉지재(230)보다 더 낮을 수 있다.
NCF(220)가 적절한 필러 함량(예컨대, 약 30wt% 내지 약 60wt%)을 갖는 바, NCF의 영률 또한 적절한 범위 내에 있을 수 있다. 이에 따라 NCF(220)는 후술하는 웨이퍼 레벨 몰딩 공정 및 이후의 공정에서의 핸들링에 적합한 정도의 경도를 가질 수 있다.
측면 봉지재(230)는 반도체 칩(200)의 측면의 적어도 일부를 커버할 수 있다. 측면 봉지재(230)는 반도체 칩(200)의 하면의 일부를 더 커버할 수 있다. 측면 봉지재(230)는 미충진 영역(UR) 상의 반도체 칩(200)의 하면을 더 커버할 수 있다. 즉, 측면 봉지재(230)는 반도체 칩(200)과 패키지 기판(100) 사이에 더 개재될 수 있다.
측면 봉지재(230)는 미충진 영역(UR) 및 충진 영역(FR)의 경계에서 NCF(220)와 접할 수 있다. 일부 실시예들에 따르면, NCF(220) 및 측면 봉지재(230)는 함께 반도체 칩(200) 및 패키지 기판(100, 도 1b 참조)의 사이를 완전히 채울 수 있다. 하지만 이에 제한되지 않고, 반도체 칩(200) 및 패키지 기판(100, 도 1b 참조) 사이에 보이드가 일부 형성될 수도 있다.
NCF(220)는 도 1b 내지 도 1c와 같은 수직 단면도에서, 오목한 측면 프로파일을 포함할 수 있다. 측면 봉지재(230) 중 반도체 칩(200)과 패키지 기판(100) 사이에 개재된 부분(230p)은 NCF(220)에 대해 상보적인 형상을 가질 수 있다. 이에 따라 부분(230p)은 볼록한 측면 프로파일을 포함할 수 있다. 하지만 이에 제한되는 것은 아니고, NCF(220) 및 부분(230p)의 수직 단면 상 프로파일들이 각각 직선형상으로 구성되거나, NCF(220)의 수직 단면 상 프로파일이 볼록하고, 부분(230p)의 수직 단면 상 프로파일이 오목할 수도 있다.
도 1b 및 도 1c를 참조하면, 패키지 기판(100)의 상면으로부터 반도체 칩(200)의 상면까지의 수직 레벨인 칩 높이(CH)라고 정의되며, 측면 봉지재의 수직 높이를 필릿(Fillet) 높이(FH)라고 정의한다. 일부 실시예들에 따르면, 필릿 높이(FH)는 칩 높이(CH) 이하일 수 있다. 일부 실시예들에 따르면, 필릿 높이(FH)는 칩 높이의 50%이상일 수 있다. 필릿 높이(FH)가 칩 높이(CH)의 50% 이상인 경우, 반도체 칩(200)이 패키지 기판(100) 상에서 충분한 기계적 강도로 지지될 수 있다. 이에 따라, 측면 봉지재(230)는 반도체 칩(200)의 상면을 커버하지 않을 수 있다. 하지만 이에 제한되는 것은 아니고, 측면 봉지재는 반도체 칩의 상면의 일부 또는 전부를 커버할 수도 있다.
측면 봉지재(230)는 레진을 포함할 수 있다. 측면 봉지재(230)는 NCF(220)와 다른 물질을 포함할 수 있다. 측면 봉지재(230)는 실리콘(Silicone) 계열 물질, 열경화성 물질, 열가소성 물질, UV 경화성 물질 등을 포함할 수 있다. 측면 봉지재(230)가 열경화성 물질을 포함하는 경우, 상기 측면 봉지재(230)는 페놀형(Phenol type), 산무수물형(Acid Anhydride type), 암민형(Amine type)의 경화제 및 아크릴폴리머(Acrylic Polymer)의 첨가제를 포함할 수 있다.
측면 봉지재(230)는 필러를 더 포함할 수 있다. 측면 봉지재(230)의 필러 함량은 NCF(220)의 필러 함량보다 더 높을 수 있다. 일부 실시예들에 따르면, 측면 봉지재(230)의 필러 함량은 약 40wt% 내지 약 90wt%일 수 있다. 측면 봉지재(230)는 영률은 NCF(220)의 영률보다 더 클 수 있다. 측면 봉지재(230)는 NCF(220)보다 더 불투명할 수 있다.
다시 도 1a를 참조하면, 측면 봉지재(230)의 상면도 상의 형상(또는 패키지 기판(100)의 상면과 동일 레벨의 수평 단면 형상)의 내부 윤곽선과 외부 윤곽선은 서로 다를 수 있다. 예컨대, 측면 봉지재(230)의 레이아웃의 내부 윤곽선은 곡선을 포함할 수 있고, 측면 봉지재(230)의 레이아웃의 외부 윤곽선은 직선으로 구성될 수 있다. 측면 봉지재(230)를 형성하는 공정에서 NCF(220)의 형상의 전사로 인해, 측면 봉지재(230)의 레이아웃의 내부 윤곽선은 NCF(220)의 레이아웃의 외부 윤곽선과 실질적으로 동일할 수 있다. 측면 봉지재(230)를 형성하는 공정에서 반도체 칩(200) 형상의 전사로 인해, 측면 봉지재(230)의 레이아웃의 외부 윤곽선은 반도체 칩(200)의 레이아웃의 외부 윤곽선과 실질적으로 동일할 수 있다.
반도체 칩(200) 상에 TIM(thermal interface material) 층(240)이 배치될 수 있다. TIM(thermal interface material) 층(240)은 반도체 모듈의 고출력 소자에 최적화된 열 전도 화합물을 포함할 수 있다. TIM 층(240)은 고출력 소자의 금속 부분과 방열 판(250) 사이의 열 접촉 저항을 감소시킬 수 있다.
TIM 층(240)은 상대적으로 높은 필러 함량을 가질 수 있다. TIM 층(240)은 온도 변화가 큰 상황, 예컨대 반도체 칩(200)의 초기 동작 시점부터 고 신뢰성의 열 접촉 저항 특성을 제공할 수 있다. 이에 따라, 반도체 패키지(10)는 는 별도의 번인(burn-in) 사이클 없이 동작 가능하다. TIM 층(240)은 절연층일 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면 TIM 층(240)은 실리콘을 포함하지 않을 수 있다. TIM 층(240)은 반도체 칩과 방열 판(250) 사이에 보이드가 형성되지 않게 하여 방열의 신뢰성을 제고할 수 있다.
방열 판(250)은 일종의 수동 열 교환기일 수 있다. 방열 판(250)은 반도체 칩(200)이 최적 동작 온도에 있도록 조절할 수 있다. 방열 판(250)은 냉각 매체와 접촉하는 표면적을 최대화하는 구조(예컨대, 주름 구조)를 가질 수 있다.
방열 판(250)은 구리 또는 알루미늄을 포함할 수 있으나 이에 제한되지 않는다. 방열 판(250)이 구리를 포함하는 경우 열 효율이 높고 내구성이 큰 장점이 있다. 방열 판(250)이 알루미늄을 포함하는 경우, 구리보다 열전도율이 낮으나 생산 비용이 감소되며 경량화가 가능한 장점이 있다.
도 2a 및 도 2b는 다른 일부 실시예들에 따른 반도체 패키지들(10', 10")을 설명하기 위한 레이아웃도들이다.
설명의 편의상 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 2a를 참조하면, 반도체 패키지(10')는 도 1a의 반도체 패키지(10)에서와 다른 상면도 상의 형상을 갖는 측면 봉지재(230)를 포함할 수 있다.
일부 실시예들에 따르면, 측면 봉지재(230)는 도 1a에서 보다 적은 양으로(예컨대, 더 작은 수평 폭을 갖도록) 제공될 수 있다. 이에 따라 측면 봉지재(230) 전체에 NCF(220)의 형상이 전사되어, 측면 봉지재(230)의 상면도 상의 형상의 내, 외부 윤곽선이 각각 곡선을 포함할 수 있다. 예컨대, NCF(220)의 상면도 상의 형상이 원형 윤곽선을 갖는 경우, 측면 봉지재(230)의 상면도 상의 형상의 내부 윤곽선 및 외부 윤곽선 모두가 상기 NCF(220)의 상기 원형 윤곽선과 동심원을 구성할 수 있다.
도 2b를 참조하면, 반도체 패키지(10")는 도 1a의 반도체 패키지(10) 및 도 2a의 반도체 패키지(10')와 다른 상면도 상의 형상을 갖는 측면 봉지재(230)를 포함할 수 있다.
측면 봉지재(230)의 상면도 상의 형상의 내부 윤곽선은 NCF(220)의 상면도 상의 형상의 외부 윤곽선과 실질적으로 동일할 수 있다.
측면 봉지재(230)의 상면도 상의 형상의 외부 윤곽선은 직선 및 곡선을 포함할 수 있다. 일부 실시예들에 따르면, 반도체 칩(200) 및 NCF(220) 중 수평 방향으로 더 돌출된 부분의 형상이 측면 봉지재(230)의 상면도 상의 형상에 전사될 수 있다. 보다 구체적으로, 미충진 영역(UR) 반도체 칩(200)의 형상 및 돌출 영역(PR) 상의 NCF(220)의 형상이 측면 봉지재(230)의 상면도 상의 형상에 전사될 수 있다. 이에 따라 측면 봉지재(230)의 상면도 상의 형상의 외부 윤곽선의 중간 부분은 곡선을 포함할 수 있고, 코너 부분은 직선을 포함할 수 있다.
도 3a는 일부 실시예들에 따른 반도체 패키지(20)를 설명하기 위한 레이아웃도이다.
도 3b는 도 3a의 절단선 3I-3I'를 따라 취한 단면도이다.
설명의 편의상 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 도 1a 내지 도 1d에 도시된 것과 달리, 반도체 칩(200)의 에지부 중 코너로부터 이격된 부분의 아래에 미충진 영역들(UR)이 더 정의될 수 있다. 이에 따라 NCF(220)는 상면도 상 X자 형상 또는 네잎 클로버 형상을 가질 수 있다. 이에 따라 반도체 칩(200)의 하나의 에지부에 대해 두개의 돌출 영역들(PR)이 정의될 수 있다.
도 3a 및 도 3b에서, 반도체 칩(200)의 코너들에 더해, 반도체 칩(200)의 각각의 모서리의 중간 부분들에 미충진 영역들(UR)이 정의된 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 미충진 영역들(UR)은 반도체 칩(200)의 코너들 중 일부에만 정의되지 않거나, 반도체 칩(200)의 에지부들 중 일부에만 정의되는 것도 가능하다.
도 4는 다른 일부 실시예들에 따른 반도체 패키지(30)를 설명하기 위한 레이아웃도이다.
설명의 편의상 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 4를 참조하면, 상면도에서 볼 때, NCF(220)는 반도체 칩(200)에 대해 X 방향으로 돌출되되, Y 방향으로 돌출되지 않을 수 있다. 일부 실시예들에 따르면, NCF(220)의 상면도 상 윤곽선은 곡선인 부분 및 직선인 부분을 포함할 수 있다.
도 5는 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 6 내지 도 10은 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다
도 5 및 도 6을 참조하면, P110에서 반도체 칩을 개별화할 수 있다.
반도체 칩(200)을 개별화하는 것은 복수의 반도체 칩들(200)을 포함하고, NCF(220)가 부착된 웨이퍼(W)를 스크라이브 레인들(SL)을 따라 절단하는 것을 포함할 수 있다. NCF(220)는 투명한 물질로 구성될 수 있다. NCF(220)의 필러 함량은 약 30wt% 내지 약 60wt%일 수 있다. NCF(220)의 투명성으로 인해 개별화 공정의 신뢰도가 제고될 수 있다.
개별화 공정이 수행되기 전에 반도체 칩들(200)에 포함된 회로 소자들을 형성하기 위한 일련의 공정들, 연결 단자들(210)을 제공하는 공정 및 NCF(220)를 제공하는 공정이 수행될 수 있다. 이러한 공정들은 반도체 칩들(200)을 개별화 하기 전에 웨이퍼(W) 전면에 대해 수행되는 웨이퍼 레벨의 공정일 수 있으며, 반도체 칩(200)에 포함된 회로 소자들을 연결 단자들(210)에 연결시키기 위한 금속화 공정인 BEOL(Back End of Line) 공정을 포함할 수 있다.
도 6에서 개별화가 다이싱 블레이드(BL)에 의해 수행되는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 개별화는 레이저 소잉 공정에 의해 수행될 수도 있다.
도 5 및 도 7을 참조하면, P120에서 패키지 기판(100) 상에 반도체 칩(200)을 실장할 수 있다.
반도체 칩(200)의 개별화 공정에서 NCF(220)이 함께 개별화되므로, P120의 단계에서 NCF(220)와 반도체 칩(200)의 상면도 상 형상 및 면적은 서로 동일할 수 있다.
도 5 및 도 8을 참조하면, P130에서 열압착 공정을 수행할 수 있다.
열 압착 공정은 가열 부재를 포함하는 가압 헤드를 이용하여 소정의 열과 압력으로 패키지 기판(100) 상에 형성된 반도체 칩(200)을 가압하는 것을 포함할 수 있다.
열 압착 공정에 의해 솔더들(212)과 상부 패드들(122)이 연결될 수 있고, NCF(220)가 경화될 수 있다. 일부 실시예들에 따르면, 열 압착 공정에 의해 NCF(220)의 형상이 변화하여 NCF(220)와 반도체 칩(200)의 상면도 상 형상 및 수평 면적이 각각 서로 달라질 수 있다. 열 압착 공정에 의해 NCF(220)의 형상이 변화하여 반도체 칩(200) 및 패키지 기판(100) 사이의 공간 중 적어도 일부에 NCF(220)가 배치되지 않을 수 있다.
도 5 및 도 9를 참조하면, P140에서 측면 봉지재(230)를 형성할 수 있다.
측면 봉지재(230)의 형성은 액상 수지인 언더 필 물질을 반도체 칩(200)의 측면을 따라 제공하고 이를 경화시켜 패키지 기판(100)과 반도체 칩(200)을 본딩시키는 것을 포함할 수 있다. 액상 수지는 전술한 측면 봉지재(230, 도 2 참조)와 실질적으로 동일한 물질을 포함할 수 있으며, 반도체 칩(200) 및 패키지 기판(100) 사이의 NCF(220)이 배치되지 않은 공간을 채울 수 있다.
이에 따라, 측면 봉지재(230) 및 NCF(220)는 함께 반도체 칩(200) 및 패키지 기판(100) 사이를 완전히 채우는바, 반도체 패키지 제조 공정의 신뢰성이 제고될 수 있다.
최근 AI(Artificial Intelligence)용 로직 칩, 5G(5th generation) 용 모듈 등의 사용으로 인해 시스템 패키지에 고 성능 및 고 출력의 반도체 칩들이 사용되고 있다. 이러한 고 성능 및 고 출력의 반도체 칩들은 보다 증가된 I/O를 갖기 위해 더욱 미세한 피치의 I/O 단자들을 포함하고, 상대적으로 큰 칩 사이즈(예컨대, 수평 면적 100㎟ 이상)를 갖기 위해 LBS(Large Body Substrate) 기술을 채용한다.
고 성능/고 출력 반도체 칩은 RC 지연 방지를 위해 ULK(Ultra Low-K) 절연막을 포함하는 반도체 칩 미세 피치에 리플로우 공정을 적용하는 경우 반도체 칩과 패키지 기판(예컨대, 인쇄회로 기판) 사이의 열 팽창 계수의 미스 매치로 인해 BEOL(Back end of line) 균열 및 범프 오픈 불량을 야기시킨다.
이러한 문제점을 방지하기 위해, 종래의 리플로우 공정은 NCF를 이용한 열 압착 공정으로 대체될 수 있다. 열 압착 공정 수행 시, 결합 도구로 반도체 칩 가열하는 동시에 상기 반도체 칩에 압력을 가하는데, 이러한 열압착 공정으로 인해 NCF가 경화 되면서 범프들을 지지해주기 접합 공정에서 범프에 인가되는 스트레스를 완화시킬 수 있다.
NCF를 이용한 열 압착 공정은, NCF의 접합 특성을 최우선으로 하기 때문에 NCF의 기계적 물성 조절에 기술적 어려움이 있다. 특히, 반도체 칩의 가장 자리 및 코너 부분에 NCF가 형성되지 않거나 불 균일하게 형성되어, 반도체 칩의 가장자리 및 코너를 따라 NCF 균열 및 박리가 발생할 수 있다.
본 발명의 기술적 사상의 따르면, NCF를 이용한 열압착 공정을 수행한 이후, 반도체 칩의 외곽 주변을 따라 상대적으로 높은 질량 당 필러 함량을 갖는 측면 봉지재를 제공한다. 이에 따라 NCF의 균열 및 박리를 방지할 수 있는바, 반도체 패키지 제조의 신뢰성을 제고할 수 있다.
도 5 및 도 10을 참조하면, P150에서 TIM 층(240) 및 방열 판(250)을 제공할 수 있다.
TIM 층(240) 및 방열 판(250)은 도 1a 내지 도 1d를 참조하여 설명한 것과 실질적으로 동일하다.
이어서, 도 5 및 도 1b를 참조하면, P160에서 외부 연결 단자들(130)을 제공할 수 있다.
일부 실시예들에 따르면, 외부 연결 단자들(130)은 UBM 층들(131) 및 솔더들(132)을 포함할 수 있다. UBM 층들(131) 및 솔더들(132)은 전기도금 공정을 통해 형성될 수 있다.
도 11 내지 도 14는 일부 실시예들에 따른 반도체 패키지들(40, 50, 60, 70)을 설명하기 위한 단면도들이다.
설명의 편의상 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 11을 참조하면, 반도체 패키지(40)는 도 1a 내지 도 1d의 반도체 패키지(10)와 달리 길이 한정 부재(225) 및 수동 소자(260)를 포함할 수 있다.
길이 한정 부재(225)는 언더 필 공정에 의해 형성되는 측면 봉지재(230)의 분포를 제한할 수 있다. 일부 실시예들에 따르면, 길이 한정 부재(225)는 반도체 칩(200)을 둘러싸도록 배치될 수 있다. 이 경우 길이 한정 부재(225)는 반도체 패키지(40)에서 제2 반도체 칩(200)에 할당되는 수평 면적(측면 봉지재(230)의 X 방향 및 Y 방향 길이)을 제한할 수 있는바, 반도체 패키지(40)의 직접도를 제고할 수 있다.
다른 일부 실시예들에 따르면, 길이 한정 부재(225)는 Y 방향을 따라 연장되며 X 방향으로 서로 이격된 두 개의 막대들을 포함할 수도 있다. 이 경우 한정 부재(225)의 X 방향 길이만이 제한될 수 있다.
수동 소자(260)는 예컨대, MLCC(Multi Layer Ceramic Capacitor)등을 포함할 수 있다. MLCC는 외부의 노이즈를 차단하는 역할을 할 수 있다.
도 12를 참조하면 반도체 패키지(50)는 도 11의 반도체 패키지와 달리(40) TIM 층(240) 및 방열 판(250)을 포함하지 않을 수 있다.
반도체 패키지(40)는 인쇄회로기판인 패키지 기판(100)의 기계적 강도를 제고하고 반도체 칩(200)을 보호하기 위한 스티퍼너(255)를 포함할 수 있다.
도 13을 참조하면, 반도체 패키지(60)는 패키지 기판(100), 인터포저 기판(300) 및 제1 내지 제3 반도체 칩들(410, 420, 430)을 포함할 수 있다. 반도체 패키지(60)는 스티퍼너(255), 수동 소자(260), UBM 층(311) 및 솔더(312)를 포함하는 연결 단자(310), NCF(320), 측면 봉지재(330), 및 접착 필름(340)을 더 포함할 수 있다.
인터포저 기판(300)은 반도체 물질로 이루어진 기판 베이스 및 상기 기판 베이스의 상면 및 하면에 각각 형성된 상부 패드들 및 하부 패드들을 포함할 수 있다. 기판 베이스는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 기판 베이스의 상면, 하면 및 내부에는 내부 배선들이 형성될 수 있다. 또한 상기 기판 베이스의 내부에는 상기 상면 패드들과 상기 하부 패드들을 전기적으로 연결하는 복수의 관통 비아들이 형성될 수 있다.
인터포저 기판(300) 아래에 복수의 연결 단자들(310)이 배치될 수 있다. 연결 단자들(310)은 도 1b의 연결 단자들(210)과 실질적으로 동일하다. 연결 단자에 의해 인터 포저 기판(300)이 패키지 기판과 전기적으로 연결될 수 있다
NCF(320) 및 측면 봉지재(330)는 도 1b의 NCF(220) 및 측면 봉지재(230)과 실질적으로 동일하므로 이에 대한 자세한 설명은 생략한다. 일부 실시예들에 따르면 인터포저 기판(300)은 NCF(320) 및 측면(220) 봉지재에 의해 패키지 기판(100)에 본딩될 수 있다. 이에 따라 반도체 패키지(60)의 신뢰성이 제고될 수 있다.
제1 내지 제3 반도체 칩들(410, 420, 430)은 접착 필름(340)에 의해 인터포저 기판(300)에 대해 고정될 수 있다. 제1 내지 제3 반도체 칩들(41, 420, 430)은 DRAM 칩으로 구성된 HBM, GPU, ASIC, FPGA, CPU, RF 칩들 중 어느 하나일 수 있으나 이에 제한되지 않는다. 도시되지 않았으나, 제1 내지 제3 반도체 칩들(410, 420, 430)과 인터포저 기판(300)의 사이에 연결 단자들이 배치될 수 있다. 상기 연결 단자들에 의해, 제1 내지 제3 반도체 칩들(410, 420, 430)과 인터포저 기판(300) 내의 배선들(예컨대, 관통 비아들 및 상, 하부 패드들)이 전기적으로 연결될 수 있다.
도 14를 참조하면, 반도체 패키지(70)은 도 1a 내지 도 1d의 반도체 패키지에 더해 제4 반도체 칩(440)을 더 포함할 수 있다. 제4 반도체 칩(440)은 UBM 층들(441) 및 솔더들(442)을 포함하는 연결 단자(443)를 통해 패키지 기판(100)에 연결될 수 있다.
제4 반도체 칩(440)의 상면에 방열판(250)과 열 접촉을 형성하기 위한 TIM 층(445)이 배치될 수 있다. TIM 층(445)은 TIM(240)과 실질적으로 동일할 수 있다.
제4 반도체 칩(440)은 반도체 칩(200)에 비해 상대적으로 작은 크기를 갖는 칩일 수 있다. 이에 따라, 제4 반도체 칩(440) 리플로우 공정을 통해 패키지 기판(100)에 연결될 수 있고, 제4 반도체 칩(440)과 패키지 기판(100) 사이에 NCF 또는 측면 봉지재가 형성되지 않을 수 있다.
도 15는 일부 실시예들에 따른 반도체 패키지에 의해 구현된 시스템(1200)을 나타내는 개략적인 블록도이다.
도 15를 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 일부 실시예들에 따르면, 시스템(1200)은 도 1a 내지 도 1d의 반도체 패키지(10), 도 2a 내지 도 4의 반도체 패키지들(10', 10", 20, 30), 도 12 내지 도 14의 반도체 패키지들(40, 50, 60, 70) 중 어느 하나를 포함하거나, 이에 의해 구현될 수 있다.
시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)이다.
제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller), 또는 이와 유사한 장치를 포함할 수 있다.
입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력할 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD), 또는 가전 제품(household appliances)에 포함될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판의 상면 상에 배치된 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩 사이에 배치되고, 상기 패키지 기판과 상기 반도체 칩을 서로 연결시키는 연결 단자들;
    상기 패키지 기판 및 상기 반도체 칩 사이에 형성되고, 상기 연결 단자들을 커버하며 상기 패키지 기판 및 상기 반도체 칩을 본딩하는 NCF(Non-Conductive Film); 및
    상기 반도체 칩의 측면을 커버하고 상기 패키지 기판과 접하며, 상기 반도체 칩의 하면 및 상기 패키지 기판의 상면 사이에 개재되는 부분을 포함하는 측면 봉지재를 포함하되,
    상기 NCF의 적어도 일부는 상기 반도체 칩으로부터 수평으로 돌출되고, 상기 측면 봉지재는 상기 반도체 칩의 상기 하면의 일부와 접하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 측면 봉지재는 상기 NCF와 다른 필러 질량 함량을 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 측면 봉지재의 필러 질량 함량은 40wt% 내지 90wt%인 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 NCF의 필러 질량 함량은 30wt% 내지 60wt%인 것을 특징으로 하는 반도체 패키지.
  5. 기판 베이스, 상기 기판 베이스의 상면에 배치된 제1 패드들, 상기 기판 베이스의 상면을 커버하고, 상기 제1 패드들의 적어도 일부를 노출 시키는 제1 레지스트 층, 상기 기판 베이스의 하면에 배치된 제2 패드들, 상기 기판 베이스의 하면을 커버하고 상기 제2 패드들의 적어도 일부를 노출 시키는 제2 레지스트 층을 포함하는 인쇄회로 기판;
    상기 패키지 기판의 상면 상에 배치되며 대략 사각형의 상면 형상을 갖는 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩 사이에 배치되는 연결 단자로서, 상기 연결 단자는 상기 제1 패드들 각각에 접하는 제1 UBM(Under Bump Metallurgy) 층들 및 상기 제1 UBM 층들 각각에 접하는 제1 솔더들을 포함하고;
    상기 제2 패드들 각각에 접하는 제2 UBM 층들 및 상기 제2 UBM 층들 각각에 접하는 제2 솔더들을 포함하는 외부 연결단자로서, 각각의 상기 외부 연결단자들은 각각의 상기 연결 단자들보다 더 크고;
    상기 연결 단자들의 커버하고 상기 패키지 기판 및 상기 반도체 칩을 본딩하며, 상기 패키지 기판 및 상기 반도체 칩 사이의 일부에만 배치되는 NCF; 및
    상기 반도체 칩의 측면을 커버하고 상기 패키지 기판과 접하며, 상기 반도체 칩의 하면 및 상기 패키지 기판의 상면 사이에 개재되는 측면 봉지재를 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 NCF의 상면 형상은 상기 반도체 칩과 다른 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 NCF의 상면도 상의 형상의 윤곽선은 곡선을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 NCF는 위에서 볼 때, 상기 반도체 칩으로부터 측방향으로 돌출되는 것을 특징으로 하는 반도체 패키지.
  9. 제9항에 있어서,
    상기 반도체 칩의 수평 면적은 100㎟이상인 것을 특징으로 하는 반도체 패키지
  10. 패키지 기판;
    상기 패키지 기판의 상면 상에 배치된 반도체 칩;
    상기 반도체 칩 보다 넓은 수평 면적을 가지며, 상기 패키지 기판 및 상기 반도체 칩의 일부 사이에만 배치되는 NCF; 및
    상기 반도체 칩의 측면을 따라 형성되어 상기 반도체 칩의 측면들을 커버하고, 상기 패키지 기판의 상면 및 상기 반도체 칩의 하면에 접하는 측면 봉지재를 포함하는 반도체 패키지.
KR1020190104579A 2019-08-26 2019-08-26 반도체 패키지 KR102633142B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190104579A KR102633142B1 (ko) 2019-08-26 2019-08-26 반도체 패키지
US16/814,455 US11164805B2 (en) 2019-08-26 2020-03-10 Semiconductor package including non-conductive film between package substrate and semiconductor chip thereon
CN202010861476.XA CN112435968B (zh) 2019-08-26 2020-08-25 半导体封装
US17/488,662 US11676875B2 (en) 2019-08-26 2021-09-29 Semiconductor package including non-conductive film between package substrate and semiconductor chip thereon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190104579A KR102633142B1 (ko) 2019-08-26 2019-08-26 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20210024866A true KR20210024866A (ko) 2021-03-08
KR102633142B1 KR102633142B1 (ko) 2024-02-02

Family

ID=74681725

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190104579A KR102633142B1 (ko) 2019-08-26 2019-08-26 반도체 패키지

Country Status (3)

Country Link
US (2) US11164805B2 (ko)
KR (1) KR102633142B1 (ko)
CN (1) CN112435968B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102640929B1 (ko) 2023-06-02 2024-02-27 (주) 멥스젠 미세생체조직시스템 형성 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038683A (zh) * 2023-07-07 2023-11-10 信扬科技(佛山)有限公司 光机电模组、半导体封装组件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303364A (ja) * 2005-04-25 2006-11-02 Toppan Printing Co Ltd Ｂｇａ型多層回路配線板
US20150347806A1 (en) * 2014-05-28 2015-12-03 Chipmos Technologies Inc. Chip package structure and method for manufacturing chip package structure
US20180068958A1 (en) * 2016-09-05 2018-03-08 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5866953A (en) 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
CN101925260A (zh) * 1999-08-12 2010-12-22 Ibiden股份有限公司 多层印刷电路板
US6373142B1 (en) * 1999-11-15 2002-04-16 Lsi Logic Corporation Method of adding filler into a non-filled underfill system by using a highly filled fillet
JP4085572B2 (ja) * 2000-11-30 2008-05-14 日立電線株式会社 半導体装置及びその製造方法
JP4752717B2 (ja) * 2006-10-18 2011-08-17 パナソニック株式会社 モジュールの製造方法
JP5075463B2 (ja) 2007-04-19 2012-11-21 ルネサスエレクトロニクス株式会社 半導体装置
US8084553B2 (en) 2008-01-10 2011-12-27 Trillion Science, Inc. Curable adhesive compositions, process, and applications
US7973310B2 (en) 2008-07-11 2011-07-05 Chipmos Technologies Inc. Semiconductor package structure and method for manufacturing the same
WO2010098324A1 (ja) 2009-02-27 2010-09-02 ソニーケミカル＆インフォメーションデバイス株式会社 半導体装置の製造方法
US8067484B2 (en) 2010-03-12 2011-11-29 Trillion Science, Inc. Latent hardener with improved barrier properties and compatibility
US8044154B2 (en) 2009-06-12 2011-10-25 Trillion Science, Inc. Latent hardener for epoxy compositions
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20120123919A (ko) 2011-05-02 2012-11-12 삼성전자주식회사 칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지
KR101814022B1 (ko) 2012-01-27 2018-01-04 삼성전자주식회사 반도체 패키지
JP5965185B2 (ja) * 2012-03-30 2016-08-03 デクセリアルズ株式会社 回路接続材料、及びこれを用いた半導体装置の製造方法
KR101374146B1 (ko) 2012-06-27 2014-03-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
KR101514137B1 (ko) 2013-08-06 2015-04-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
JP6157998B2 (ja) * 2013-09-03 2017-07-05 ルネサスエレクトロニクス株式会社 半導体装置
KR102107961B1 (ko) * 2013-11-14 2020-05-28 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR20150066184A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9583420B2 (en) 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
US9373559B2 (en) * 2014-03-05 2016-06-21 International Business Machines Corporation Low-stress dual underfill packaging
KR102245003B1 (ko) * 2014-06-27 2021-04-28 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
KR20160034496A (ko) * 2014-09-19 2016-03-30 삼성전자주식회사 반도체 패키지 제조방법
KR101680428B1 (ko) 2014-10-10 2016-11-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 ncf 및 이의 제조 방법, ncf를 이용한 반도체 패키지 제조 방법
KR102341750B1 (ko) * 2015-06-30 2021-12-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102478381B1 (ko) 2015-12-21 2022-12-20 삼성전자주식회사 반도체 패키지
KR102579876B1 (ko) 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
KR102505853B1 (ko) * 2016-07-06 2023-03-03 삼성전자 주식회사 반도체 패키지
KR20180137888A (ko) * 2017-06-20 2018-12-28 주식회사 프로텍 반도체 칩 본딩 장치 및 반도체 칩 본딩 방법
TWI643302B (zh) * 2017-11-29 2018-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102467030B1 (ko) * 2018-01-17 2022-11-14 삼성전자주식회사 반도체 패키지 및 그 패키지를 포함한 반도체 장치
US11217460B2 (en) * 2018-05-09 2022-01-04 Texas Instruments Incorporated Multiple underfills for flip chip packages
KR20200144370A (ko) * 2019-06-18 2020-12-29 삼성전자주식회사 히트 스프레더를 갖는 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303364A (ja) * 2005-04-25 2006-11-02 Toppan Printing Co Ltd Ｂｇａ型多層回路配線板
US20150347806A1 (en) * 2014-05-28 2015-12-03 Chipmos Technologies Inc. Chip package structure and method for manufacturing chip package structure
US20180068958A1 (en) * 2016-09-05 2018-03-08 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102640929B1 (ko) 2023-06-02 2024-02-27 (주) 멥스젠 미세생체조직시스템 형성 장치

Also Published As

Publication number Publication date
US11164805B2 (en) 2021-11-02
US20210066148A1 (en) 2021-03-04
CN112435968A (zh) 2021-03-02
KR102633142B1 (ko) 2024-02-02
US20220020653A1 (en) 2022-01-20
US11676875B2 (en) 2023-06-13
CN112435968B (zh) 2024-04-19

Similar Documents

Publication Publication Date Title
US9391025B2 (en) Reliable microstrip routing for electronics components
KR102057210B1 (ko) 반도체 칩 및 이를 갖는 적층형 반도체 패키지
US20150228591A1 (en) Semiconductor package and method of manufacturing the same
KR20170129534A (ko) 반도체 패키지
US7005320B2 (en) Method for manufacturing flip chip package devices with a heat spreader
KR20170098586A (ko) 반도체 패키지
JP2006324271A (ja) 半導体装置
CN107946291B (zh) 半导体装置
US11676875B2 (en) Semiconductor package including non-conductive film between package substrate and semiconductor chip thereon
US20080258285A1 (en) Simplified Substrates for Semiconductor Devices in Package-on-Package Products
US20230187329A1 (en) Semiconductor package
CN112038305A (zh) 一种多芯片超薄扇出型封装结构及其封装方法
EP3958304A2 (en) Package structure and method of forming the same
KR100857365B1 (ko) 반도체 장치의 범프 구조물
CN114497019A (zh) 一种多芯片立体集成结构及制作方法
US20080164604A1 (en) Heat dissipating semiconductor package
US20220352130A1 (en) Semiconductor package and method of fabricating same
CN115831885A (zh) 半导体封装件
KR20230037987A (ko) 반도체 패키지
CN212342601U (zh) 一种多芯片超薄扇出型封装结构
US20220392878A1 (en) Semiconductor devices
US20240170440A1 (en) Semiconductor package
US20240162188A1 (en) Semiconductor package
US11978729B2 (en) Semiconductor device package having warpage control and method of forming the same
US11581290B2 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant