KR101814022B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 제1 반도체 소자, 제1 반도체 소자와 이격되어 마주하는 제2 반도체 소자, 제1 및 제2 반도체 소자들을 전기적으로 연결하는 연결 구조물들 및 연결 구조물들을 보호하며 제1 및 제2 반도체 소자들 사이를 접착시키는 보호 구조물을 포함한다. 보호 구조물은, 평면적으로 볼 때 상기 연결 구조물들을 완전히 감싸는 제1 물질막 및 제1 물질막을 감싸는 제2 물질막을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관련된 것으로서, 더욱 상세하게는 수직 다층 구조의 반도체 패키지에 관련된 것이다.
전자 제품이 소형화 기능화 되어감에 따라, 반도체 칩들을 다층으로 수직 적층하는 반도체 패키지가 요구되고 있다. 상기 반도체 칩들 사이는 솔더 볼과 같은 연결 부재를 통해 전기적으로 연결되고, 접착제에 의해 상기 반도체 칩들 사이가 접착되는데, 상기 접착제에 대한 이슈가 발생하고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 신뢰성이 향상된 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 상기 반도체 패키지는, 제1 반도체 소자, 상기 제1 반도체 소자와 이격되어 마주하는 제2 반도체 소자, 상기 제1 및 제2 반도체 소자들을 전기적으로 연결하는 연결 구조물들 및 상기 연결 구조물들을 보호하며, 상기 제1 및 제2 반도체 소자들 사이를 접착시키는 보호 구조물을 포함하되, 상기 보호 구조물은, 평면적으로 볼 때 상기 연결 구조물들을 완전히 감싸는 제1 물질막 및 상기 제1 물질막을 감싸는 제2 물질막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 연결 구조물들은 상기 제2 반도체 소자의 일 면의 일 영역에 군집하여 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 물질막은 상기 일 영역과 실질적으로 동일하거나 실질적으로 큰 면적을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 물질막은 상기 제1 물질막이 배치되지 않은 제2 반도체 소자의 일 면을 덮을 수 있다.
본 발명의 또 다른 실시예에 따르면,단면적으로 볼 때 상기 제1 물질막은 인접한 연결 구조물들 사이를 완전하게 채우며, 상기 인접한 연결 구조물들 외측으로 연장되며, 슬롭진 측면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 물질막은 접착 필름일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 물질막의 측면은 상기 제1 및 제2 반도체 소자들의 측면과 동일한 평면일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 물질막은 상기 연결 구조물과 접하지 않을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 물질막은 언더필 물질 또는 몰딩 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 반도체 소자들 각각은, 상기 제1 및 제2 반도체 소자들을 관통하는 관통 전극들을 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 물질막(접착 필름)이 연결 구조물에 인접하게 배치되고 상기 제1 물질막이 제2 물질막(절연 구조물)에 의해 감싸짐으로써 제1 물질막이 반도체 소자들 측면으로 압출되는 것을 방지할 수 있다. 후속 몰딩 구조물 형성 시, 압출된 제1 물질막에 의해 몰딩 구조물 내 보이드(void) 생성을 억제하여 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따르면 반도체 패키지를 설명하기 위한 평면도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8a는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 8b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지)
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이고, 도 2 내지 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 2 내지 도 4는 도 1을 Ⅰ-Ⅰ'로 절단한 단면도들이다.
본 발명의 실시예들에 따르면, 반도체 패키지는 수직 적층된 다수의 반도체 소자들을 포함할 수 있다. 본 실시예에서는 반도체 패키지가 두 개의 반도체 소자들을 포함하고 있으나, 본 발명에서 상기 반도체 패키지 내 반도체 소자들의 수량을 한정하는 것은 아니다.
도 1 내지 도 4를 참조하면, 반도체 패키지는 제1 반도체 소자(100), 제1 연결 구조물(110), 제2 반도체 소자(200), 제2 연결 구조물(210) 및 보호 구조물(300)을 포함할 수 있다.
상기 제1 반도체 소자(100)는 기판(102), 반도체 칩(도시되지 않음) 및 관통 전극(104)을 포함할 수 있다. 상기 기판(102)은 실리콘 및/또는 게르마늄을 포함하는 반도체 기판일 수 있다. 상기 반도체 칩은 상기 기판(102) 상에 배치될 수 있다. 상기 반도체 칩은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 상기 관통 전극(104)은 상기 제1 반도체 소자(100)를 관통하도록 배치될 수 있다.
상기 제1 연결 구조물(110)은 상기 제1 반도체 소자(100)의 제1 면에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 연결 구조물(110)은 다수 개일 수 있으며, 상기 다수의 제1 연결 구조물들(110)은 상기 제1 반도체 소자(100)의 제1 면의 일 영역에 군집하여 배치될 수 있다. 또한, 상기 제1 연결 구조물(110)은 상기 제1 반도체 소자(100)와 전기적으로 연결될 수 있다. 예컨대, 상기 제1 연결 구조물(110)은 연결 패드(106) 및 솔더 볼(108)을 포함할 수 있다.
상기 제2 반도체 소자(200)는 상기 제1 반도체 소자(100)의 제2 면과 이격되어 마주하며 배치될 수 있다. 상기 제1 반도체 소자(100)의 제2 면은 상기 제1 면에 대향하는 면일 수 있다.
상기 제2 반도체 소자(200)는 기판(202), 반도체 칩(도시되지 않음) 및 관통 전극(204)을 포함할 수 있다. 상기 제2 반도체 소자(200)의 구성 요소들은 상기 제1 반도체 소자(100)의 구성 요소들과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
상기 제2 연결 구조물(210)은 상기 제2 반도체 소자(200)의 제1 면에 배치될 수 있다. 도 1을 참조하면, 상기 제2 연결 구조물(210)은 다수 개일 수 있으며, 상기 다수의 제2 연결 구조물들(210)은 상기 제2 반도체 소자(200)의 제1 면의 일 영역(AR)에 군집하여 배치될 수 있다. 또한, 상기 제2 연결 구조물(210)은 상기 제1 및 제2 연결 구조물(210)을 전기적으로 연결시킬 수 있다. 예컨대, 상기 제2 연결 구조물(210)은 연결 패드(206) 및 솔더 볼(208)을 포함할 수 있다.
상기 보호 구조물(300)은 상기 제1 및 제2 반도체 소자들(100, 200) 사이에 배치되어, 상기 제2 연결 구조물(210)을 보호하며, 상기 제1 및 제2 반도체 소자들(100, 200) 사이를 접착 및 절연시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 보호 구조물은 제1 물질막(302) 및 제2 물질막(304)을 포함할 수 있다. 도 1을 참조하면 평면적으로 보면, 상기 제1 물질막(302)은 상기 제2 연결 구조물들(210) 각각을 완전하게 감쌀 수 있다. 더욱 상세하게, 상기 제1 물질막(302)은 상기 제2 연결 구조물들(210) 각각의 측면을 완전하게 감싸며, 상기 제2 연결 구조물들(210) 각각의 상부 및 하부는 상기 제1 및 제2 반도체 소자들(100, 200)과 각각 전기적으로 연결될 수 있다. 일 측면에 따르면, 상기 제1 물질막(302)는 상기 제2 반도체 소자(200)의 제1 면의 면적보다 실질적으로 작을 수 있다. 또한, 상기 제1 물질막(302)은 상기 제2 반도체 소자(200)의 제1 면의 일 영역(AR)과 실질적으로 동일하거나 실질적으로 큰 면적을 가질 수 있다.
또한, 도 2 내지 도 4를 참조하여 단면적으로 볼 때 상기 제1 물질막(302)은 인접한 제2 연결 구조물들(210) 사이를 완전히 충전하며, 상기 인접한 제2 연결 구조물(210)의 외측으로 연장될 수 있다. 일 측면에 따르면, 상기 제1 물질막(302)은 상기 제1 반도체 소자(100) 방향으로 좁아지는 경사진 측면을 가질 수 있다.
상기 제2 물질막(304)은 상기 제1 물질막(302)에 인접하게 배치될 수 있다. 상기 제2 물질막(304)은 상기 제2 연결 구조물(210)과 접하지 않을 수 있다. 도 1을 참조하여 평면적으로 볼 때, 상기 제2 물질막(304)은 상기 제2 반도체 소자(200)의 일 면에서 상기 제1 물질막(302)이 배치되지 않은 영역에 배치될 수 있다. 상기 제2 물질막은 상기 제1 물질막(302)을 감싸며 배치될 수 있다. 도 2 내지 도 4를 참조하여 단면적으로 볼 때, 상기 제2 물질막(304)의 측면은 상기 제1 및 제2 반도체 소자들(100, 200)의 측면과 실질적으로 동일한 평면일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 물질막(302)은 접착 필름을 포함하며, 상기 제2 물질막(304)은 절연물질(절연 구조물)을 포함할 수 있다. 일 측면에 따르면, 상기 제1 물질막(302)은 에폭시(epoxy) 및 실리콘 필러(silicone filler)를 포함하며, 접착성 물질을 더 포함할 수 있다.
도 2에 도시된 일 실시예에 따르면, 상기 제2 물질막(304)은 언더필 물질을 포함할 수 있다. 상기 언더필 물질은 에폭시 및 실리콘 필러를 포함할 수 있다. 도 3에 도시된 다른 실시예에 따르면, 상기 제2 물질막(350)은 몰딩 물질을 포함할 수 있다. 일 예로, 상기 몰딩 물질은 실리콘 및 실리콘 필러를 포함할 수 있다. 다른 예로, 상기 몰딩 물질은 에폭시 및 실리콘 필러를 포함할 수 있다. 도 4에 도시된 또 다른 실시예에 따르면, 상기 제2 물질막은 언더필 물질(304) 및 몰딩 물질(350)을 포함할 수 있다. 상기 언더필 물질(304)은 상기 제1 물질막(302)을, 상기 몰딩 물질(350)은 상기 언더필 물질(304)을 감싸며 배치될 수 있다.
이와 같이, 상기 보호 구조물(300)의 제1 물질막(302)은 접착 필름으로써, 상기 제1 및 제2 반도체 소자들(100, 200)보다 작은 면적으로 상기 연결 구조물(210)의 측면을 감싸며 배치될 수 있다. 따라서, 외부 압력에 의해 상기 제1 물질막(302)이 상기 제1 및 제2 반도체 소자들(100, 200) 측면으로 유출되는 것을 방지할 수 있다. 따라서, 유출된 제1 물질막(302)에 의해 몰딩 구조물(350, 도 5d를 참조) 내 보이드가 형성되는 것을 방지할 수 있다. 또한, 제1 및 제2 반도체 소자들(100, 200) 사이에 언더필 물질 또는 몰딩 물질로 매립함으로써, 상기 제1 및 제2 반도체 소자들(100, 200) 사이를 보호 및 절연할 수 있다.
(반도체 패키지의 제조 방법_제1 실시예 )
도 2, 도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 5a를 참조하면, 기판 상에 다수의 제1 반도체 소자(100)들을 형성하고, 상기 기판의 제1 면에 제1 연결 구조물들(110)을 형성할 수 있다.
제2 연결 구조물(210)이 형성된 제2 반도체 소자(200)들을 각각에 제1 물질막(302)을 형성할 수 있다. 상기 제2 연결 구조물들(210)은 상기 제2 반도체 소자(200)의 제1 면의 일 영역(AR)에 군집하여 배치될 수 있다. 상기 제1 물질막(302)은 상기 일 영역(AR)보다 그 면적이 실질적으로 클 수 있다. 또한, 상기 제1 물질막(302)은 상기 제2 반도체 소자의 제1 면의 면적보다 실질적으로 작을 수 있다. 상기 제1 물질막(302)은 접착 필름이 적용될 수 있다.
상기 제1 반도체 소자(100)들의 제2 면에 상기 제2 연결 구조물들(210)이 마주하도록 배치시킬 수 있다. 상기 제1 반도체 소자(100)들의 제2 면은 상기 제1 면과 대응되는 면일 수 있다. 한편, 상기 제2 반도체 소자(200)들 각각은 상기 제1 반도체 소자(100)들 각각에 대응되도록 정렬될 수 있다.
도 5b를 참조하면, 상기 제2 반도체 소자(200)들 각각을 상기 제1 반도체 소자(100)의 제2 면에 압착함으로써, 상기 제1 및 제2 반도체 소자들(100, 200) 각각이 제2 연결 구조물들(210)에 의해 전기적으로 연결될 수 있다.
일 측면에 따르면, 상기 제2 연결 구조물들(210) 각각은 연결 패드(206) 및 솔더 볼(208)을 포함할 수 있다. 상기 솔더 볼(208)은 반구 형상으로 상기 제2 반도체 소자(200)들을 압착하는 동안 상기 제1 물질막(302)을 뚫고 나올 수 있다. 이로써, 상기 제1 및 제2 반도체 소자들(100, 200)은 상기 제2 연결 구조물(210)의 솔더 볼(208)에 의해 전기적으로 연결될 수 있다. 상기 반구 형상의 솔더 볼(208)의 일부를 제외한 제2 연결 구조물(210)은 여전히 제1 물질막(302)에 의해 보호될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 물질막(302)이 상기 제2 반도체 소자(200)의 제1 면의 일 영역(AR)보다 실질적으로 크고, 상기 제2 반도체 소자(200)의 제1 면의 전체 면적보다는 실질적으로 작아, 상기 압축 공정 중에 상기 제1 물질막(302)이 제1 및 제2 반도체 소자들(100, 200)의 측면으로 압출되는 것을 방지할 수 있다. 따라서, 후속되는 몰딩 구조체(350, 도 5d 참조) 형성 시, 압출된 제1 물질막(302)에 의해 보이드 생성 등의 문제를 방지할 수 있다.
도 5c를 참조하면, 상기 제1 및 제2 반도체 소자들(100, 200) 사이에 제2 물질막(304) 주입하여 제1 및 제2 물질막들(302, 304)을 포함하는 보호 구조물(300)을 형성할 수 있다.
상기 제2 물질막(304)은 상기 제1 및 제2 반도체 소자들(100, 200) 사이 이격된 부분을 완전하게 충진하며, 상기 제1 물질막(302)을 감싸며 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 물질막(304)은 언더필 물질을 포함할 수 있다.
도 5d를 참조하면, 상기 제1 및 제2 반도체 소자들(100, 200)을 덮는 몰딩 구조물(350)을 형성할 수 있다.
도 5e 및 도 2를 참조하면, 상기 몰딩 구조물(350), 제1 및 제2 반도체 소자들(100, 200)을 절단하여 반도체 패키지를 완성할 수 있다.
(반도체 패키지의 제조 방법_제2 실시예 )
도 3 및 도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 기판(102) 상에 서로 분리되지 않은 다수의 제1 반도체 소자(100)들 및 제1 연결 구조물들(110)과, 상기 제1 반도체 소자(100)들 상에 제2 연결 구조물(210)에 의해 전기적으로 연결된 분리된 제2 반도체 소자(200)들을 형성할 수 있다. 또한, 제1 물질막(302)이 상기 제2 연결 구조물(210)에 인접하게 형성될 수 있다. 이에 대한 설명은 도 5a 및 도 5b에서 설명된 것과 실질적으로 동일하여 생략하기로 한다.
상기 제1 및 제2 반도체 소자들(100, 200)을 덮는 몰딩 구조물(350)을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 몰딩 구조물(350)은 상기 제1 물질막(302)을 감싸며 상기 제1 및 제2 반도체 소자들(100, 200)의 사이를 매립하는 제2 물질막(350)으로 기능할 수도 있다. 이로써, 상기 제1 물질막(302)과, 상기 몰딩 구조물(350)이 적용된 제2 물질막을 포함하는 보호 구조물(300)을 형성할 수 있다.
다시 도 3을 참조하면, 상기 몰딩 구조물(350), 제1 및 제2 반도체 소자들(100, 200)을 절단하여 반도체 패키지를 완성할 수 있다.
(반도체 패키지의 제조 방법_제3 실시예 )
도 4, 도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 기판(102) 상에 서로 분리되지 않은 다수의 제1 반도체 소자(100)들 및 제1 연결 구조물들(110)과, 상기 제1 반도체 소자(100)들 상에 제2 연결 구조물(210)에 의해 전기적으로 연결된 분리된 제2 반도체 소자(200)들을 형성할 수 있다. 또한, 제1 물질막(302)이 상기 제2 연결 구조물(210)에 인접하게 형성될 수 있다. 이에 대한 설명은 도 5a 및 도 5b에서 설명된 것과 실질적으로 동일하여 생략하기로 한다.
상기 제1 및 제2 반도체 소자들(100, 200) 사이에 제2 물질막(304)을 주입할 수 있다. 상기 제2 물질막은 상기 제1 및 제2 반도체 소자들(100, 200) 사이 이격된 부분을 채우며, 상기 제1 물질막(302)을 감싸며 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 물질막(304)은 언더필 물질을 포함할 수 있다.
도 7b를 참조하면, 상기 제1 및 제2 반도체 소자들(100, 200)을 덮는 몰딩 구조물(350)을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 몰딩 구조물(350)은 상기 제1 및 제2 반도체 소자들(100, 200) 사이 이격된 부분을 완전하게 충진할 수 있다. 따라서, 상기 제2 물질막이 언더필 물질(304) 및 몰딩 물질(350)을 포함할 수 있다. 이로써, 제1 물질막(302)과 상기 언더필 물질(304) 및 상기 몰딩 물질(350)을 포함하는 제2 물질막을 포함하는 보호 구조물(300)을 형성할 수 있다.
다시 도 4를 참조하면, 상기 몰딩 구조물(350), 제1 및 제2 반도체 소자들(100, 200)을 절단하여 반도체 패키지를 완성할 수 있다.
( 응용예 )
도 8a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 8a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(400)에 응용될 수 있다. 일례로, 메모리 카드(400)는 호스트와 메모리(410) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(420)를 포함할 수 있다. 에스램(422)은 중앙처리장치(424)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(426)는 메모리 카드(400)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(428)는 메모리(410)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(430)는 메모리(410)와 인터페이싱한다. 중앙처리장치(424)는 메모리 컨트롤러(420)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(400)에 응용된 반도체 메모리(410)가 본 발명의 실시예에 따른 반도체 패키지를 포함함으로써, 몰딩 구조물 내 보이드 등의 발생을 방지할 수 있어 상기 반도체 패키지를 포함하는 반도체 메모리(410)의 신뢰성을 향상시킬 수 있다.
도 8b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8b를 참조하면, 정보 처리 시스템(500)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(500)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(500)은 메모리 시스템(510)과 각각 시스템 버스(560)에 전기적으로 연결된 모뎀(520), 중앙처리장치(530), 램(540), 유저인터페이스(550)를 포함할 수 있다. 메모리 시스템(510)에는 중앙처리장치(530)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(510)은 메모리(512)와 메모리 컨트롤러(514)를 포함할 수 있으며, 도 8a를 참조하여 설명한 메모리 카드(400)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(500)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(510)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(500)은 대용량의 데이터를 메모리 시스템(510)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 소자 200: 제2 반도체 소자
110: 제1 연결 구조물 210: 제2 연결 구조물
300: 보호 구조물 302: 제1 물질막
304: 제2 물질막 350: 몰딩 구조물

Claims (10)

  1. 제1 반도체 소자;
    상기 제1 반도체 소자와 이격되어 마주하는 제2 반도체 소자;
    상기 제1 및 제2 반도체 소자들을 전기적으로 연결하는 연결 구조물들; 및
    상기 연결 구조물들을 보호하며, 상기 제1 및 제2 반도체 소자들 사이를 접착시키는 보호 구조물을 포함하되,
    상기 보호 구조물은;
    평면적으로 볼 때 상기 연결 구조물들을 완전히 감싸는 제1 물질막; 및
    상기 제1 물질막을 감싸고, 상기 연결 구조물과 접하지 않는 제2 물질막을 포함하고,
    상기 제2 물질막의 측면은 상기 제1 및 제2 반도체 소자들의 측면과 동일한 평면이며,
    상기 제1 물질막의 폭은 상기 제 1 및 제 2 반도체 소자들의 폭보다 작은 반도체 패키지.
  2. 제1항에 있어서,
    상기 연결 구조물들은 상기 제2 반도체 소자의 일 면의 일 영역에 군집하여 배치되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 물질막은 상기 일 영역과 동일하거나 큰 면적을 갖는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2 물질막은 상기 제1 물질막이 배치되지 않은 제2 반도체 소자의 일 면을 덮는 반도체 패키지.
  5. 제1항에 있어서,
    단면적으로 볼 때 상기 제1 물질막은 인접한 연결 구조물들 사이를 완전하게 채우며, 상기 인접한 연결 구조물들 외측으로 연장되며, 경사진(sloped) 측면을 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 물질막은 접착 필름(adhesive film)인 반도체 패키지.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제2 물질막은 언더필 물질 또는 몰딩 물질을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 및 제2 반도체 소자들 각각은, 상기 제1 및 제2 반도체 소자들을 관통하는 관통 전극들을 포함하는 반도체 패키지.
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JP2003264256A (ja) * 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
TWI240399B (en) * 2004-04-06 2005-09-21 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
KR100783638B1 (ko) 2004-04-28 2007-12-10 주식회사 하이닉스반도체 적층형 반도체 칩 패키지
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
JP2006229163A (ja) 2005-02-21 2006-08-31 Hitachi Ltd 積層型半導体装置
TWI301657B (en) * 2006-01-27 2008-10-01 Siliconware Precision Industries Co Ltd Flip-chip semiconductor device and method for fabricating the same
JP5537949B2 (ja) 2006-12-05 2014-07-02 フィブラリン コーポレイション コラーゲン材料、フィルムおよびその製造方法
JP2008263005A (ja) 2007-04-11 2008-10-30 Toyobo Co Ltd インターポーザ
US8143719B2 (en) * 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
KR101078722B1 (ko) 2008-03-13 2011-11-01 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
KR20100109241A (ko) 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법
KR20120062500A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 압축 데이터를 판별하는 방법 및 장치 그리고 그것을 포함한 데이터 저장 장치

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