KR101692702B1 - 반도체 패키지 및 이를 제조하는 방법 - Google Patents

반도체 패키지 및 이를 제조하는 방법 Download PDF

Info

Publication number
KR101692702B1
KR101692702B1 KR1020100063538A KR20100063538A KR101692702B1 KR 101692702 B1 KR101692702 B1 KR 101692702B1 KR 1020100063538 A KR1020100063538 A KR 1020100063538A KR 20100063538 A KR20100063538 A KR 20100063538A KR 101692702 B1 KR101692702 B1 KR 101692702B1
Authority
KR
South Korea
Prior art keywords
substrate
pad
bump
conductive pattern
forming
Prior art date
Application number
KR1020100063538A
Other languages
English (en)
Other versions
KR20120002831A (ko
Inventor
김영룡
김형섭
이종호
안은철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100063538A priority Critical patent/KR101692702B1/ko
Priority to US13/174,959 priority patent/US8815731B2/en
Publication of KR20120002831A publication Critical patent/KR20120002831A/ko
Application granted granted Critical
Publication of KR101692702B1 publication Critical patent/KR101692702B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14517—Bump connectors having different functions including bump connectors providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1712—Layout
    • H01L2224/17179—Corner adaptations, i.e. disposition of the bump connectors at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 패키지 및 이를 제조하는 방법을 제공한다. 반도체 패키지는,제1 패드가 형성된 제1 기판 제1 기판과 이격되어 배치되고 제1 패드와 마주하는 제2 패드가 형성된 제2 기판 제1 패드 및 제2 패드를 전기적으로 연결하는 제1 범프, 그리고 제1 패드가 형성되지 않은 제1 기판과 제2 패드가 형성되지 않은 제2 기판 사이에서 제1 기판 및 제2 기판을 기계적으로 연결하는 제2 범프를 포함한다. 이때, 제1 기판 및 제2 기판 사이를 기계적 연결하는 제2 범프의 표면 열 팽창 계수가 제1 패드 및 제2 패드 사이를 전기적으로 연결하는 제1 범프의 표면 열 팽창 계수보다 작을 수 있다.

Description

반도체 패키지 및 이를 제조하는 방법{Semiconductor package and Method of fabricating the same}
본 발명은 반도체 패키지 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 플립 칩(flip chip) 패키지 및 이를 제조하는 방법에 관련된 것이다.
반도체 칩 패키지의 한 유형으로 플립 칩 패키지(flip chip package)가 있다. 플립 칩 패키지는 반도체 칩과 인쇄회로기판을 마주보도록 배치하고, 도전성 범프에 의해 반도체 칩의 패드들과 인쇄회로기판의 패드들을 일대일 방식으로 전기적으로 연결하는 구조를 갖는다.
반도체 칩 및 인쇄회로기판 사이의 간격이 좁아짐에 따라 도전성 범프 크기가 작아지게 된다. 도전성 범프의 크기가 작아짐으로써, 반도체 칩 및 인쇄회로기판 사이를 매립하는 충진재 내에 보이드(void) 및 심(seam) 등이 발생하고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 보이드 또는 심이 없는 반도체 패키지를 제공하는 데 있다.
본 발명의 이루고자 하는 일 기술적 과제는 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공한다. 반도체 패키지는, 제1 패드가 형성된 제1 기판, 제1 기판과 이격되어 배치되고, 제1 패드와 마주하는 제2 패드가 형성된 제2 기판, 제1 패드 및 제2 패드를 전기적으로 연결하는 제1 범프, 그리고, 제1 패드가 형성되지 않은 제1 기판과, 제2 패드가 형성되지 않은 제2 기판 사이에서, 제1 기판 및 제2 기판을 기계적으로 연결하는 제2 범프를 포함한다. 이때, 제1 기판 및 제2 기판 사이를 기계적 연결하는 제2 범프의 표면 열 팽창 계수가 제1 패드 및 제2 패드 사이를 전기적으로 연결하는 제1 범프의 표면 열 팽창 계수보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 제2 범프는 제1 기판의 가장자리 부위 및 제2 기판의 가장자리 부위를 연결할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 범프는 상기 제1 패드가 형성되지 않은 제1 기판 부위와, 상기 제2 패드가 형성되지 않은 제2 기판 부위 사이를 기계적으로 연결할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 범프는, 제1 패드와 접하며 형성된 제1 도전 패턴, 그리고, 일 측은 제1 도전 패턴과 접하며, 타 측은 제2 패드와 접하는 제2 도전 패턴을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제2 범프는, 제1 기판과 접하는 제3 도전 패턴, 그리고, 일 측은 제3 도전 패턴과 접하며, 타 측은 제2 기판과 접하는 제4 도전 패턴을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 제2 기판은, 제2 패드를 노출시키는 제1 개구와, 제2 기판을 부분적으로 노출시키는 제2 개구를 포함하고, 제1 범프의 일부는 제1 개구 내에 매립되며 구비되고, 제2 범프의 일부는 제2 개구 내에 매립되며 구비될 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 패키지를 제조하는 방법을 제공한다. 반도체 패키지의 제조 방법은, 제1 기판의 일 면에 제1 패드를 형성하고, 제1 패드와 전기적으로 연결되는 제1 범프를 형성하고, 제1 패드가 형성되지 않은 제1 기판의 일 면에 제2 범프를 형성하고, 제2 기판의 일 면에 제2 패드를 형성하고, 제1 범프를 제2 패드에 전기적으로 연결하고, 그리고, 제2 범프를 제2 패드가 형성되지 않은 제2 기판의 일 면에 기계적으로 연결하는 것을 포함한다. 이때, 제1 기판 및 제2 기판 사이를 기계적 연결하는 제2 범프의 표면 열 팽창 계수가 제1 패드 및 제2 패드 사이를 전기적으로 연결하는 제1 범프의 표면 열 팽창 계수보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 제1 범프를 형성하는 것은, 제1 기판을 부분적으로 식각하여, 제1 패드를 노출시키고, 제1 패드와 전기적으로 연결되는 제1 도전 패턴을 형성하고, 제1 도전 패턴 상에, 제1 도전 패턴과 전기적으로 연결되는 제2 도전 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 제2 범프를 형성하는 것은, 제2 기판 상에 제3 도전 패턴을 형성하고, 제3 도전 패턴 상에 제4 도전 패턴을 형성것을 포함할 수 잇다.
본 발명의 또 다른 실시예에 따르면, 제3 도전 패턴은 제1 도전 패턴이 형성되는 동안 함께 형성되고, 제4 도전 패턴은 제2 도전 패턴이 형성되는 동안 함께 형성될 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 기판 및 제2 기판의 가장자리에서 배치된 제2 범프에 의해, 제1 기판 및 제2 기판의 중심 부위 및 가장자리 부위의 균형을 유지할 수 있다. 또한, 제2 범프가 제1 패드 및 제2 패드 사이를 전기적으로 연결하지 않고, 제1 기판 및 제2 기판을 기계적으로 연결함으로써, 도전물 사이의 젖음 현상이 억제되어, 제2 범프의 높이가 감소하는 것을 억제할 수 있다. 제2 범프의 높이 감소가 없어, 제1 기판 및 제2 기판 사이에 충진되는 충진재 내 보이드 또는 심의 생성이 억제될 수 있다. 더불어, 제2 범프는 제1 기판 및 제2 기판 사이의 상이한 열팽창 계수에 의해 발생하는 스트레스를 받지 않아, 외부 충격에도 손상에 취약하지 않을 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1b는 도 1a에 도시된 반도체 패키지의 A 부분을 확대한 확대 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시에에 따른 반도체 패키지를 제조하는 방법을 설명하는 공정 단면도들이다.
도 3a는 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 3b는 본 발명의 실시예들에 따른 가변 저항 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성 요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지)
도 1a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 1b는 도 1a의 반도체 패키지의 A 부위를 확대한 확대 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는 제1 기판(100), 제1 패드(102), 제2 기판(120), 제2 패드(122), 제1 범프(112), 제2 범프(118), 제1 충진재(130) 및 제2 충진재(132)를 포함할 수 있다.
제1 기판(100)은 반도체 칩을 포함할 수 있다. 반도체 칩은 메모리 칩 또는 비메모리 칩을 포함할 수 있다.
제1 패드(102)는, 제1 기판(100)의 반도체 칩과 전기적으로 연결될 수 있다. 제1 패드(102)는, 제1 기판(100)에 구비되며 제1 기판(100)의 일 면에 인접하게 형성될 수 있다. 일 예로, 제1 패드(102)는 제1 기판(100)의 일 면 표면에 형성될 수 있다. 이 경우, 제1 패드(102)의 양측을 부분적으로 덮는 절연막(104)이 더 구비될 수 있다. 절연막(104)에는 제1 패드(102)를 노출시키는 리세스(recess, 106)가 형성될 수 있다. 다른 예로, 제1 패드(102)는 제1 기판(100)의 일 면 내부에 형성될 수 있다. 이 경우, 제1 기판(100)의 상부를 부분적으로 식각하여, 제1 패드(102)를 외부로 노출시킬 수 있다.
제1 패드(102)는 도전물을 포함할 수 있으며, 예컨대 금속을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 기판(100)의 일 면에는 제1 패드(102)가 형성될 수 있다. 제1 기판(100)의 일 면과 마주하는 타 면에는 금속층이 형성될 수 있다. 금속층은 제1 기판(100)을 포함하는 반도체 패키지를 방열하는 기능을 수행할 수 있다. 금속층은 제1 기판(100)의 반도체 칩 및 제1 패드(102)와 전기적으로 연결되지 않을 수 있다.
제2 기판(120)은 회로 패턴이 형성된 인쇄회로기판(Printed Circuit Board; PCB)일 수 있다. 제2 기판(120)의 일 면은 제1 기판(100)의 일 면과 마주하며, 이격되어 배치될 수 있다.
제2 패드(122)는, 제2 기판(120)에 구비되며 제2 기판(120)의 일 면에 인접하게 형성될 수 있다. 일 예로, 제2 패드(122)는 제2 기판(120)의 일 면 표면에 형성될 수 있다. 이 경우, 제2 패드(122)가 형성된 제2 기판(120) 일 면 상에 제2 패드(122)를 노출시키는 제1 개구(126)를 갖는 절연 패턴(124)이 더 구비될 수 있다. 다른 예로, 제2 패드(122)는 제2 기판(120) 내부에 형성될 수 있다.
절연 패턴(124)은 제2 기판을 부분적으로 노출시키는 제2 개구(128)가 더 형성될 수 있다. 제2 개구(128)의 깊이 및 폭은 제1 개구(126)의 깊이 및 폭과 실질적으로 동일할 수 있다. 또한, 제2 개구(128)는 제2 패드(122)가 형성되지 않은 제2 기판(120) 부위일 수 있다. 예컨대, 제2 개구(128)는 제2 기판(120)의 가장자리 부위에 형성될 수 있다.
제1 범프(112)는 제1 패드(102) 및 제2 패드(122)를 전기적으로 연결할 수 있다. 제1 범프(112)는 제1 도전 패턴(108) 및 제2 도전 패턴(110)을 포함할 수 있다.
더욱 상세하게 설명하면, 제1 도전 패턴(108)의 일 측이 제1 패드(102)와 접하고, 제1 도전 패턴(108)의 타 측은 제2 도전 패턴(110)의 일 측과 접하며, 제2 도전 패턴(110)의 타 측은 제2 패드(122)와 접할 수 있다. 이 경우, 제2 도전 패턴(110)의 타 측은 제2 패드(122)와 접하기 위하여 제1 개구(126) 내부에 삽입될 수 있다. 제1 도전 패턴(108)은 구리 등의 금속 또는 금속 화합물을 포함할 수 있다. 제2 도전 패턴(110)은 솔더 볼(solder ball)을 포함할 수 있다.
제2 범프(118)는 제1 기판(100) 및 제2 기판(120)을 기계적으로 연결할 수 있다. 제2 범프(118)는 제3 도전 패턴(114) 및 제4 도전 패턴(116)을 포함할 수 있다.
더욱 상세하게 설명하면, 제3 도전 패턴(114)의 일 측은 제1 패드(102)가 형성되지 않은 제1 기판(100)과 접하고, 제3 도전 패턴(114)의 타 측은 제4 도전 패턴(116)의 일 측과 접하며, 제4 도전 패턴(116)의 타 측이 제2 패드(122)가 형성되지 않은 제2 기판(120)과 접할 수 있다. 이 경우, 제4 도전 패턴(116)의 타 측이 제2 기판(120)과 접하기 위하여 제2 개구(128) 내부에 삽입될 수 있다. 제3 도전 패턴(114)은 구리 등의 금속 또는 금속 화합물을 포함할 수 있다. 제4 도전 패턴(116)은 솔더 볼을 포함할 수 있다.
제3 도전 패턴(114)은 제1 도전 패턴(108)의 형상 및 재질이 동일할 수 있다. 제4 도전 패턴(116)은 제2 도전 패턴(110)의 형상 및 재질이 동일할 수 있다. 또한 제3 도전 패턴(114)은 제1 도전 패턴(108)보다 실질적으로 클 수 있다. 또한, 제4 도전 패턴(116)은 제2 도전 패턴(110)보다 실질적으로 클 수 있다.
본 발명의 일 실시예에 따르면, 제1 기판(100) 및 제2 기판(120) 사이를 기계적으로 연결하는 제2 범프(118)의 표면 열 팽창 계수가 제1 패드(102) 및 제2 패드(122) 사이를 전기적으로 연결하는 제1 범프(112)의 표면 열 팽창 계수보다 작을 수 있다.
제1 충진재(130)는 제1 기판(100) 및 제2 기판(120) 사이 이격 공간을 매립하면서 구비될 수 있다. 또한, 제1 기판(100) 및 제2 기판(120) 사이 이격 공간에는 제1 범프(112) 및 제2 범프(118)가 구비될 수 있으며, 제1 충진재(130)는 제1 범프(112) 및 제2 범프(118) 사이를 매립할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 제1 충진재(130)는 에폭시 수지(epoxy resin) 및 필러(filler)를 포함할 수 있다. 필러의 크기는 약 3㎛ 내지 약 25㎛일 수 있고, 에폭시 수지 내 필러의 함유량은 약 70중량% 내지 약 99중량%일 수 있다.
제2 충진재(132)는 제1 기판(100) 및 제2 기판(120) 상에, 제1 기판(100) 및 제2 기판(120)을 밀봉할 수 있다. 제2 충진재(132)는 제1 충진재(130)와 실질적으로 동일한 물질을 포함할 수 있다.
반도체 패키지(10)는 제2 기판(120)과 전기적으로 연결되는 외부 단자(134)를 더 포함할 수 있다. 더욱 상세하게는, 외부 단자(134)는 제2 기판(120)의 타 면에 전기적으로 연결될 수 있다. 외부 단자(134)의 예로는 솔더 볼을 들 수 있다.
제1 기판(100)의 크기가 커짐에 따라 제1 기판(100)이 말리는 워페이지(warpage) 현상이 발생하게 되는데, 본 발명에 따른 실시예들에 따르면 제2 범프(118)가 제1 기판(100)의 가장자리 및 제2 기판(120)의 가장자리를 기계적으로 연결함으로써, 워페이지 현상을 억제할 수 있다. 또한, 제2 범프(118)는 제1 패드(102) 또는 제2 패드(122)와 같은 금속과 전기적으로 연결되지 않아, 금속 젖음(wetting) 현상이 억제될 수 있다. 따라서, 제2 범프(118)의 높이가 낮아지는 문제를 방지할 수 있어, 제1 기판(100) 및 제2 기판(120) 사이를 매립하는 제1 충진재(130) 내 보이드(void) 또는 심(seam)의 생성을 억제할 수 있다. 더불어, 제1 기판(100) 및 제2 기판(120)이 상이한 열팽창 계수를 가지는 경우, 제2 범프(118)는 제1 기판(100) 및 제2 기판(120)의 상이한 열팽창 계수에 의한 스트레스(stress)를 받지 않아, 외부 충격에 대한 손상에 취약하지 않을 수 있다.
(반도체 패키지의 제조 방법)
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 제1 기판(100)에 반도체 칩 및 제1 패드(102)를 형성할 수 있다.
제1 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판 등의 반도체 기판이나 SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판, SGOI(silicon-germanium-on-insulator) 등을 포함할 수 있다.
제1 패드(102)는 제1 기판(100)의 일 면에 형성될 수 있다. 본 발명의 실시예에 따르면, 제1 패드(102)는 제1 기판(100)의 일 면에 표면에 형성될 수 있다. 제1 패드(102)를 형성한 후, 제1 기판(100)의 일 면 표면에 제1 패드(102)의 양측을 부분적으로 덮고, 제1 패드(102)를 노출시키는 리세스(106)를 갖는 절연막(104)을 형성할 수 있다. 다른 실시예에 따르면, 제1 패드(102)가 다수 개일 때, 다수의 제1 패드(102)들 중 제1 기판(100)의 가장자리에 형성된 제1 패드(102)는 절연막(104)에 의해 완전하게 덮일 수 있다.
제1 기판(100)의 일 면과 마주하는 타 면에는 금속층이 형성될 수 있다. 금속층은 제1 기판(100)의 반도체 칩 및 제1 패드(102)와 전기적으로 연결되지는 않는다. 금속층은 제1 기판(100)을 방열하는 기능을 수행할 수 있다.
도 2b를 참조하면, 제1 기판(100) 상에 제1 범프(112) 및 제2 범프(118)를 형성할 수 있다.
제1 범프(112)는 절연막(104)의 리세스(106)를 매립하면서, 제1 패드(102)와 전기적으로 접촉하면서 형성될 수 있다. 제1 범프(112)는 제1 도전 패턴(108) 및 제2 도전 패턴(110)이 순차적으로 적층된 구조를 가질 수 있다.
제2 범프(118)는 제1 패드(102)를 완전하게 덮은 절연 패턴(124)상에 형성될 수 있다. 제2 범프(118)는 제3 도전 패턴(114) 및 제4 도전 패턴(116)이 순차적으로 적층된 구조를 가질 수 있다.
제1 범프(112) 및 제2 범프(118)를 형성하는 공정을 더욱 상세하게 설명하기로 한다. 리세스(106)에 의해 노출된 제1 패드(102) 및 제1 패드(102)가 완전하게 덮인 절연막(104) 상에 제1 도전 패턴(108) 및 제2 도전 패턴(110)을 각각 형성할 수 있다. 제1 도전 패턴(108) 및 제3 도전 패턴(114)은 구리와 같은 금속 또는 금속 화합물을 포함할 수 있다. 일 예로, 제1 도전 패턴(108) 및 제3 도전 패턴(114)은 도전막을 형성한 후, 패터닝하여 형성될 수 있다. 다른 예로, 희생 패턴을 먼저 형성한 후, 희생 패턴 사이를 매립하는 제1 도전 패턴(108) 및 제3 도전 패턴(114)을 형성하고, 희생 패턴을 제거하는 다마신 공정으로 형성할 수 있다.
이어서, 제1 도전 패턴(108) 및 제3 도전 패턴(114) 상에 제2 도전 패턴(110) 및 제4 도전 패턴(116)을 각각 형성할 수 있다. 본 발명의 실시예에서, 제2 도전 패턴(110) 및 제4 도전 패턴(116)이 각각 솔더 볼일 경우, 제1 도전 패턴(108) 및 제3 도전 패턴(114) 상에 솔더 볼을 각각 형성한 후, 열 처리하여, 제1 도전 패턴(108) 상에 제2 도전 패턴(110)을 접착시켜 제1 범프(112)를 형성하고, 동시에, 제3 도전 패턴(114) 상에 제4 도전 패턴(116)을 접착시켜 제2 범프(118)를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 제1 범프(112) 및 제2 범프(118)의 형상 및 크기는 실질적으로 동일할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 범프(112) 및 제2 범프(118)의 형상 및 크기가 실질적으로 상이할 수 있다. 예컨대, 제2 범프(118)의 크기가 제1 범프(112)의 크기보다 실질적으로 클 수 있다.
도 2c를 참조하면, 제2 패드(122)가 형성된 제2 기판(120)을 마련할 수 있다.
더욱 상세하게 설명하면, 제2 기판(120)의 일 면에 제2 패드(122)를 형성할 수 있다. 제2 패드(122)가 형성된 제2 기판(120) 상에, 제2 패드(122)를 노출시키는 제1 개구(126)와 제2 기판(120)을 부분적으로 노출시키는 제2 개구(128)를 포함하는 절연 패턴(124)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 제1 개구(126) 및 제2 개구(128)는 실질적으로 동일한 폭을 가질 수 있다. 다른 실시예에 따르면, 제1 개구(126) 및 제2 개구(128)는 실질적으로 상이한 폭을 가질 수 있다. 예컨대, 제2 개구(128)의 폭이 제1 개구(126)의 폭보다 실질적으로 클 수 있다.
제2 패드(122)와 제1 패드(102)가 마주하도록 제1 기판(100) 및 제2 기판(120)을 위치시킬 수 있다. 또한, 제1 범프(112)는 제1 개구(126)와, 제2 범프(118)는 제2 개구(128)에 대응되도록 위치될 수 있다.
도 2d를 참조하면, 제1 범프(112) 및 제2 범프(118)를 제2 패드(122) 및 제2 기판(120)에 각각 접촉시킬 수 있다.
제1 범프(112)는 제2 패드(122)와 전기적으로 연결될 수 있다. 더욱 상세하게 설명하면, 제1 범프(112)의 제2 도전 패턴(110)의 타 측이, 제1 개구(126)를 통해 제2 패드(122)의 상부면과 접촉할 수 있다.
제2 범프(118)는 제2 기판(120)과 전기적으로 연결될 수 있다. 더욱 상세하게 설명하면, 제2 범프(118)의 제4 도전 패턴(116)의 타 측이, 제2 개구(128)를 통해 제2 기판(120)의 상부면과 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 제1 기판(100) 및 제2 기판(120) 사이를 기계적으로 연결하는 제2 범프(118)의 표면 열 팽창 계수가 제1 패드(102) 및 제2 패드(122) 사이를 전기적으로 연결하는 제1 범프(112)의 표면 열 팽창 계수보다 작을 수 있다. 따라서, 제1 기판(100) 및 제2 기판(120) 사이의 열 팽창 계수의 차이에 의한 스트레스를 적게 받을 수 있어, 외부 충격에 취약하지 않은 구조를 가질 수 있다.
도 1a를 다시 참조하면, 제1 범프(112) 및 제2 범프(118)가 형성된 제1 기판(100) 및 제2 기판(120) 사이에 제1 충진재(130)를 충진할 수 있다. 제2 범프(118)는 제1 기판(100) 및 제2 기판(120)의 가장자리에, 제1 기판(100) 및 제2 기판(120)을 기계적으로 연결하며 형성될 수 있다. 따라서, 제2 범프(118)에 의해 제1 기판(100) 및 제2 기판(120) 사이의 공간이 충분히 확보되어, 제1 충진재(130) 내 보이드 또는 심의 생성을 억제할 수 있다.
제1 기판(100) 및 제2 기판(120) 상부에, 제1 기판(100) 및 제2 기판(120)을 밀봉하는 제2 충진재(132)를 형성할 수 있다. 또한, 제2 기판(120)의 타 면에, 제2 기판(120)과 전기적으로 연결되는 외부 단자(134)를 형성할 수 있다. 외부 단자(134)는 솔더 볼일 수 있다.
( 응용예 )
도 3a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 3a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(200)에 응용될 수 있다. 일례로, 메모리 카드(200)는 호스트와 메모리(210) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(220)를 포함할 수 있다. 에스램(222)은 중앙처리장치(224)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(226)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(228)는 저항성 메모리(210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(230)는 저항성 메모리(210)와 인터페이싱한다. 중앙처리장치(224)는 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(200)에 응용된 반도체 메모리(210)가 본 발명의 실시예에 따라 제조된 반도체 패키지를 포함함으로써, 반도체 패키지의 충진재 내 보이드 또는 심 발생에 의한 불량을 방지할 수 있다.
도 3b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 3b를 참조하면, 정보 처리 시스템(300)은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 반도체 메모리를 구비한 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(300)은 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(310)은 메모리(312)와 메모리 컨트롤러(314)를 포함할 수 있으며, 도 3a를 참조하여 설명한 메모리 카드(200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 메모리 시스템(310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지 100: 제1 기판
102: 제1 패드 120: 제2 기판
122: 제2 패드 112: 제1 범프
118: 제2 범프 130: 제1 충진재
132: 제2 충진재

Claims (10)

  1. 제1 패드가 형성된 제1 기판;
    상기 제1 기판과 이격되어 배치되고, 상기 제1 패드와 마주하는 제2 패드가 형성된 제2 기판;
    상기 제2 기판 상에 배치되고, 상기 제2 패드를 노출하는 제1 개구 및 상기 제2 기판을 노출하는 제2 개구를 갖는 절연 패턴;
    일측이 상기 제1 개구를 통해 상기 제2 패드와 전기적으로 연결되고, 타측이 상기 제1 패드와 전기적으로 연결되는 제1 범프;
    일측이 상기 제2 개구를 통해 상기 제2 기판과 연결되고, 타측이 상기 제1 기판과 연결되는 제2 범프; 및
    상기 제1 및 제2 기판들 사이의 이격 공간을 매립하는 제1 충진재를 포함하되,
    상기 제1 범프의 높이는 상기 제2 범프의 높이보다 크고, 상기 제2 범프의 열 팽창 계수(co-efficient of thermal expansion; CTE)가 상기 제1 범프의 열 팽창 계수보다 작고, 상기 제2 개구에 상기 제2 범프와 상기 제1 충진재가 채워지는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 범프는 상기 제1 기판의 가장자리 부위 및 상기 제2 기판의 가장자리 부위를 연결하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 범프는 상기 제1 패드가 형성되지 않은 제1 기판 부위와, 상기 제2 패드가 형성되지 않은 제2 기판 부위 사이를 기계적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 범프는,
    상기 제1 패드와 접하며 형성된 제1 도전 패턴; 그리고,
    일 측은 상기 제1 도전 패턴과 접하며, 타 측은 상기 제2 패드와 접하는 제2 도전 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 범프는,
    상기 제1 기판과 접하는 제3 도전 패턴; 그리고,
    일 측은 상기 제3 도전 패턴과 접하며, 타 측은 상기 제2 기판과 접하는 제4 도전 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 개구는 상기 제1 개구보다 폭이 큰 것을 특징으로 하는 반도체 패키지.
  7. 제1 기판의 일 면에 제1 패드를 형성하고;
    상기 제1 패드와 전기적으로 연결되는 제1 범프를 형성하고;
    상기 제1 패드가 형성되지 않은 상기 제1 기판의 일 면에 제2 범프를 형성하고;
    제2 기판의 일 면에 제2 패드를 형성하고;
    상기 제2 기판 상에 배치되고, 상기 제2 패드를 노출시키는 제1 개구 및 상기 제2 기판을 노출시키는 제2 개구를 갖는 절연 패턴을 형성하고,
    상기 제1 범프를 상기 제1 개구를 통해 상기 제2 패드에 전기적으로 연결하고;
    상기 제2 범프를 상기 제2 개구를 통해 상기 제2 패드가 형성되지 않은 상기 제2 기판의 일 면에 기계적으로 연결하고, 그리고,
    상기 제1 및 제2 기판들 사이의 이격 공간을 매립하는 제1 충진재를 형성하는 것을 포함하되,
    상기 제1 범프의 높이는 상기 제2 범프의 높이보다 크고, 상기 제2 개구에 상기 제2 범프와 상기 제1 충진재가 채워지며, 상기 제2 범프의 열 팽창 계수가 상기 제1 범프의 열 팽창 계수보다 작은 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 제1 범프를 형성하는 것은,
    상기 제1 기판을 부분적으로 식각하여 상기 제1 패드를 노출시키고;
    상기 제1 패드와 전기적으로 연결되는 제1 도전 패턴을 형성하고;
    상기 제1 도전 패턴 상에 상기 제1 도전 패턴과 전기적으로 연결되는 제2 도전 패턴을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 제2 범프를 형성하는 것은,
    상기 제2 기판 상에 제3 도전 패턴을 형성하고;
    상기 제3 도전 패턴 상에 제4 도전 패턴을 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 제3 도전 패턴은 상기 제1 도전 패턴과 함께 형성되고,
    상기 제4 도전 패턴은 상기 제2 도전 패턴과 함께 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020100063538A 2010-07-01 2010-07-01 반도체 패키지 및 이를 제조하는 방법 KR101692702B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100063538A KR101692702B1 (ko) 2010-07-01 2010-07-01 반도체 패키지 및 이를 제조하는 방법
US13/174,959 US8815731B2 (en) 2010-07-01 2011-07-01 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100063538A KR101692702B1 (ko) 2010-07-01 2010-07-01 반도체 패키지 및 이를 제조하는 방법

Publications (2)

Publication Number Publication Date
KR20120002831A KR20120002831A (ko) 2012-01-09
KR101692702B1 true KR101692702B1 (ko) 2017-01-18

Family

ID=45399095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100063538A KR101692702B1 (ko) 2010-07-01 2010-07-01 반도체 패키지 및 이를 제조하는 방법

Country Status (2)

Country Link
US (1) US8815731B2 (ko)
KR (1) KR101692702B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186374A (ja) * 2011-03-07 2012-09-27 Renesas Electronics Corp 半導体装置、及びその製造方法
US9024438B2 (en) * 2011-07-28 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligning conductive bump structure and method of making the same
US8729699B2 (en) 2011-10-18 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structures of integrated circuits
US9773724B2 (en) * 2013-01-29 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and semiconductor device packages
CN105633046A (zh) * 2014-11-20 2016-06-01 三星电子株式会社 半导体装置和包括该半导体装置的半导体封装
US10692813B2 (en) * 2016-11-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with dummy bumps connected to non-solder mask defined pads
US10244632B2 (en) * 2017-03-02 2019-03-26 Intel Corporation Solder resist layer structures for terminating de-featured components and methods of making the same
US10950568B2 (en) * 2017-05-23 2021-03-16 Micron Technology, Inc. Semiconductor device assembly with surface-mount die support structures
US10923447B2 (en) 2017-05-23 2021-02-16 Micron Technology, Inc. Semiconductor device assembly with die support structures
KR102588125B1 (ko) * 2018-02-02 2023-10-11 삼성전자주식회사 반도체 장치
DE102019207341A1 (de) * 2019-05-20 2020-11-26 Robert Bosch Gmbh Elektronikbaugruppe und Elektronikanordnung
US20220084884A1 (en) 2020-09-15 2022-03-17 Nanya Technology Corporation Semiconductor structure and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150577A (ja) * 1998-11-18 2000-05-30 Toshiba Corp 配線基板とその製造方法、半導体装置、これらを用いた電気部品とその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256712A (ja) 1997-03-13 1998-09-25 Denso Corp ボールグリッドアレイパッケージ形半導体部品の実装構造
US6724084B1 (en) * 1999-02-08 2004-04-20 Rohm Co., Ltd. Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device
JP2002076267A (ja) * 2000-08-22 2002-03-15 Hitachi Ltd 無線送受信装置
US6774497B1 (en) 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
KR20050045628A (ko) 2003-11-12 2005-05-17 삼성전자주식회사 언더필-리스 플립 칩 타입 반도체 패키지
JP2005310837A (ja) * 2004-04-16 2005-11-04 Elpida Memory Inc 半導体装置及びその製造方法
US7109583B2 (en) * 2004-05-06 2006-09-19 Endwave Corporation Mounting with auxiliary bumps
US7361990B2 (en) * 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
US8178392B2 (en) * 2007-05-18 2012-05-15 Stats Chippac Ltd. Electronic system with expansion feature
KR20090032845A (ko) * 2007-09-28 2009-04-01 삼성전자주식회사 반도체 패키지 및 그의 제조방법
KR100942772B1 (ko) 2007-12-27 2010-02-18 대덕전자 주식회사 솔더 레지스트와 언더필 잉크 주입 공정이 생략된 플립 칩실장 기술
US7781867B2 (en) * 2007-12-28 2010-08-24 Fujitsu Limited Method and system for providing an aligned semiconductor assembly
JP2009238969A (ja) * 2008-03-27 2009-10-15 Panasonic Corp 電子部品の実装構造および電子部品実装体の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150577A (ja) * 1998-11-18 2000-05-30 Toshiba Corp 配線基板とその製造方法、半導体装置、これらを用いた電気部品とその製造方法

Also Published As

Publication number Publication date
KR20120002831A (ko) 2012-01-09
US20120001329A1 (en) 2012-01-05
US8815731B2 (en) 2014-08-26

Similar Documents

Publication Publication Date Title
KR101692702B1 (ko) 반도체 패키지 및 이를 제조하는 방법
CN104637908B (zh) 半导体封装件和制造半导体封装件的方法
JP5164599B2 (ja) 半導体パッケージ、半導体パッケージの製造方法、電子システムの製造方法、および、電子システム
JP4361820B2 (ja) ウエハーレベルパッケージ、マルチ積層パッケージ及びその製造方法
JP4753170B2 (ja) 半導体装置及びその製造方法
KR101784507B1 (ko) 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
KR20120060665A (ko) 반도체 패키지
EP1641039A1 (en) Semiconductor device manufacturing method
KR102008014B1 (ko) 반도체 장치 및 그 제조 방법
KR102084540B1 (ko) 반도체 패키지 및 그 제조방법
CN103620775A (zh) 具有边缘连接器的堆叠板上芯片模块
WO2010087856A1 (en) Integrated-circuit attachment structure with solder balls and pins
KR102486558B1 (ko) 회로 기판 및 이를 구비한 반도체 패키지
KR101989516B1 (ko) 반도체 패키지
KR102000678B1 (ko) 반도체 장치 및 이를 제조하는 방법
KR101697603B1 (ko) 반도체 패키지
CN110970413A (zh) 半导体封装件
CN106783813B (zh) 包括芯片的柔性封装
US9589947B2 (en) Semiconductor packages and methods of manufacturing the same
US8482105B2 (en) Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
KR101440342B1 (ko) 반도체 패키지 제조용 서포팅 장치 및 이를 이용한 반도체 패키지 제조 방법
JP2010050150A (ja) 半導体装置及び半導体モジュール
JP4919689B2 (ja) モジュール基板
JP2004087936A (ja) 半導体装置及び半導体装置の製造方法並びに電子機器
US20130249087A1 (en) Electronic component and manufacture method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 4