KR20190066525A

KR20190066525A - 메모리 디바이스

Info

Publication number: KR20190066525A
Application number: KR1020180044759A
Authority: KR
Inventors: 유지 나카오카
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2017-12-05
Filing date: 2018-04-18
Publication date: 2019-06-13
Also published as: US10255954B1; KR102112398B1; JP2019102113A; CN109872737B; CN109872737A; TWI643203B; TW201926330A; JP6368845B1

Abstract

[과제] 인접하는 2개의 칩 사이의 스크라이브 라인이, 스크라이브 되어 있는지 여부에 따라 메모리 디바이스의 기억 용량을 조정할 수 있는 메모리 디바이스를 제공한다.
[해결 수단] 메모리 디바이스는 제1 칩과 제2 칩을 포함한다. 제1 칩은 제1 메모리 어레이와, 제1 신호 버퍼와, 복수의 제1 패드를 포함한다. 제2 칩은 제2 메모리 어레이와, 제2 신호 버퍼와, 복수의 제2 패드를 포함한다. 제2 신호 버퍼는 적어도 하나의 와이어에 의해 제1 신호 버퍼에 결합되고, 적어도 하나의 와이어는 제1 칩과 제2 칩 사이의 스크라이브 라인을 통과한다. 제1 칩과 제2 칩 사이의 스크라이브 라인이, 스크라이브 되어 있지 않은 경우, 제1 신호 버퍼 및 제2 신호 버퍼는 적어도 하나의 와이어에 의해 신호를 전송하고, 제1, 제2 메모리 어레이는 제2 패드에 접속되지 않으며, 제1 패드에 공통으로 접속된다.

Description

메모리 디바이스{MEMORY DEVICE}

본 발명은 메모리 디바이스에 관한 기술이며, 특히 칩 사이의 스크라이브 라인이, 스크라이브 되어 있는지 여부에 따라 기억 용량을 결정하는 메모리 디바이스에 관한 것이다.

예를 들면, 다이나믹 랜덤 액세스 메모리(Dynamic　Random　Access　Memory; DRAM), 스태틱 랜덤 액세스 메모리(Static　RAM; SRAM), 플래시 메모리(Flash　Memory) 및 의사 스태틱 랜덤 액세스 메모리(Pseudostatic　RAM; PSRAM)와 같은 종래의 메모리 디바이스는, 모두 반도체 프로세스에 의해 제조되고 있다. 이러한 메모리 디바이스는, 가전 기기에 그 필요에 따라 배치시키기 위해, 통상, 다른 사이즈(즉, 다른 기억 용량)(예를 들면, 8 M~128 M)를 가지는 제품을 제공할 필요가 있다.

그렇지만, 다른 기억 용량의 메모리 제품은, 통상, 독립된 연구 개발 시간, 각 메모리 제품에 대응하는 특정한 마스크 부재, 및 다른 반도체 프로세스의 사용을 필요로 하고 있다. 바꿔 말하면, 메모리 제품의 기억 용량의 변경에는 대량의 연구 개발 시간을 소모하고, 더불어 메이커의 연구 개발의 코스트를 증가시킨다.

따라서, 어떻게 해서 같은 반도체 프로세스와 마스크 부재를 이용하여, 다른 기억 용량을 구비한 메모리 디바이스를 제조할 수 있는지가, 메이커가 연구에 힘쓰는 목표 중 하나가 되고 있다.

본 발명은, 인접하는 2개의 칩 사이의 스크라이브 라인이, 스크라이브 되어 있는지 여부에 따라 메모리 디바이스의 기억 용량을 조정할 수 있는, 메모리 디바이스를 제공하는 것을 목적으로 한다.

본 발명의 메모리 디바이스는 제1 칩과 제2 칩을 포함한다. 제1 칩은 제1 메모리 어레이와, 제1 신호 버퍼와, 복수의 제1 패드를 포함한다. 제2 칩은 제2 메모리 어레이와, 제2 신호 버퍼와, 복수의 제2 패드를 포함한다. 제2 신호 버퍼는, 적어도 하나의 와이어에 의해 제1 칩에서의 제1 신호 버퍼에 결합되고, 상기 적어도 하나의 와이어는 상기 제1 칩과 제2 칩과의 사이의 스크라이브 라인을 통과한다. 제1 칩과 제2 칩과의 사이의 스크라이브 라인이, 스크라이브 되어 있지 않은 경우, 제1 신호 버퍼 및 제2 신호 버퍼는 상기 와이어에 의해 신호를 전송하고, 제1 메모리 어레이 및 제2 메모리 어레이는 제2 패드에 접속되지 않고, 제1 패드에 공통으로 접속된다.

상기에 근거해, 본 발명의 메모리 디바이스는, 인접하는 2개의 칩에 메모리 어레이 및 관련 회로를 설치하고, 또한 이 2개의 칩에 각각 신호 버퍼를 설치한다. 이 2개의 신호 버퍼는, 적어도 하나의 와이어에 의해 서로 접속되고, 이 와이어는, 제1 칩과 제2 칩과의 사이의 스크라이브 라인을 통과한다. 이 2개의 칩 사이의 스크라이브 라인이 스크라이브 되어 있지 않은 경우, 와이어가 정상적으로 신호를 2개의 신호 버퍼의 사이에서 전송 시킬 수 있기 때문에, 신호의 조작에 의해 이 2개의 칩의 기억 용량을 합칠 수 있고, 또한 그 중 하나의 칩의 패드에만 접속해 메모리 디바이스의 동작을 실현할 수 있다. 한편, 이 2개의 칩 사이의 스크라이브 라인이, 스크라이브 되어 있는 경우, 와이어가 이에 따라 스크라이브 되어 그 양단이 플로팅 되기 때문에, 이 2개의 칩 상의 메모리 디바이스는 기억 용량을 증가시킬 수 없고, 자기(自己) 혼자만 동작할 수 밖에 없다. 바꿔 말하면, 본 발명의 메모리 디바이스는, 인접하는 2개의 칩 사이의 스크라이브 라인이, 스크라이브 되어 있는지 여부에 따라 메모리 디바이스의 기억 용량을 조정할 수 있다. 또한, 본 발명의 실시예는, 특수 설계한 신호 버퍼를 이용하여, 메모리 디바이스를, 일부의 접속점이 플로팅인 경우에서도 정상 동작 가능하게 할 수 있다.

본 발명의 메모리 디바이스는, 인접하는 2개의 칩 사이의 스크라이브 라인이, 스크라이브 되어 있는지 여부에 따라 기억 용량을 조정할 수 있다.

[도 1] 본 발명의 실시예에 근거하는 메모리 디바이스를 설명하는 블록도이다.
[도 2] 도 1에서의 제1 입력 버퍼와 제2 입력 버퍼의 회로도이다.
[도 3] 도 1에서의 제1 출력 버퍼와 제2 출력 버퍼의 회로도이다.
[도 4] 본 발명의 실시예에 근거하는 스크라이브 라인이 이미 스크라이브 되어 있는 경우의 제1 신호 버퍼와 제2 신호 버퍼의 동작을 설명하는 파형도이다.
[도 5] 본 발명의 실시예에 근거하는 스크라이브 라인이 스크라이브 되어 있지 않은 경우의 제1 신호 버퍼와 제2 신호 버퍼의 동작을 설명하는 파형도이다.

본 발명의 상기 특징 및 장점을 보다 알기 쉽게 하기 위해, 이하에서는, 실시예와 도면에 따라 상세히 설명한다.

도 1은, 본 발명의 실시예에 근거하는 메모리 디바이스(100)를 설명하는 블록도이다. 메모리 디바이스(100)는 제1 칩(110)과 제2 칩(120)을 포함한다. 제1 칩(110)과 제2 칩(120)은 인접하고, 제1 칩(110)과 제2 칩(120)과의 사이는 스크라이브 라인(scribe　line)(SL)을 갖춘다. 제1 칩(110)은 주로, 제1 메모리 어레이(112)와, 제1 신호 버퍼(114)와, 복수의 제1 패드(116)를 포함한다. 또한, 제1 칩(110)은 주변 회로(118)와 제1 휴즈(119)를 포함해도 무방하다. 제2 칩(120)은 주로, 제2 메모리 어레이(122)와, 제2 신호 버퍼(124)와, 복수의 제2 패드(126)를 포함한다. 또한, 제2 칩(120)은 주변 회로(128)와 제2 휴즈(129)를 포함해도 무방하다.

제1 칩(110)에서의 제1 신호 버퍼(114)는, 적어도 하나의 와이어(130)에 의해 제2 칩(120)에서의 제2 신호 버퍼(124)에 결합된다. 제1 칩(110)과 제2 칩(120)의 전원 전압(VDD)과, 어스 전압(VSS)과, 복수의 내부 신호는, 와이어(130)에 의해 서로 연결 및 전송된다. 하기 도 2의 입력 와이어(CE＿AB) 및 하기 도 3의 출력 와이어(DATi＿AB)는 모두 와이어(130)의 일부이다. 와이어(130)는, 제1 칩(110)과 제2 칩(120)과의 사이의 스크라이브 라인(SL)을 통과한다. 와이어(130)의 설치 위치는, 스크라이브 라인(SL)의 위치를 통과한다. 즉, 스크라이브 라인(SL)이 스크라이브 되어 분리되는 경우, 와이어(130)는 스크라이브 되어 플로팅 상태가 된다. 또한, 와이어(130)는, 알루미늄 또는 구리에 의해 실현될 수 있다. 스크라이브 라인(SL)의 위치와 제1 패드(116)의 설치 위치는 칩의 다른 방향에 위치하고, 스크라이브 라인(SL)의 위치와 제2 패드(126)의 설치 위치는 칩의 다른 위치에 위치한다.

본 실시예의 제1 패드(116)의 설치 위치 및 제2 패드(126)의 설치 위치는, 제1 칩(110) 및 제2 칩(120)의 같은 위치에 설치되어도 무방하다. 외부에 대해 복수의 정보에 액세스 하도록, 제1 패드(116) 및 제2 패드(126)는, 예를 들면, 전원 전압(VDD), 메모리 데이터(ADQi)(예를 들면, ADQ0~ADQ7), 클록 신호(CLK), 액세스 신호(CE), 어스 전압(VSS) … 등, 복수의 패드를 포함해도 무방하다.

제1 메모리 어레이(112) 및 제2 메모리 어레이(122)는 각각 복수의 메모리 셀 어레이를 포함한다(도 1에 도시한 복수의 메모리 셀 어레이). 주변 회로(118) 및 주변 회로(128)는, 메모리 어레이(112 및 122)에 대한 메모리 어드레스 디코더를 포함해도 무방하다. 본 실시예에서, 제1 칩(110)의 제1 메모리 어레이(112) 및 제2 칩(120)의 제2 메모리 어레이(122)는, 32 M의 의사 스태틱 랜덤 액세스 메모리(Pseudostatic　SRAM; PSRAM)를 예로 한다. 본 실시예를 응용하는 것은, 그 필요에 따라 제1 메모리 어레이(112) 및 제2 메모리 어레이(122)의 기억 용량을 조정해도 무방하고, 예를 들면, 8~128 M로 조정할 수 있다. 한편, 본 실시예를 응용하는 것은, 그 필요에 따라 제1 칩(110)의 제1 메모리 어레이(112) 및 제2 칩(120)의 제2 메모리 어레이(122)를, 다른 형태의 메모리로 해도 무방하고, 예를 들면, 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 플래시 메모리(Flash　Memory)도 본 발명의 실시예의 정신에 부합할 수 있다.

예를 들면, 2개의 칩 위의 메모리 어레이가 가지는 32 M의 용량을 서로 결합해 64 M(32 M*2)로 하도록, 2배의 기억 용량의 PSRAM을 얻기 위해서는, 본 실시예는, 제1 칩(110)과 제2 칩(120)과의 사이의 스크라이브 라인(SL)을 스크라이브 하지 않고, 웨이퍼에 위치하는 제1 칩(110)과 제2 칩(120)을 일체로 해서 스크라이브 할 수 있다. 제1 칩(110)과 제2 칩(120)과의 사이의 스크라이브 라인(SL)이 스크라이브 되어 있지 않은 경우, 제1 신호 버퍼(114) 및 제2 신호 버퍼(124)가 와이어(130)에 의해 복수의 내부 신호를 전송하고, 이 2개의 칩 위의 메모리 어레이가 모두 사용되도록 할 수 있기 때문에, 제1 칩(110) 및 제2 칩(120)을 동일한 하나의 칩으로 간주하여, 64 M의 PSRAM의 메모리 디바이스(100)를 실현할 수 있다.

제1 신호 버퍼(114) 및 제2 신호 버퍼(124)가 서로 신호를 전송할 수 있기 때문에, 제1 메모리 어레이(112) 및 제2 메모리 어레이(122)는, 제2 패드(126)에 접속되지 않고, 제1 패드(116)에 공통으로 접속될 필요가 있다. 바꿔 말하면, 본 실시예의 제1 칩(110)과 제2 칩(120)과의 사이의 스크라이브 라인(SL)이, 스크라이브 되어 있지 않은 경우, 제2 칩(120)의 제2 패드(126)를 본딩 패드(bonding pad) 하지 않고, 제1 칩(110)의 제1 패드(116) 만을 본딩 패드 한다. 또한, 64 M의 PSRAM의 메모리 디바이스(100)를 실현하기 위해, 본 실시예는, 한층 더 제1 칩(110)에서의 제1 휴즈(119) 및 제2 칩(120)에서의 제2 휴즈(129)를 컷 오프 상태로 설정하고(즉, 제1 휴즈(119) 및 제2 휴즈(129)를 용단한다), 제1 신호 버퍼(114)가 얻은 제1 휴즈 신호 및 제2 신호 버퍼(124)가 얻은 제2 휴즈 신호가 논리 하이(즉, 논리 "1")로 설정되도록 한다.

한편, 2배의 기억 용량의 PARAM(즉, 기억 용량이 32 M인 PSRAM)의 메모리 디바이스를 얻으려고 하는 경우, 각각, 제1 칩(110)과 제2 칩(120)을 다른 칩으로 분리하도록, 웨이퍼 상의 제1 칩(110)의 주위 및 제2 칩(120)의 주위를 스크라이브 하고, 제1 칩(110)과 제2 칩(120)과의 사이의 스크라이브 라인(SL)을 스크라이브 할 수 있다. 제1 칩(110)과 제2 칩(120) 사이의 스크라이브 라인(SL)이, 이미 스크라이브 되어 있는 경우, 제1 신호 버퍼(114)와 제2 신호 버퍼(124)와의 사이의 와이어(130)는 신호를 전송할 수 없다. 따라서, 제1 칩(110) 상의 32 M의 PSRAM 및 제2 칩(120) 상의 32 M의 PSRAM는, 각각 독립된 메모리 디바이스로서 사용된다. 또한, 2개의 32 M의 PSRAM의 메모리 디바이스를 실현하기 위해, 본 실시예는, 제1 칩(110) 및 제2 칩(120)이 독립된 개체인 상황에서, 어느 쪽도 제1 칩(110)의 제1 패드(116) 및 제2 칩(120)의 제2 패드(126)를 본딩 패드 해서, 이 2개의 칩 위의 메모리 어레이(112, 122)가 제1 패드(116) 및 제2 패드(126)에 의해 각각 동작할 수 있도록 하고 있다. 또한, 본 실시예는 제1 칩(110)에서의 제1 휴즈(119) 및 제2 칩(120)에서의 제2 휴즈(129)를 온(On) 상태(즉, 제1 휴즈(119) 및 제2 휴즈(129)를 용단하지 않는다)로 설정하고, 제1 신호 버퍼(114)가 얻은 제1 휴즈 신호 및 제2 신호 버퍼(124)가 얻은 제2 휴즈 신호가 논리 로우(즉, 논리 "0")로 설정되도록 한다.

제1 신호 버퍼(114)는, 제1 입력 버퍼(140)와 제1 출력 버퍼(150)를 포함한다. 제2 신호 버퍼(124)는, 제2 입력 버퍼(160)와 제2 출력 버퍼(170)를 포함한다. 제1 버퍼(140)는 제2 입력 버퍼(160)에 대응하고, 제1 출력 버퍼(150)는 제2 출력 버퍼(170)에 대응한다. 여기서, 도 2에서 제1 신호 버퍼(114)에서의 제1 입력 버퍼(140) 및 제2 신호 버퍼(124)에서의 제2 버퍼(160)를 자세하게 설명하고, 도 3에서 제1 신호 버퍼(114)에서의 제1 출력 버퍼(150) 및 제2 신호 버퍼(124)에서의 제2 출력 버퍼(170)를 자세히 설명한다.

도 2는, 도 1에서의 제1 입력 버퍼와 제2 입력 버퍼의 회로도이다. 제1 입력 버퍼(140)의 출력 단자는, 도 1에서의 제1 메모리 어레이(112)를 제어하기 위한 제1 메모리 제어 신호(CEI＿A)를 생성하고, 제2 입력 버퍼(160)의 출력 단자는, 도 1에서의 제2 메모리 어레이(122)를 제어하기 위한 제2 메모리 제어 신호(CEI＿B)를 생성한다. 제1 입력 버퍼(140)는 제1 입력 버퍼 단자(Nib1)에 의해 입력 와이어(CE＿AB)의 일단에 결합된다. 제2 입력 버퍼(160)는 제2 입력 버퍼 단자(Nib2)에 의해 입력 와이어(CE＿AB)의 타단에 결합된다. 스크라이브 라인(SL)이 스크라이브 되어 있지 않은 경우, 제1 입력 버퍼(140)는, 제1 휴즈 신호(FUSE＿A)(즉, 제1 휴즈 신호(FUSE＿A)가 '논리 하이'이다)에 근거해 제1 액세스 신호(CE＿A)를 제1 입력 버퍼 단자(Nib1)에 전송하는 것을 결정한다. 제2 입력 버퍼(160)는, 제2 휴즈 신호(FUSE＿B)(즉, 제2 휴즈 신호(FUSE＿B)가 '논리 하이'이다)에 근거해, 입력 와이어(CE＿AB)에 의해 전송되는 제1 액세스 신호(CE＿A)를 제2 입력 버퍼 단자(Nib2)에서 제2 입력 버퍼(160)의 출력 단자로 전송하고, 제1 메모리 제어 신호(CEI＿A)와 제2 메모리 제어 신호(CEI＿B)가 모두 제1 액세스 신호(CE＿A)와 같아지도록 하는 것을 결정한다. 제1 액세스 신호(CE＿A)는 도 1에서의 제1 패드(116)에 의해 제1 입력 버퍼(140)에 전송된다.

한편, 스크라이브 라인(SL)이 이미 스크라이브 되어 있는 경우, 제1 입력 버퍼(140)는, 도 1에서의 제1 패드(116)가 수신한 제1 액세스 신호(CE＿A)를 제1 입력 버퍼의 출력 단자로 전송해 제1 메모리 제어 신호(CEI＿A)로 한다. 제2 입력 버퍼(160)는, 도 1에서의 제2 패드(126)가 수신한 제2 액세스 신호(CE＿B)를 제2 버퍼(160)의 출력 단자로 전송해 제2 메모리 제어 신호(CEI＿B)로 한다.

제1 입력 버퍼(140)는, 제1 논리 회로(210)와, 제1 입력 스위치(220)와, 제1 버퍼 회로(230)를 포함한다. 제1 논리 회로(210)는, 제1 NAND 게이트(NAND1)와 제1 NOR 게이트(NOR1)를 포함한다. 제1 NAND 게이트(NAND1)의 제1 단자는, 제1 논리 회로(210)의 제1 단자로서 제1 기동 신호(PONB＿A)를 수신하고, 제1 NAND 게이트(NAND1)의 제2 단자는 전원 전압(VDD)을 수신한다. 제1 NOR 게이트(NOR1)의 제2 단자는, 제1 논리 회로(210)의 제2 단자로서 제1 액세스 신호(CE＿A)에 결합된다. 제1 NOR 게이트(NOR1)의 제2 단자는 제1 NAND 게이트(NAND1)의 출력 단자에 결합되고, 제1 NOR 게이트(NOR1)의 출력단은 제1 논리 회로(210)의 출력 단자로 한다.

제1 입력 스위치(220)는, 제1 인버터(INV1)와, 제2 인버터(INV2)와, 제1 N형 트랜지스터(MN1)와, 제1 P형 트랜지스터(MP1)를 포함한다. 제1 인버터(INV1)의 입력 단자는, 제1 입력 스위치(220)의 제어 단자로서 제1 휴즈 신호(FUSE＿A)를 수신한다. 제1 인버터(INV1)의 출력 단자는 역방향의 제1 휴즈 신호를 생성한다. 제2 인버터(INV2)의 입력 단자는 제1 인버터(INV1)의 출력 단자에 결합된다. 제2 인버터(INV2)는 그 출력 단자에서, 제1 휴즈 신호(FUSE＿A)에 대응하는 제1 상태 신호(P64M＿A)를 생성한다. 트랜지스터(MN1)의 제어 단자는 제2 인버터(INV2)의 출력 단자에 결합된다. 트랜지스터(MP1)의 제어 단자는 제1 인버터(INV1)의 출력 단자에 결합된다. 트랜지스터(MN1)의 제1 단자 및 트랜지스터(MP1)의 제1 단자는 모두 제1 논리 회로(210)의 출력 단자(즉, 제1 NOR 게이트(NOR1)의 출력 단자)에 결합되고, 트랜지스터(MN1) 및 트랜지스터(MP1)의 제2 단자는 모두 제1 입력 버퍼 단자(Nib1)에 결합된다.

제1 버퍼 회로(230)는, 제2 N형 트랜지스터(MN2)와, 제2 P형 트랜지스터(MP2)와, 제3 인버터(INV3)와, 제4 인버터(INV4)를 포함한다. 트랜지스터(MN2)의 제어 단자는 전원 전압(VDD)을 수신하고, 트랜지스터(MP2)의 제어 단자는 접지된다. 트랜지스터(MN2) 및 트랜지스터(MP2)의 제1 단자는, 제1 버퍼 회로(230)의 입력 단자로서 제1 논리 회로(210)의 출력 단자에 결합된다. 제3 인버터(INV3)의 입력 단자는 트랜지스터(MN2) 및 트랜지스터(MP2)의 제2 단자에 결합된다. 제4 인버터(INV4)의 입력 단자는 제3 인버터(INV3)의 출력 단자에 결합되고, 제4 인버터(INV4)의 출력 단자는, 제1 입력 버퍼(140)의 출력 단자로서 제1 메모리 제어 신호(CEI＿A)를 생성한다. 제1 입력 버퍼(140)는 제1 휴즈 신호(FUSE＿A)를 수신하여, 제1 입력 버퍼의 제1 단자(즉, 제1 NOR 게이트(NOR1)의 출력 단자)와 제1 입력 버퍼(140)의 제2 단자(즉, 제1 입력 버퍼 단자(Nib1))를 온으로 하는지 여부를 결정한다.

제2 입력 버퍼(160)는, 제2 논리 회로(240)와, 제2 입력 스위치(250)와, 제2 버퍼 회로(260)를 포함한다. 제2 논리 회로(240)는, 제2 NAND 게이트(NAND2)와 제2 NOR 게이트(NOR2)를 포함한다. 제2 NAND 게이트(NAND2)의 제1 단자는, 제2 논리 회로(240)의 제1 단자로서 제2 기동 신호(PONB＿B)를 수신하고, 제2 NAND 게이트(NAND2)의 단위(段位)의 단자는 제2 논리 회로(240)의 출력 단자(즉, 제2 NOR 게이트(NOR2)의 출력 단자)에 결합된다. 제2 NOR 게이트(NOR2)의 제1 단자는, 제2 논리 회로(240)의 제2 단자로서 제2 액세스 신호(CCE＿B)에 결합된다. 제2 NOR 게이트(NOR2)의 제2 단자는, 제2 NAND 게이트(NAND2)의 출력 단자에 결합된다. 제2 NOR 게이트(NOR2)의 출력 단자는 제2 논리 회로(240)의 출력 단자로 한다.

제2 입력 스위치(250)는, 제5 인버터(INV5)와, 제6 인버터(INV6)와, 제3 N형 트랜지스터(MN3)와, 제3 P형 트랜지스터(MP3)와, 제4 N형 트랜지스터(MN4)와, 제4 P형 트랜지스터(MP4)를 포함한다. 제5 인버터(INV5)의 입력 단자는, 제2 입력 스위치(250)의 제어 단자로서 제2 휴즈 신호(FUSE＿B)를 수신한다. 제5 인버터(INV5)는 그 출력 단자에서, 역방향의 제2 휴즈 신호를 생성한다. 제6 인버터(INV6)의 입력 단자는 제5 인버터(INV5)의 출력 단자에 결합된다. 제6 인버터(INV6)는 그 출력 단자에서, 제2 휴즈 신호(FUSE＿B)에 대응하는 제2 상태 신호(P64M＿B)를 생성한다. 트랜지스터(MN3)의 제어 단자 및 트랜지스터(MP4)의 제어 단자는 모두 제6 인버터(INV6)의 출력 단자에 결합된다. 트랜지스터(MP3)의 제어 단자 및 트랜지스터(MN4)의 제어 단자는 모두 제5 인버터(INV5)의 출력 단자에 결합된다. 트랜지스터(MN3 및 MP3)의 제1 단자는, 제2 입력 버퍼 단자(Nib2)에 결합되고, 제2 입력 스위치(250)의 제2 단자(Nsw2)로 한다. 트랜지스터(MN3 및 MP3)의 제2 단자는 모두 제2 입력 스위치(250)의 출력 단자(Nswo)에 결합된다. 트랜지스터(MN4 및 MP4)의 제1 단자는 모두 제2 논리 회로(240)의 출력 단자(즉, 제2 NOR 게이트(NOR2)의 출력 단자)에 결합되고, 제2 입력 스위치(250)의 제1 단자(Nsw1)로 한다. 트랜지스터(MN4 및 MP4)의 제2 단자는 모두 제2 입력 스위치(250)의 출력 단자(Nswo)에 결합된다. 이에 따라, 제2 입력 스위치(250)는 제2 휴즈 신호(FUSE＿B)에 근거해, 선택적으로 제2 입력 스위치(250)의 제1 단자(Nsw1)와 제2 입력 스위치(250)의 출력 단자(Nswo)를 온으로 하거나, 또는 제2 입력 스위치(250)의 제2 단자(Nsw2)와 제2 입력 스위치(250)의 출력 단자(Nswo)를 온으로 한다.

제2 버퍼 회로(260)는, 제7 인버터(INV7)와 제8 인버터(INV8)를 포함한다. 제7 인버터(INV7)의 입력 단자는, 제2 버퍼 회로(260)의 입력 단자로서 제2 입력 스위치(250)의 출력 단자(Nswo)에 결합된다. 제8 인버터(INV8)의 입력 단자는 제7 인버터(INV7)의 출력 단자에 결합되고, 제8 인버터(INV8)의 출력 단자는 제2 입력 버퍼(260)의 출력 단자에 결합되고, 제2 메모리 제어 신호(CEI＿B)를 생성한다.

도 3은, 도 1에서의 제1 출력 버퍼(150)와 제2 출력 버퍼(170)의 회로도이다. 제1 출력 버퍼(150)의 출력 단자는, 제1 패드(116)에서의 그 중 하나의 패드에 제1 메모리 데이터 신호(DATi＿A)를 제공한다. 제2 출력 버퍼(170)의 출력 단자는, 제2 패드(126)에서의 그 중 하나의 패드에 제2 메모리 데이터 신호(DATi＿B)를 제공한다. 제1 출력 버퍼(150)는 제1 출력 버퍼 단자(Nob1)에 의해 출력 와이어(DATi＿AB)에 결합된다. 제2 출력 버퍼(170)는 제2 출력 버퍼 단자(Nob2)에 의해 출력 와이어(DATi＿AB)에 결합된다. 스크라이브 라인(SL)이 스크라이브 되어 있지 않은 경우, 제2 출력 버퍼(170)는, 제2 휴즈 신호(FUSE＿B)에 대응하는 제2 상태 신호(P64M＿B)에 의해, 제2 메모리 데이터 신호(DATi＿B)를 제2 출력 버퍼 단자(Nob2)에 전송하는 것을 결정한다. 제1 출력 버퍼(150)는, 제1 휴즈 신호(FUSE＿A)에 대응하는 제1 상태 신호(P64M＿A) 및 메모리 절체 신호(RA12T＿A)에 의해, 제1 메모리 데이터 신호(DATi＿A) 또는 출력 와이어(DATi＿AB)에 의해 전송되는 제2 메모리 데이터 신호(DATi＿B)를 제1 출력 버퍼(150)의 출력 단자로 전송하는 것을 결정한다.

상기에 대해서, 스크라이브 라인(SL)이 이미 스크라이브 되어 있는 경우, 제1 출력 버퍼(150)는 제1 메모리 데이터 신호(DATi＿A)를 제1 패드(116)에서의 그 중 하나의 패드로 전송하고, 제2 출력 버퍼(170)는, 제2 메모리 데이터 신호(DATi＿B)를 상기 제2 패드(126)에서의 그 중 하나의 패드에 전송한다.

제1 출력 버퍼(150)은, 제3 논리 회로(310)와, 제1 출력 스위치(320)와, 제1 출력단 회로(330)를 포함한다. 제3 논리 회로(310)는, 제3 NAND 게이트(NAND3)와 제9 인버터(INV9)를 포함한다. 제3 NAND 게이트(NAND3)의 제1 단자는, 제3 논리 회로(310)의 제1 단자로서 메모리 절체 신호(RA12T＿A)를 수신한다. 제3 NAND 게이트(NAND3)의 제2 단자는, 제3 논리 회로(310)의 제2 단자로서 제1 휴즈 신호(FUSE＿A)에 대응하는 제1 상태 신호(P64M＿A)를 수신한다.

제1 출력 스위치(320)의 제1 단자는 제1 메모리 데이터 신호(DATi＿A)를 수신한다. 제1 출력 스위치(320)의 제2 단자는 제1 출력 버퍼 단자(Nob1)에 결합된다. 제1 출력 스위치(320)의 제어 단자는 제3 논리 회로(310)의 출력 단자에 결합되고, 선택적으로, 제1 출력 스위치(320)의 제1 단자와 제1 출력 스위치(320)의 출력 단자를 온으로 하거나, 또는 제1 출력 스위치(320)의 제2 단자(즉, 제1 출력 버퍼 단자(Nob1))와 제1 출력 스위치(320)의 출력 단자를 온으로 한다. 제1 출력 스위치(320)는, 제5 N형 트랜지스터(MN5)와, 제5 P형 트랜지스터(MP5)와, 제6 N형 트랜지스터(MN6)와, 제6 P형 트랜지스터(MP6)를 포함한다. 트랜지스터(MN5) 및 트랜지스터(MP6)의 제어 단자는 모두 제3 NAND 게이트(NAND3)의 출력 단자에 결합된다. 트랜지스터(MP5) 및 트랜지스터(MN6)의 제어 단자는 모두 제9 인버터(INV9)의 출력 단자에 결합된다. 트랜지스터(MN5) 및 트랜지스터(MP5)의 제1 단자는 제1 메모리 데이터 신호(DATi＿A)를 수신한다. 트랜지스터(MN5) 및 트랜지스터(MP5)의 제2 단자는 제1 출력 스위치(320)의 출력 단자(N320)에 결합된다. 트랜지스터(MN6) 및 트랜지스터(MP6)의 제1 단자는 제1 출력 스위치(320)의 출력 단자(N320)에 결합되고, 트랜지스터(MN6) 및 트랜지스터(MP6)의 제2 단자는 제1 출력 버퍼 단자(Nob1)에 결합된다.

제1 출력단 회로(330)는, 제4 NAND 게이트(NAND4)와, 제10 인버터(INV10)와, 제5 NAND 게이트(NAND5)와, 제3 NOR 게이트(NOR3)와, 제7 N형 트랜지스터(MN7)와, 제7 P형 트랜지스터(MP7)를 포함한다. 제4 NAND 게이트(NAND4)의 제1 단자는, 제1 출력단 회로(330)의 제어 단자로서 제1 출력 유효 신호(OE＿A)를 수신한다. 제4 NAND 게이트(NAND4)의 제2 단자는 전원 전압을 수신한다. 제10 인버터(INV10)의 입력 단자는 제4 NAND 게이트(NAND4)의 출력 단자에 결합된다. 제5 NAND 게이트(NAND5)의 제1 단자는, 제1 출력단 회로(330)의 입력 단자로서 제1 출력 스위치(320)의 출력 단자(N320)에 결합된다. 제5 NAND 게이트(NAND5)의 제2 단자는 제10 인버터(INV10)의 출력 단자에 결합된다. 제3 NOR 게이트(NOR3)의 제1 단자는 제1 출력 스위치(320)의 출력 단자(N320)에 결합되고, 제3 NOR 게이트(NOR3)의 제2 단자는 제4 NAND 게이트(NAND4)의 출력 단자에 결합된다. 트랜지스터(MN7)의 제1 단자는 제1 출력단 회로(330)의 출력 단자에 결합되고, 그 제2 단자는 접지되고, 그 제어 단자는 제3 NOR 게이트(NOR3)의 출력 단자에 결합된다. 트랜지스터(MP7)의 제1 단자는 전원 전압에 결합되고, 그 제2 단자는 제1 출력단 회로(330)의 출력 단자에 결합되고, 그 제어 단자는 제5 NAND 게이트(NAND5)의 출력 단자에 결합된다. 제1 출력단 회로(330)의 출력 단자는, 제1 출력 버퍼(150)의 출력 단자가 된다.

제2 출력 버퍼(170)는, 제4 논리 회로(340)와, 제2 출력 스위치(350)와, 제2 출력단 회로(360)를 포함한다. 제4 논리 회로(340)는, 제6 NAND 게이트(NAND6)와 제11 인버터(INV11)를 포함한다. 제6 NAND 게이트(NAND6)의 제1 단자는, 제4 논리 회로(340)의 제1 단자로서 전원 전압(VDD)을 수신한다. 제6 NAND 게이트(NAND6)의 제2 단자는 제4 논리 회로(340)의 제2 단자로서 제2 휴즈 신호(FUSE＿B)에 대응하는 제2 상태 신호(P64M＿B)를 수신한다. 제11 인버터(INV11)의 입력 단자는 제6 NAND 게이트(NAND6)의 출력 단자에 결합된다.

제2 출력 스위치(350)는 제8 N형 트랜지스터(MN8)와, 제8 P형 트랜지스터(MP8)와, 제9 N형 트랜지스터(MN9)와, 제9 P형 트랜지스터(MP9)와, 제10 P형 트랜지스터(MP10)를 포함한다. 트랜지스터(MN8) 및 트랜지스터(MP9)의 제어 단자는 상기 제6 NAND 게이트의 상기 출력 단자에 결합된다. 트랜지스터(MP8), 트랜지스터(MN9) 및 트랜지스터(MP10)의 제어 단자는 각각 제6 NAND 게이트(NAND6)의 출력 단자에 결합된다. 트랜지스터(MN8) 및 트랜지스터(MP8)의 제1 단자는, 제2 출력 스위치(350)의 제2 단자로서 제2 출력 버퍼 단자(Nob2)에 결합된다. 트랜지스터(MN8)와 트랜지스터(MP8)의 제2 단자 및 트랜지스터(MN9)와 트랜지스터(MP9)의 제1 단자는 모두, 제2 출력 스위치(350)의 제1 단자로서 제2 메모리 데이터 신호(DATi＿B)를 수신한다. 트랜지스터(MN9)와 트랜지스터(MP9)의 제2 단자는 제2 출력 스위치(350)의 출력 단자(N350)에 결합된다. 트랜지스터(MP10)의 제1 단자는 제2 출력 스위치(350)의 출력 단자(N350)에 결합되고, 트랜지스터(MP10)의 제2 단자는 접지된다. 이에 따라, 제2 출력 스위치(350)는, 제2 상태 신호(P64M＿B)에 근거하여, 선택적으로, 제2 출력 스위치(350)의 제1 단자(즉, 제2 메모리 데이터 신호(DATi＿B))와 제2 출력 스위치(350)의 출력 단자(N350)를 온으로 하거나, 또는 제2 출력 스위치(350)의 제1 단자(제2 메모리 데이터 신호(DATi＿B))와 제2 출력 스위치(350)의 제2 단자(즉, 제2 출력 버퍼 단자(Nob2))를 온으로 한다. 제2 출력 스위치(350)의 제1 단자와 그 제2 단자가 서로 온으로 되는 경우, 제2 출력 스위치(350)는, 제2 출력 스위치(350)의 출력 단자(N350)를 접지한다.

제2 출력단 회로(360)는, 제7 NAND 게이트(NAND7)와, 제12 인버터(INV12)와, 제8 NAND 게이트(NAND8)와, 제4 NOR 게이트(NOR4)와, 제11 N형 트랜지스터(MN11)와, 제11 P형 트랜지스터(MP11)를 포함한다. 제7 NAND 게이트(NAND7)의 제1 단자는, 제2 출력단 회로(360)의 제어 단자로서 제2 출력 유효 신호(OE＿B)를 수신한다. 제7 NAND 게이트(NAND7)의 제2 단자는 제2 상태 신호(P64M＿B)를 수신한다. 제12 인버터(INV12)의 입력 단자는 제7 NAND 게이트(NAND7)의 출력 단자에 결합된다. 제8 NAND 게이트(NAND8)의 제1 단자는, 제2 출력단 회로(360)의 입력 단자로서 제2 출력 스위치(350)의 출력 단자(N350)에 결합된다. 제8 NAND 게이트(NAND8)의 제2 단자는 제12 인버터(INV12)의 출력 단자에 결합된다. 제4 NOR 게이트(NOR4)의 제1 단자는 제2 출력 스위치(350)의 출력 단자(N350)에 결합된다. 제4 NOR 게이트(NOR4)의 제2 단자는 제7 NAND 게이트(NAND7)의 출력 단자에 결합된다. 트랜지스터(MN11)의 제1 단자는 제2 출력단 회로(360)의 출력 단자에 결합되고, 그 제2 단자는 접지되고 그 제어 단자는 제4 NOR 게이트(NOR4)의 출력 단자에 결합된다. 트랜지스터(MP11)의 제1 단자는 전원 전압(VDD)에 결합되고, 그 제2 단자는 제2 출력단 회로(360)의 출력 단자에 결합되고, 그 제어 단자는 제8 NAND 게이트(NAND8)의 출력 단자에 결합된다. 제2 출력단 회로(360)의 출력 단자는, 제2 출력 버퍼(170)의 출력 단자가 된다.

도 4는, 본 발명의 실시예에 근거하는 스크라이브 라인이 이미 스크라이브 되어 있는 경우의 제1 신호 버퍼(114)와 제2 신호 버퍼(124)의 동작을 설명하는 파형도이다. 도 5는, 본 발명의 실시예에 근거하는 스크라이브 라인이 스크라이브 되어 있지 않은 경우의 제1 신호 버퍼(114)와 제2 신호 버퍼(124)의 동작을 설명하는 파형도이다. 도 4 및 도 5는, 스크라이브 라인(SL)이 이미 스크라이브 되어 있는 경우와 스크라이브 되어 있지 않은 경우의 복수의 신호 파형을 나타내고 있다. 클록 신호(CLK), 제1과 제2 액세스 신호(CE＿A, CE＿B), 메모리 데이터 액세스 신호(ADQi＿A와 ADQi＿B) 및 전원 전압(VDD)은 외부 신호(410)에 속한다. 클록 신호(CLK), 제1 액세스 신호(CE＿A), 메모리 데이터 액세스 신호(ADQi＿A) 및 전원 전압(VDD)은 도 1의 제1 패드(116)에 위치하고, 클록 신호(CLK), 제2 액세스 신호(CE＿B), 메모리 데이터 액세스 신호(ADQi＿B) 및 전원 전압(VDD)은 도 1의 제2 패드(126)에 위치한다.

제1과 제2 기동 신호(PONB＿A, PONB＿B), 제1과 제2 휴즈 신호(FUSE＿A, FUSE＿B), 제1과 제2 상태 신호(P64M＿A, P64M＿B), 제1과 제2 메모리 제어 신호(CEI＿A, CEI＿B), 제1과 제2 메모리 데이터 신호(DATi＿A, DATi＿B), 제1과 제2 출력 유효 신호(OE＿A, OE＿B) 및 메모리 절체 신호(RA12T＿A)는, 제1 칩(110)과 제2 칩(120) 사이의 내부 신호(420)에 속한다. 스크라이브 라인(SL)을 통과하는 와이어가 절단되어 있지 않은 경우, 내부 신호(420)는 모두 제1 신호 버퍼(114) 및 제2 신호 버퍼(124)에 의해 전송된다. 클록 신호(CLK)에서, 신호가 1회 상승과 하강하는 동안의 시간의 길이를 하나의 사이클 타임(cycle　time)(CT)으로 한다.

도 4와 도 2 및 도 3에서의 회로 구조를 참조하면, 스크라이브 라인은 이미 스크라이브 되어 있기 때문에, 도 1의 제1 칩(110) 및 제2 칩(120)은 각각 독립적으로 동작하여 32 M의 PSRAM을 실현한다. 초기화 시퀀스(initialization　sequence)의 기간(T1)에서, 제1과 제2 휴즈 신호(FUSE＿A, FUSE＿B)는, 제1 휴즈(119) 및 제2 휴즈(129)가 용단되어 있지 않음에 따라 「논리 로우」로 설정되고, 더불어 제1과 제2 상태 신호(P64M＿A, P64M＿B)도 「논리 로우」이다. 또한, 제1 칩(110)과 제2 칩(120)에서의 메모리 어레이에서 절환을 실시할 필요가 없기 때문에, 메모리 절체 신호(RA12T＿A)는 항상 「논리 로우」이다. 전원 전압(VDD)은 전원 입력에 의해 기간(T1)에서 서서히 「논리 하이」로 높아지고, 제1과 제2 기동 신호(PONB＿A, PONB＿B)는 전원 전압(VDD)이 「논리 하이」로 높아진 후에 처음으로 「논리 로우」에서 「논리 하이」로 변환된다.

서입 주기(T2)에서, 제1과 제2 액세스 신호(CE＿A, CE＿B)는 「논리 하이」에서 「논리 로우」로 변환되고, 제1과 제2 기동 신호(PONB＿A, PONB＿B)는 「논리 하이」이기 때문에, 제1과 제2 메모리 제어 신호(CEI＿A, CEI＿B)는 「논리 로우」에서 「논리 하이」로 변환된다. 메모리 데이터 액세스 신호(ADQi＿A, ADQi＿B)에서의 최초의 데이터 「W」는, 서입 주기(T2)에서 메모리 데이터 액세스 신호(ADQi＿A, ADQi＿B)에서의 데이터를 각각 제1 칩과 제2 칩의 메모리 어레이에 기억하는 것을 나타낸다. 즉, 메모리 데이터 액세스 신호(ADQi＿A, ADQi＿B)에서의 데이터(D1~D4)는, 메모리 데이터 신호(DATi＿A, DATi＿B)에 전송되어 각각 제1 칩의 메모리 어레이와 제2 칩의 메모리 어레이에 기억된다.

독취 주기(T3)에서, 제1과 제2 액세스 신호(CE＿A, CE＿B)는 「논리 하이」에서 「논리 로우」로 변환되고, 제1과 제2 기동 신호(PONB＿A, PONB＿B)는 「논리 하이」이기 때문에, 제1과 제2 메모리 제어 신호(CEI＿A, CEI＿B)는 「논리 로우」에서 「논리 하이」로 변환된다. 메모리 데이터 액세스 신호(ADQi＿A, ADQi＿B)에서의 최초의 데이터 「R」은, 독취 주기(T3)가 예정 주기 후(예를 들면, 독취 주기(T3)가 유효해진 후의 제8 개의 사이클 타임)에 제1 칩(110)과 제2 칩(120)의 메모리 어레이(112, 122)에 기억된 데이터를 메모리 데이터 신호(DATi＿A, DATi＿B)에 의해 독취(讀取, read)하며, 도 4에서의 화살표(430과 440)로 가리킨 바와 같다.

도 5와 도 2 및 도 3에서의 회로 구조를 참조하면, 스크라이브 라인(SL)이 스크라이브 되어 있지 않기 때문에, 도 1의 제1 칩(110)과 제2 칩(120)은 하나의 전체로서 동작하고, 또한 제1 신호 버퍼(114)와 제2 신호 버퍼(124)에 의해 내부 신호(420)를 전송하고, 64 M의 PSRAM을 실현한다. 또한, 제1 칩(110)과 제2 칩(120)이 제1 패드(116)를 공용하고 있기 때문에, 외부 신호(510)는, 제2 액세스 신호(CE＿B)를 가지지 않으며 제1 액세스 신호(CE＿A) 만을 가지고, 메모리 데이터 액세스 신호(ADQi＿B)를 가지지 않으며 메모리 데이터 액세스 신호(ADQi＿A) 만을 가진다.

초기화 시퀀스(initialization　sequence)의 기간(T1)에서, 제1과 제2 휴즈 신호(FUSE＿A, FUSE＿B)는, 제1 휴즈(119)와 제2 휴즈(129)가 이미 용단되어 있으므로 「논리 하이」로 설정되고, 더불어 제1과 제2 상태 신호(P64M＿A, P64M＿B)도 「논리 하이」이다. 또한, 제1 칩(110)과 제2 칩(120)에서의 메모리 어레이로 절환을 실시할 필요가 있기 때문에, 메모리 절체 신호(RA12T＿A)는, 상황에 따라 「논리 로우」또는 「논리 하이」를 조제(調製)하고, 제1 칩(110) 또는 제2 칩(120)에서의 메모리 어레이(112, 122)를 기억한다. 전원 전압(VDD)은 전원 입력에 의해 기간(T1)에서 서서히 「논리 하이」로 높아지고, 제1과 제2 기동 신호(PONB＿A, PONB＿B)는 전원 전압(VDD)이 「논리 하이」로 높아진 후에 처음으로 「논리 로우」에서 「논리 하이」로 변환된다.

서입 주기(T2)에서, 제1 액세스 신호(CE＿A), 제1과 제2 기동 신호(PONB＿A, PONB＿B) 및 제1과 제2 메모리 제어 신호(CEI＿A, CEI＿B)의 동작 원리는 도 4와 같다. 주의해야 할 것으로서, 제1과 제2 휴즈 신호(FUSE＿A, FUSE＿B)는 모두 「논리 하이」이기 때문에, 제1 메모리 제어 신호(CEI＿A)와 제2 메모리 제어 신호(CEI＿B)는 모두 제1 액세스 신호(CE＿A)와 같다. 메모리 데이터 액세스 신호(ADQi＿A, ADQi＿B)에서의 최초의 데이터 「W」는, 서입 주기(T2)에 메모리 데이터 액세스 신호(ADQi＿A)에서의 데이터를 제1 칩(110)과 제2 칩(120)의 메모리 어레이(112, 122)에 기억하고, 또한 메모리 절체 신호(RA12T＿A)에 의해, 데이터(D1~D4)를 제1 칩(110)의 메모리 어레이(112) 또는 제2 칩(120)의 메모리 어레이(122)에 서입(書入, write)하는 것을 결정한다. 즉, 메모리 데이터 액세스 신호(ADQi＿A, ADQi＿B)에서의 데이터(D1~D4)는 메모리 데이터 신호(DATi＿A와 DATi＿B) 중 하나에 전송되어 제1 칩(110)의 메모리 어레이(112) 또는 제2 칩(120)의 메모리 어레이(122)에 기억한다.

독취 주기(T3)에서, 제1 액세스 신호(CE＿A), 제1과 제2 기동 신호(PONB＿A, PONB＿B) 및 제1과 제2 메모리 제어 신호(CEI＿A, CEI＿B)의 동작 원리는 도 4와 같다. 메모리 데이터 액세스 신호(ADQi＿A)에서의 최초의 데이터 「R」은, 독취 주기(T3)가 예정 주기 후(예를 들면, 독취 주기(T3)가 유효해진 후의 제8 개의 사이클 타임)에 메모리 절체 신호 선택에 근거하여, 제1 칩(110)과 제2 칩(120)의 메모리 어레이(112, 122)에 기억된 데이터를 메모리 데이터 신호(DATi＿A 또는 DATi＿B)에 의해 독취하는 것을 나타내고, 도 5에서의 화살표(530과 540)로 가리킨 바와 같다.

상기와 같이, 본 발명의 메모리 디바이스는, 인접하는 2개의 칩에 메모리 어레이 및 관련 회로를 설치하고, 또한 이 2개의 칩에 각각 신호 버퍼를 설치한다. 이 2개의 신호 버퍼는, 적어도 하나의 와이어에 의해 서로 접속되고 이 와이어는, 제1 칩과 제2 칩 사이의 스크라이브 라인을 통과한다. 이 2개의 칩 사이의 스크라이브 라인이 스크라이브 되어 있지 않은 경우, 와이어가 정상적으로 신호를 2개의 신호 버퍼의 사이에서 전송 시킬 수 있기 때문에, 신호의 조작에 의해 이 2개의 칩의 기억 용량을 합칠 수 있고, 또한 그 중의 하나의 칩의 패드에만 접속해 메모리 디바이스의 작동을 실현할 수 있다. 한편, 이 2개의 칩 사이의 스크라이브 라인이 스크라이브 되어 있는 경우, 와이어가 이에 따라 스크라이브 되어 와이어의 양단이 플로팅 되기 때문에, 이 2개의 칩 위의 메모리 디바이스는 자기(自己) 혼자만 작동할 수 밖에 없으며, 기억 용량을 증가시킬 수 없다. 바꿔 말하면, 본 발명의 메모리 디바이스는, 인접하는 2개의 칩 사이의 스크라이브 라인이 스크라이브 되어 있는지 여부에 따라 메모리 디바이스의 기억 용량을 조정할 수 있다. 또한, 본 발명의 실시예는, 특수 설계한 신호 버퍼를 이용하여, 메모리 디바이스가, 일부의 접속점이 플로팅인 상황에서도 정상 작동 가능하게 할 수 있다.

본 발명은 이상의 실시예를 개시하고 있지만, 이는 본 발명을 한정하는 것이 아니라, 당업자는, 본 발명의 주지 및 범위를 일탈하지 않는 조건에서, 사소한 변동 및 수식(修飾)을 해도 무방하기 때문에, 본 발명의 보호 범위는 후(後)의 특허 청구의 범위에 한정한 내용을 기준으로 한다.

[산업상의 이용 가능성]

본 발명의 메모리 디바이스는, 메모리 디바이스의 기억 용량을 조정 가능하게 하는 데 이용할 수 있다.

100: 메모리 디바이스
110: 제1 칩
112, 122: 메모리 어레이
114: 제1 신호 버퍼
116: 제1 패드
118, 128: 주변 회로
119: 제1 휴즈
120: 제2 칩
124: 제2 신호 버퍼
126: 제2 패드
129: 제2 휴즈
130, CE＿AB, DATi＿AB: 와이어
140: 제1 입력 버퍼
150: 제1 출력 버퍼
160: 제2 입력 버퍼
170: 제2 출력 버퍼
210: 제1 논리 회로
220: 제1 입력 스위치
230: 제1 버퍼 회로
240: 제2 논리 회로
250: 제2 입력 스위치
260: 제2 버퍼 회로
310: 제3 논리 회로
320: 제1 출력 스위치
330: 제1 출력단 회로
340: 제4 논리 회로
350: 제2 출력 스위치
360: 제2 출력단 회로
410: 외부 신호
420: 내부 신호
430, 440, 530, 540: 화살표
510: 외부 신호
CT: 사이클 타임
NAND1~NAND8: NAND 게이트
NOR1~NOR4: NOR 게이트
INV1~INV12: 인버터
MN1~MN9, MN11: N형 트랜지스터
MP1~MP11: P형 트랜지스터
SL: 스크라이브 라인
CLK: 클록 신호
VDD: 전원 전압
T1: 초기화 시퀀스의 기간
T2: 서입 주기
T3: 독취 주기
CE＿A: 제1 액세스 신호
CE＿B: 제2 액세스 신호
ADQi＿A, ADQi＿B: 메모리 데이터 액세스 신호
PONB＿A: 제1 기동 신호
PONB＿B: 제2 기동 신호
FUSE＿A: 제1 휴즈 신호
FUSE＿B: 제2 휴즈 신호
P64M＿A: 제1 상태 신호
P64M＿B: 제2 상태 신호
CEI＿A: 제1 메모리 제어 신호
CEI＿B: 제2 메모리 제어 신호
DATi＿A: 제1 메모리 데이터 신호
DATi＿B: 제2 메모리 데이터 신호
OE＿A: 제1 출력 유효 신호
OE＿B: 제2 출력 유효 신호
RA12T＿A: 메모리 절체 신호

Claims

제1 메모리 어레이, 제1 신호 버퍼 및 복수의 제1 패드를 포함하는 제1 칩과,
제2 메모리 어레이, 제2 신호 버퍼 및 복수의 제2 패드를 포함하고, 상기 제2 신호 버퍼가 적어도 하나의 와이어에 의해 상기 제1 칩에서의 상기 제1 신호 버퍼에 결합되는 제2 칩을 포함하고,
그 중에서 상기 적어도 하나의 와이어가 상기 제1 칩과 상기 제2 칩과의 사이의 스크라이브 라인을 통과하고,
상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 스크라이브 되어 있지 않은 경우, 상기 제1 신호 버퍼 및 상기 제2 신호 버퍼가 상기 적어도 하나의 와이어에 의해 신호를 전송하고, 상기 제1 메모리 어레이 및 제2 메모리 어레이가 상기 제2 패드에 접속되지 않고, 상기 제1 패드에 공통으로 접속되는, 메모리 디바이스.
제1항에 있어서,
상기 스크라이브 라인의 위치가 상기 제1 패드의 설치 위치 및 상기 제2 패드의 설치 위치와 다른, 메모리 디바이스.
제1항에 있어서,
상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 이미 스크라이브 되어 있는 경우, 상기 제1 칩에서의 상기 제1 메모리 어레이가 상기 제1 패드에 접속되고, 상기 제2 칩에서의 상기 제2 메모리 어레이가 상기 제2 패드에 접속되는, 메모리 디바이스.
제1항에 있어서,
상기 제1 신호 버퍼가, 제1 입력 버퍼를 포함하고, 상기 제1 입력 버퍼의 출력 단자가 상기 제1 메모리 어레이를 제어하기 위한 제1 메모리 제어 신호를 제1 생성하고,
상기 제2 신호 버퍼가, 제2 입력 버퍼를 포함하고, 상기 제2 입력 버퍼의 출력 단자가 상기 제2 메모리 어레이를 제어하기 위한 제2 메모리 제어 신호를 제2 생성하고,
상기 제1 입력 버퍼가 제1 입력 버퍼 단자에 의해 입력 와이어에 결합되고, 상기 제2 입력 버퍼가 제2 입력 버퍼 단자에 의해 상기 입력 와이어에 결합되고,
그 중에서 상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 스크라이브 되어 있지 않은 경우, 상기 제1 입력 버퍼가 제1 휴즈 신호에 근거해 제1 액세스 신호를 상기 제1 입력 버퍼 단자에 전송하는 것을 결정하고, 상기 제2 입력 버퍼가 제2 휴즈 신호에 근거해 상기 입력 와이어에 의해 전송되는 상기 제1 액세스 신호를 상기 제2 입력 버퍼 단자에서 상기 제2 입력 버퍼의 상기 출력 단자로 전송하는 것을 결정하고, 상기 제1 메모리 제어 신호 및 상기 제2 메모리 제어 신호가 모두 상기 제1 액세스 신호와 같아지도록 하고,
상기 제1 액세스 신호가 상기 제1 패드에 의해 상기 제1 입력 버퍼로 전송되는, 메모리 디바이스.
제4항에 있어서,
상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 이미 스크라이브 되어 있는 경우, 상기 제1 입력 버퍼가, 상기 제1 패드가 수신한 상기 제1 액세스 신호를 상기 제1 입력 버퍼의 상기 출력 단자로 전송하고,
상기 제2 입력 버퍼가, 상기 제2 패드가 수신한 제2 액세스 신호를 상기 제2 입력 버퍼의 상기 출력 단자로 전송하는, 메모리 디바이스.
제4항에 있어서,
상기 제1 입력 버퍼가,
제1 단자가 제1 기동 신호를 수신하고, 제2 단자가 상기 제1 액세스 신호를 수신하는, 제1 논리 회로와,
제1 단자가 상기 제1 논리 회로의 출력 단자에 결합되고, 제2 단자가 상기 제1 입력 버퍼 단자에 결합되고, 제어 단자가 상기 제1 휴즈 신호를 수신하여, 그 상기 제1 단자와 상기 제2 단자를 온으로 하는지 여부를 결정하는, 제1 입력 스위치와,
입력 단자가 상기 제1 논리 회로의 상기 출력 단자에 결합되고, 출력 단자가 상기 제1 입력 버퍼의 상기 출력 단자가 되는, 제1 버퍼 회로를 포함하고,
상기 제1 논리 회로가,
제1 단자가 상기 제1 기동 신호에 결합되고 제2 단자가 전원 전압에 결합되는, 제1 NAND 게이트와,
제1 단자가 상기 제1 액세스 신호에 결합되고 제2 단자가 상기 제1 NAND 게이트의 출력 단자에 결합되고 출력 단자가 상기 제1 논리 회로의 상기 출력 단자인, 제1 NOR 게이트를 포함하고,
상기 제1 입력 스위치가,
입력 단자가 상기 제1 휴즈 신호를 수신하고, 출력 단자가 역방향의 상기 제1 휴즈 신호를 생성하는, 제1 인버터와,
입력 단자가 상기 제1 인버터의 상기 출력 단자에 결합되는, 제2 인버터와,
제어 단자가 상기 제2 인버터의 출력 단자에 결합되고, 제1 단자가 상기 제1 논리 회로의 상기 출력 단자에 결합되고, 제2 단자가 상기 제1 입력 버퍼 단자에 결합되는, 제1 N형 트랜지스터와,
제어 단자가 제1 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제1 논리 회로의 상기 출력 단자에 결합되고, 제2 단자가 상기 제1 입력 버퍼 단자에 결합되는, 제1 P형 트랜지스터를 포함하고,
상기 제1 버퍼 회로가,
제어 단자가 상기 전원 전압을 수신하고, 제1 단자가 상기 제1 논리 회로의 상기 출력 단자에 결합되는, 제2 N형 트랜지스터와,
제어 단자가 접지되고, 제1 단자가 상기 제1 논리 회로의 상기 출력 단자에 결합되고, 제2 단자가 상기 제2 N형 트랜지스터의 제2 단자에 결합되는, 제2 P형 트랜지스터와,
입력 단자가 제2 N형 트랜지스터의 제2 단자에 결합되는, 제3 인버터와,
입력 단자가 상기 제3 인버터의 출력 단자에 결합되고, 출력 단자가 상기 제1 입력 버퍼의 상기 출력 단자가 되는, 제4 인버터를 포함하는,
메모리 디바이스.
제5항에 있어서,
상기 제2 입력 버퍼가,
제1 단자가 제2 기동 신호를 수신하고, 제2 단자가 상기 제2 액세스 신호를 수신하는, 제2 논리 회로와,
제1 단자가 상기 제2 논리 회로의 출력 단자에 결합되고, 제2 단자가 상기 제2 입력 버퍼 단자에 결합되고, 제어 단자가 상기 제2 휴즈 신호를 수신하는 제2 입력 스위치와,
입력 단자가 상기 제2 입력 스위치의 출력 단자에 결합되고, 출력 단자가 상기 제2 입력 버퍼의 상기 출력 단자에 결합되는, 제2 버퍼 회로를 포함하고,
상기 제2 입력 스위치의 상기 제어 단자가, 선택적으로, 상기 제2 입력 스위치의 상기 제1 단자와 상기 제2 입력 스위치의 상기 출력 단자를 온으로 하거나, 또는 상기 제2 입력 스위치의 상기 제2 단자와 상기 제2 입력 스위치의 상기 출력 단자를 온으로 하고,
그 중에서, 상기 제2 논리 회로가,
제1 단자가 상기 제2 기동 신호를 수신하고, 제2 단자가 상기 제2 논리 회로의 출력 단자에 결합되는, 제2 NAND 게이트와,
제1 단자가 상기 제2 액세스 신호에 결합되고, 제2 단자가 상기 제2 NAND 게이트의 출력 단자에 결합되고, 출력 단자가 상기 제2 논리 회로의 상기 출력 단자인, 제2 NOR 게이트를 포함하고,
상기 제2 입력 스위치가, 입력 단자가 상기 제2 휴즈 신호를 수신하고, 출력 단자가 역방향의 상기 제2 휴즈 신호를 생성하는, 제5 인버터와,
입력 단자가 상기 제5 인버터의 상기 출력 단자에 결합되는, 제6 인버터와,
제어 단자가 상기 제6 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 입력 버퍼 단자에 결합되고, 제2 단자가 상기 제2 입력 스위치의 상기 출력 단자에 결합되는, 제3 N형 트랜지스터와,
제어 단자가 상기 제5 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 입력 버퍼 단자에 결합되고, 제2 단자가 상기 제2 입력 스위치의 상기 출력 단자에 결합되는, 제3 P형 트랜지스터와,
제어 단자가 상기 제5 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 논리 회로의 상기 출력 단자에 결합되고, 제2 단자가 상기 제2 입력 스위치의 상기 출력 단자에 결합되는, 제4 N형 트랜지스터와,
제어 단자가 상기 제6 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 논리 회로의 상기 출력 단자에 결합되고, 제2 단자가 상기 제2 입력 스위치의 상기 출력 단자에 결합되는, 제4 P형 트랜지스터를 포함하고,
상기 제2 버퍼 회로가, 입력 단자가 상기 제2 입력 스위치의 상기 출력 단자에 결합되는, 제7 인버터와,
입력 단자가 상기 제7 인버터의 출력 단자에 결합되고, 출력 단자가 상기 제2 입력 버퍼의 상기 출력 단자에 결합되는, 제8 인버터를 포함하는,
메모리 디바이스.
제1항에 있어서,
상기 제1 신호 버퍼가, 제1 출력 버퍼를 포함하고, 상기 제1 출력 버퍼의 출력 단자가 제1 메모리 데이터 신호를 상기 제1 패드에 제공하고,
상기 제2 신호 버퍼가, 제2 출력 버퍼를 포함하고, 상기 제2 출력 버퍼의 출력 단자가 제2 메모리 데이터 신호를 상기 제2 패드에 제공하고,
상기 제1 출력 버퍼가 제1 출력 버퍼 단자에 의해 출력 와이어에 결합되고, 상기 제2 출력 버퍼가 제2 출력 버퍼 단자에 의해 출력 와이어에 결합되고,
그 중에서 상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 스크라이브 되어 있지 않은 경우, 상기 제2 출력 버퍼가 제2 휴즈 신호에 근거해 제2 메모리 데이터 신호를 상기 제2 입력 버퍼 단자에 전송하는 것을 결정하고, 상기 제1 출력 버퍼가 제1 휴즈 신호 및 메모리 절체 신호에 근거해 상기 제1 메모리 데이터 신호 또는 상기 출력 와이어에 의해 전송되는 상기 제2 메모리 데이터 신호를 상기 제1 출력 버퍼의 상기 출력 단자로 전송하는 것을 결정하는
메모리 디바이스.
제8항에 있어서,
상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 이미 스크라이브 되어 있는 경우, 상기 제1 출력 버퍼가 상기 제1 메모리 데이터 신호를 상기 제1 패드로 전송하고, 상기 제2 출력 버퍼가 상기 제2 메모리 데이터 신호를 상기 제2 패드에 전송하는, 메모리 디바이스.
제8항에 있어서,
상기 제1 출력 버퍼가,
제1 단자가 상기 메모리 절체 신호를 수신하고, 제2 단자가 상기 제1 휴즈 신호에 대응하는 제1 상태 신호를 수신하는, 제3 논리 회로와,
제1 단자가 상기 제1 메모리 데이터 신호를 수신하고, 제2 단자가 상기 제1 출력 버퍼 단자에 결합되고, 제어 단자가 상기 제3 논리 회로의 출력 단자에 결합되는 제1 출력 스위치와,
입력 단자가 상기 제1 출력 스위치의 출력 단자에 결합되고, 제어 단자가 제1 출력 유효 신호를 수신하고, 출력 단자가 상기 제1 출력 버퍼의 상기 출력 단자가 되는, 제1 출력단 회로를 포함하고,
상기 제1 출력 스위치의 상기 제어 단자가, 선택적으로, 상기 제1 출력 스위치의 상기 제1 단자와 상기 제1 출력 스위치의 상기 출력 단자를 온으로 하거나, 또는 상기 제1 출력 스위치의 상기 제2 단자와 제1 출력 스위치의 상기 출력 단자를 온으로 하고,
상기 제3 논리 회로가, 제1 단자가 상기 메모리 절체 신호를 수신하고, 제2 단자가 상기 제1 휴즈 신호에 대응하는 상기 제1 상태 신호를 수신하는, 제3 NAND 게이트와,
입력 단자가 상기 제3 NAND 게이트의 출력 단자에 결합되는, 제9 인버터를 포함하고,
상기 제1 출력 스위치가, 제어 단자가 상기 제3 NAND 게이트의 상기 출력 단자에 결합되고, 제1 단자가 상기 제1 메모리 데이터 신호를 수신하고, 제2 단자가 상기 제1 출력 스위치의 상기 출력 단자에 결합되는, 제5 N형 트랜지스터와,
제어 단자가 상기 제9 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제1 메모리 데이터 신호를 수신하고, 제2 단자가 상기 제1 출력 스위치의 상기 출력 단자에 결합되는, 제5 P형 트랜지스터와,
제어 단자가 상기 제9 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제1 출력 스위치의 상기 출력 단자에 결합되고, 제2 단자가 상기 제1 출력 버퍼 단자에 결합되는, 제6 N형 트랜지스터와,
제어 단자가 상기 제3 NAND 게이트의 상기 출력 단자에 결합되고, 제1 단자가 상기 제1 출력 스위치의 상기 출력 단자에 결합되고, 제2 단자가 상기 제1 출력 버퍼 단자에 결합되는, 제6 P형 트랜지스터를 포함하고,
상기 제1 출력단 회로가, 제1 단자가 상기 제1 출력 유효 신호를 수신하고, 제2 단자가 전원 전압을 수신하는, 제4 NAND 게이트와,
입력 단자가 상기 제4 NAND 게이트의 출력 단자에 결합되는, 제10 인버터와,
제1 단자가 상기 제1 출력 스위치의 상기 출력 단자에 결합되고, 제2 단자가 상기 제10 인버터의 출력 단자에 결합되는, 제5 NAND 게이트와,
제1 단자가 상기 제1 출력 스위치의 상기 출력 단자에 결합되고, 제2 단자가 상기 제4 NAND 게이트의 상기 출력 단자에 결합되는, 제3 NOR 게이트와,
제1 단자가 상기 제1 출력단 회로의 상기 출력 단자에 결합되고, 제2 단자가 접지되고, 제어 단자가 상기 제3 NOR 게이트의 출력 단자에 결합되는, 제7 N형 트랜지스터와,
제1 단자가 상기 전원 전압에 결합되고, 제2 단자가 상기 제1 출력단 회로의 상기 출력 단자에 결합되고, 제어 단자가 상기 제5 NAND 게이트에 결합되는, 제7 P형 트랜지스터를 포함하는,
메모리 디바이스.
제10항에 있어서,
상기 제2 출력 버퍼가,
제1 단자가 상기 전원 전압을 수신하고, 제2 단자가 상기 제2 휴즈 신호에 대응하는 제2 상태 신호를 수신하는, 제4 논리 회로와,
제1 단자가 상기 제2 메모리 데이터 신호를 수신하고, 제2 단자가 상기 제2 출력 버퍼 단자에 결합되고, 제어 단자가 상기 제4 논리 회로의 출력 단자에 결합되는 제2 출력 스위치와,
입력 단자가 상기 제2 출력 스위치의 출력 단자에 결합되고, 제어 단자가 제2 출력 유효 신호를 수신하고, 출력 단자가 상기 제2 출력 버퍼의 상기 출력 단자가 되는, 제2 출력단 회로를 포함하고,
상기 제2 출력 스위치의 제어 단자가, 선택적으로, 상기 제2 출력 스위치의 상기 제1 단자와 상기 제2 출력 스위치의 상기 출력 단자를 온으로 하거나, 또는 상기 제2 출력 스위치의 상기 제1 단자와 상기 제2 출력 스위치의 상기 제2 단자를 온으로 하고, 그 중에서 상기 제2 출력 스위치의 상기 제1 단자와 상기 제2 단자가 서로 온으로 되었을 때, 상기 제2 출력 스위치가 상기 제2 출력 스위치의 상기 출력단을 접지하고,
그 중에서 상기 제4 논리 회로가, 제1 단자가 상기 전원 전압을 수신하고, 제2 단자가 상기 제2 휴즈 신호에 대응하는 상기 제2 상태 신호를 수신하는, 제6 NAND 게이트와,
입력 단자가 상기 제6 NAND 게이트의 출력 단자에 결합되는 제11 인버터
를 포함하고,
상기 제2 출력 스위치가, 제어 단자가 상기 제11 인버터의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 출력 버퍼 단자에 결합되고, 제2 단자가 상기 제2 메모리 데이터 신호를 수신하는, 제8 N형 트랜지스터와,
제어 단자가 상기 제6 NAND 게이트의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 출력 버퍼 단자에 결합되고, 제2 단자가 상기 제2 메모리 데이터 신호를 수신하는, 제8 P형 트랜지스터와,
제어 단자가 상기 제6 NAND 게이트의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 메모리 데이터 신호를 수신하고, 제2 단자가 상기 제2 출력 스위치의 출력 단자에 결합되는, 제9 N형 트랜지스터와,
제어 단자가 상기 제11 인버터의 상기 출력 단자에 결합되어 제1 단자가 상기 제2 메모리 데이터 신호를 수신하고, 제2 단자가 상기 제2 출력 스위치의 상기 출력 단자에 결합되는, 제9 P형 트랜지스터와,
제어 단자가 상기 제6 NAND 게이트의 상기 출력 단자에 결합되고, 제1 단자가 상기 제2 출력 스위치의 상기 출력 단자에 결합되고, 제2 단자가 접지되는, 제10 P형 트랜지스터를 포함하고,
상기 제2 출력단 회로가, 제1 단자가 상기 제2 출력 유효 신호를 수신하고, 제2 단자가 상기 제2 상태 신호를 수신하는, 제7 NAND 게이트와,
입력 단자가 상기 제7 NAND 게이트의 출력 단자에 결합되는, 제12 인버터와,
제1 단자가 상기 제2 출력 스위치의 상기 출력 단자에 결합되고, 제2 단자가 상기 제12 인버터의 출력 단자에 결합되는, 제8 NAND 게이트와,
제1 단자가 상기 제2 출력 스위치의 상기 출력 단자에 결합되고, 제2 단자가 상기 제7 NAND 게이트의 상기 출력 단자에 결합되는, 제4 NOR 게이트와,
제1 단자가 상기 제2 출력단 회로의 상기 출력 단자에 결합되고 제2 단자가 접지되고, 제어 단자가 상기 제4 NOR 게이트의 출력 단자에 결합되는, 제11 N형 트랜지스터와,
제1 단자가 전원 전압에 결합되고, 제2 단자가 상기 제2 출력단 회로의 상기 출력 단자에 결합되고, 제어 단자가 상기 제8 NAND 게이트의 출력 단자에 결합되는, 제11 P형 트랜지스터를 포함하는,
메모리 디바이스.
제4항에 있어서,
상기 제1 칩이,
상기 제1 신호 버퍼에 결합되고, 제1 휴즈의 용단 상태에 근거해 상기 제1 휴즈 신호를 제공하는, 제1 휴즈를 더 포함하고,
상기 제2 칩이,
상기 제2 신호 버퍼에 결합되고, 제2 휴즈의 용단 상태에 근거해 상기 제2 휴즈 신호를 제공하는, 제2 휴즈를 더 포함하고,
상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 스크라이브 되어 있지 않은 경우, 상기 제1 휴즈와 상기 제2 휴즈의 용단 상태가 컷 오프 이며, 상기 제1 휴즈 신호와 상기 제2 휴즈 신호가 논리 하이 이고,
상기 제1 칩과 상기 제2 칩과의 사이의 상기 스크라이브 라인이, 이미 스크라이브 되어 있는 경우, 상기 제1 휴즈와 상기 제2 휴즈의 용단 상태가 온 이며, 상기 제1 휴즈 신호와 상기 제2 휴즈 신호가 논리 로우 인, 메모리 디바이스.