CN1542853A - 数据处理器 - Google Patents

数据处理器 Download PDF

Info

Publication number
CN1542853A
CN1542853A CNA2004100329462A CN200410032946A CN1542853A CN 1542853 A CN1542853 A CN 1542853A CN A2004100329462 A CNA2004100329462 A CN A2004100329462A CN 200410032946 A CN200410032946 A CN 200410032946A CN 1542853 A CN1542853 A CN 1542853A
Authority
CN
China
Prior art keywords
transistor
voltage
data processor
data
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100329462A
Other languages
English (en)
Inventor
千叶胜一郎
司
奥村浩司
广
田中利广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1542853A publication Critical patent/CN1542853A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G9/00—Visual time or date indication means
    • G04G9/08—Visual time or date indication means by building-up characters using a combination of indicating elements, e.g. by using multiplexing techniques
    • G04G9/087—Visual time or date indication means by building-up characters using a combination of indicating elements, e.g. by using multiplexing techniques provided with means for displaying at will a time indication or a date or a part thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B3/00—Audible signalling systems; Audible personal calling systems
    • G08B3/10—Audible signalling systems; Audible personal calling systems using electric transmission; using electromagnetic transmission
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Microcomputers (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种数据处理器，其实现在片非易失性存储器的高速读取和改进缺陷修复效率。对于一个非易失性存储器，采用这样的非易失性存储单元，其分别具有包括ONO结构的存储器晶体管部分和用于选择该存储器晶体管部分的选择晶体管部分的分离栅极结构。该选择晶体管部分的栅极耐压值可以低于该存储器晶体管部分的栅极耐压值，使得它能够方便地增加读取速度。可以由该数据处理器的复位结构所读取的特定存储区域被分配到该非易失性存储器中的存储区域，并且修复信息等等被存储在该特定存储区域中。传送修复信息的内部电路把由该复制信息所指示的正常存储区域替换为冗余存储区域。因此，不需要用于电熔丝和激光熔丝的编程来指定要被修复的对象。

Description

数据处理器
对相关申请的交叉引用
本申请要求在2003年4月18日提交的日本专利申请JP2003-113555号的优先权，其内容被包含于此以供参考。
技术领域
本发明涉及一种具有电可擦除和可写入的非易失性存储器的数据处理器，特别涉及有效地应用于具有在片闪存的微计算机的技术。
背景技术
能够选择操作模式的技术允许内部电路控制内置于微计算机中的闪存的改写或者允许例如EPROM写入器这样的外部设备执行该控制的技术是现有的(参见专利文献1)。
现在有把用于修复在大规模集成电路中的缺陷或者用于调整的信息存储到一个在片闪存并且通过复位处理最初把该信息装载到一个相应电路的技术(参见专利文献2和3)。
应用于闪存等等的非易失性存储单元包括一个分离栅极型存储单元。一个分离栅极型存储单元具有两个晶体管；作为存储器部分的存储器MOS类型的晶体管、以及用于选择该存储器部分和读取信息的选择MOS类型的晶体管(非专利文献1、专利文献4和5以及专利文献6)。例如，非专利文献1的分离栅极型存储单元具有源、漏、浮置栅极和控制栅极。通过使用热电子的产生通过源侧注入方法把电荷注入到浮置栅极。在该浮置栅极中累积的电荷被从浮置栅极的尖端释放到控制栅极。在此时，需要把12V的高电压施加到控制栅极。作为一个电荷释放电极的控制栅极还作为用于读取的选择MOS型晶体管的栅极。
一个叠层栅型存储单元包括源、漏以及叠加在沟道形成区上的浮置栅极和控制栅极。通过使用热电子的产生把电荷注入到该浮置栅极。存储在该浮置栅极中的电荷被释放到该基片。在此时，需要把-10V的高负电压施加到该控制栅极。通过把3.3V的读取电压等等施加到控制栅极而执行读取操作(参见专利文献7)。
[专利文献1]
日本未审查专利公告No.Hei 5(1993)-266219
[专利文献2]
日本未审查专利公告No.2000-149588
[专利文献3]
日本未审查专利公告No.Hei 7(1995)-334999
[专利文献4)
美国专利No.4,659,828
[专利文献5]
美国专利No.5,408,115
[专利文献6]
日本未审查专利公告No.Hei 5(1993)-136422
[专利文献7]
日本未审查专利公告No.Hei 11(1999)-232886
[非专利文献1]
“IEEE，VLSI技术讨论会，1994文集”，pp.71-72
发明内容
从更高数据处理速度的观点来看，在非易失性存储器件中，高速读取操作是重要的。分离栅极型存储单元具有一种结构，其中该选择MOS晶体管还作为一个擦除电极。为了保证绝缘耐压，该栅绝缘膜的厚度必须与用于写入/擦除电压控制的高耐压MOS晶体管厚度相同。因此选择MOS晶体管的Gm(作为电流源性能的跨导)较小，并且其不能够保证足够的读取电流。在这种情况中，该分离栅极型存储单元不适用于以低电压进行高速操作。在叠层栅型单元的情况中，实现高耐压的厚栅氧化膜被用于该控制栅极，其在写入/擦除操作中被施加高电压，并且其使得在读取操作中的Gm较小。结果，不能够说该叠层栅型单元具有可以获得充足的读取电流的结构。
在专利文献4和5中公开的发明涉及写入和擦除操作，并且没有提到改进读取操作的性能。专利文献6公开一种类似于本发明的存储单元。但是，专利文献6是与把两个相邻栅极相互隔离的方法，并且没有公开读取性能。因此，为了使得该分离栅极型存储单元适合于要增加数据处理速度的数据处理器，还需要其他设备。
一些非易失性存储器采用层级位线结构。一种实现高速读取操作的技术是通过表面上减小存储单元在位线的寄生电容，使得该位线被设置在主位线和子位线的层级结构中，并且仅仅连接到要被选择的存储单元的子位线被选择，并且连接到主位线而实现的。但是，类似于叠层栅型存储单元，在写入时位线需要施加高电压，已经对MOS晶体管设置高耐压，用于有选择地把子位线连接到主位线。从而，进一步减小读取路径的Gm，并且通过层级位线结构实现的高处理速度不能够充分地发挥作用。
本发明的一个目的是从存储在非易失性存储器中存储的信息的读取路径中消除具有较大厚度的高耐压MOS晶体管。
本发明的另一个目的是提供一种能够以高速度从一个在片非易失性存储器读取所存储的信息的数据处理器。
从下文说明书的描述和附图中，本发明的上述和其他目的和新特征将变得清楚。
下面将简要地描述在说明书中公开的代表性发明的概括。
1.根据本发明的数据处理器具有在半导体基片上的多个内部电路，并且包含非易失性存储器和中央处理单元作为内部电路。该非易失性存储器包括一个存储器阵列，其具有通过在栅绝缘膜上叠加用于存储信息的电荷存储绝缘膜和存储器栅极而构成的电可擦除和可写入的非易失性存储单元，可以由该数据处理器的复位指令所读取的特定存储区域被提供在一部分存储器阵列中。从该特定存储区域读出的数据是修复信息，通过该修复信息可以用冗余存储区域替换在预定内部电路中的正常存储区域。因此，不需要电熔丝或激光熔丝的编程来指定要被修复的对象，并且可以提高修复一个缺陷的效率。
2.根据本发明的一种数据处理器具有半导体基片上的多个内部电路，并且包含非易失性存储器和中央处理单元作为内部电路。该非易失性存储器包括一个存储器阵列，其具有通过在栅绝缘膜上叠加用于存储信息的电荷存储绝缘膜和存储器栅极而构成的电可擦除和可写入的非易失性存储单元，可以由该数据处理器的复位指令所读取的特定存储区域被提供在一部分存储器阵列中。从该特定存储区域读出的数据是调整信息，通过调整信息可以调节预定内部电路的特性。因此，不需要电熔丝或激光熔丝的编程来调节电路特性，并且可以提高调节电路特性的效率。
3.根据本发明的一种数据处理器具有半导体基片上的多个内部电路，并且包含非易失性存储器和中央处理单元作为内部电路。该非易失性存储器包括一个存储器阵列，其具有通过在栅绝缘膜上叠加用于存储信息的电荷存储绝缘膜和存储器栅极而构成的电可擦除和可写入的非易失性存储单元。该数据处理器具有一个操作模式信号的输入端，该操作模式信号用于选择性地指定允许预定内部电路控制存储在所述非易失性存储器中的信息的改写的第一模式或者允许连接到该数据处理器的外部设备控制该改写的第二模式。在该数据处理器被安装在一个系统上之前，通过指定该第二模式，可以有效地写入一个程序、修复信息等等。在该数据处理器被安装在一个系统上之后，通过指定第一操作模式，可以改写在板上的非易失性存储器上的程序、修复信息等等。
4.根据本发明的一种数据处理器具有半导体基片上的多个内部电路，并且包含非易失性存储器和中央处理单元作为内部电路。该数据处理器具有一个操作模式信号的输入端，该操作模式信号用于选择性地指定允许第一内部电路控制存储在所述非易失性存储器中的信息的改写的第一模式或者允许连接到该数据处理器的外部设备控制该改写的第二模式。该非易失性存储器包括一个存储器阵列，其具有通过在栅绝缘膜上叠加用于存储信息的电荷存储绝缘膜和存储器栅极而构成的电可擦除和可写入的非易失性存储单元，并且可以由该数据处理器的复位指令所读取的特定存储区域被提供在一部分存储器阵列中。从该特定存储区域读出的数据是修复信息和调整信息，通过该修复信息可以用冗余存储区域来代替在第二内部电路中的普通存储区域，通过该调整信息可以调节第三内部电路的特性。
5.该非易失性存储单元具有分离栅极结构，包括用于存储信息的第一晶体管部分(23)和用于选择第一晶体管部分的第二晶体管部分(24)。该第一晶体管部分是MONOS类型，其具有该电荷存储绝缘膜(31)和存储器栅极(34)。该第二晶体管部分是MOS类型。
更加具体来说，该第一晶体管部分的沟道区和第二晶体管部分的沟道区彼此相邻，以及该第二晶体管部分的栅绝缘耐压值低于第一晶体管部分的栅绝缘耐压值。该第二晶体管部分的栅绝缘膜具有与作为中央处理单元的一个部件的MOS类型的晶体管的栅绝缘膜相同的厚度。
通过上述结构，在数据读取操作中，当该非易失性存储单元的第二晶体管部分被导通时，根据电流是否基于第一晶体管部分的阈值电压状态而流动，所存储的信息被读入一个位线。由于第二晶体管部分的栅极耐压低于第一晶体管部分的栅极耐压，与用于存储信息的MOS晶体管部分和用于选择的MOS晶体管部分具有高耐压的情况相比，可以相对于用于选择的MOS晶体管部分的较低栅极电压更加容易地获得相对较大的Gm。整个非易失性存储单元的电流源性能，即Gm，可以相对较大，并且实现增加读取速度。
例如，第一晶体管部分具有连接到源线的源线电极、连接到存储器栅极控制线的存储器栅极控制线、以及直接置于该存储器栅极之下的电荷存储绝缘膜。该第二晶体管部分包括连接到位线的位线电极以及连接到控制栅极控制线的控制栅极。
在该第一晶体管部分中设置相对较高的阈值电压的操作中，例如，一个高电压被施加到存储器栅极，该第二晶体管部分被导通，电流从该源线通向该位线，并且在第一和第二晶体管部分的边缘部分中产生的热电子被保存在该电荷存储绝缘膜中。在第一晶体管部分中设置相对较低的阈值电压的操作中，例如一个高电压被施加到该存储器栅极，该第二晶体管部分被导通，该地电势被施加到位线电极和源线电极，并且保存在绝缘电荷存储层中的热电子被释放到存储器栅极。因此，可以实现把相对较低的阈值电压或相对较高的阈值电压设置在第一晶体管部分中的操作，而不把高电压施加到该控制栅极控制线和位线。其保证第二晶体管部分的栅极耐压可以相对较低。
能够把位线连接到全局位线(GL)的开关MOS晶体管(39)可以被提供，以应用层级位线结构(分离的位线结构)。通过该分离的位线结构，在读取操作中，仅仅部分的非易失性存储单元被连接到该全局位线，从而在表面上减小位线上的寄生电容。这有助于实现更高速度的读取操作。由于不需要在擦除/写入操作中把高电压应用于该位线，因此开关MOS晶体管的栅氧化膜可以被形成为比第一晶体管部分更薄。简而言之，可以容易地给予该开关MOS晶体管相对较高的电流源性能，并且通过分离位线结构可以保证更高的读取操作速度。
作为一个更加详细的模式，该数据处理器具有用于驱动控制栅极控制线的第一驱动器(41)；用于驱动存储器栅极控制线的第二驱动器(42)；用于把该开关MOS晶体管驱动为导通状态的第三驱动器(43)；以及用于驱动该源线的第四驱动器(44)，该第一和第三驱动器使用第一电压作为一个工作电源，并且第二和第四驱动器使用比该第一电压更高的一个电压作为工作电源。
该数据处理器具有一个控制电路，在增加第一晶体管部分的阈值电压时，用于把该第一驱动器的操作电源设置为第一电压，把第四驱动器的操作电源设置为比第二电压更高的第三电压，并且使得热电子被从位线电极侧注入到一个电荷存储区域。
在减小第一晶体管部分的阈值电压时，该控制电路把第二驱动器的操作电源设置为比第三电压更高的第四电压，并且把来自该电荷存储区域的电子释放到该存储器栅极。
其阈值电压被设置为较低的第一晶体管部分可以是耗尽型的，并且其阈值电压被设置为较高的第一晶体管部分可以是增强型的。
在读取存储在非易失性存储单元中的信息时，该控制电路可以把第一驱动器的操作电源设置为第一电压，并且把该电路的地电势施加到该存储器栅极和源线电极。在读取操作时的电流方向是从该位线到源线的方向。
在读取存储在非易失性存储单元中的信息时，该控制电路可以把第一驱动器的操作电源设置为第一电压，并且把该电路的地电势施加到该存储器栅极和位线电极。在读取操作时的电流方向与上文所述的方向相反，为从源线到位线的方向。
附图说明
图1为作为本发明的一个实施例的微计算机的方框图。
图2为示出用于通过一个普通PROM写入器对闪存进行写入的微计算机的示意图。
图3示出用于通过CPU控制对闪存的改写的微计算机的示意图。
图4为示出用于闪存的分离栅极结构的非易失性存储单元的一个例子的示意垂直截面。
图5为代表性地示出图4的非易失性存储单元的特性的示意图。
图6为示出在该非易失性存储单元的擦除/写入状态的耗尽型和增强型的情况中的阈值电压状态的示意图。
图7为示出在该非易失性存储单元的擦除/写入状态的增强型的情况中的阈值电压状态的示意图。
图8为示出图5的非易失性存储单元的写入操作的示意图。
图9为示出该分离栅极型非易失性存储单元的另一个垂直截面结构的示意图。
图10为示出一个闪存的一般结构的方框图。
图11为示出用于在闪存的冗余修复的电路结构的方框图。
图12为示出电源电路的一个例子的电路图。
具体实施方式
微计算机
图1示出作为本发明的一个实施例的微计算机。在该图中所示的微计算机1形成在例如通过互补MOS(CMOS)集成电路制造技术由单晶硅等等所制成的半导体基片(半导体芯片)上。
微计算机1具有如下功能模块：用于控制整体的中央处理单元(CPU)2、中断控制器(INT)3、作为用于主要存储例如CPU2的OS(操作系统)这样的处理程序的非易失性存储器的ROM4、主要作为CPU2的工作区和作为用于暂时存储数据的存储器的RAM5、作为用于电可擦除和可写入地存储CPU2的处理程序、修复信息等等的非易失性存储器的闪存6、定时器7、串行通信接口(SCI)8、模/数转换器(A/D)9、直接存储器存取控制器(DMAC)10、输入/输出端口(I/O端口)11a至11i、时钟振荡器(CPG)12、电源电路13和系统控制器14。
该微计算机1具有地电平(VSS)、模拟地电平(AVSS)以及模拟电源电压电平(AVDD)的电源端作为外部电源端；以及复位端(RES)、待机端(STBY)、模式控制端(MD0、MD1和MD2)和时钟输入端(EXTAL、XTAL)。
微计算机1与根据输入到与CPG12的端子EXTAL和XTAL或端子EXTAL相连接的石英振荡器或外部时钟输入产生的参考时钟信号(系统时钟)φ同步地操作。该参考时钟信号φ的一个周期被称为一个状态。
微计算机1的功能块通过内部总线16相互连接。该微计算机1中具有未示出的总线控制器，用于控制该总线。内部总线16不仅包括一个地址总线(ABUS)和数据总线(DBUS)，而且还包括用于发送通过对读取信号、写入信号和总线大小信号(bus size signal)进行编码所获得的总线命令的控制总线。
由CPU2通过内部总线16读取/写入功能块。该内部总线16的数据总线宽度为32位。该ROM4和RAM5的读取/写入操作可以在一个状态中执行。
定时器7、SCI8、A/D转换器9、输入/输出端口(I/O)11a至11i、电源电路13和系统控制器14的控制寄存器被总称为内部I/O寄存器。该输入/输出端口11a至11i还作为地址总线、数据总线、控制总线、定时器7、SCI8、A/D转换器9的输入/输出端。
CPU2具有一个命令控制部分和执行部分。该命令控制部分控制命令获取并且解码所获取的命令。该执行部分通过根据解码结果执行操作数存取、算术和逻辑存取等等而执行该命令。
该中断控制器3接收来自定时器7、SCI8和A/D转换器9的中断信号和来自微计算机1的外部的中断信号，对该信号执行优先级控制和屏蔽控制，并且向CPU2请求中断。接收该中断请求的CPU2完成正在执行的命令，并且分支转移到根据该中断请求的处理。该CPU2例如在该处理结束时根据该中断请求执行返回命令，返回由该分支转移所中断的处理，并且重新开始中断的处理。
该电源电路13例如减小来自外部端子的3.3V(VDD＝3.3V以及VSS＝0V)的电源，并且把1.5V的内部电源(VDD＝1.5V和VSS＝0V)提供到该芯片。另外，该电源电路13还产生基片偏压等等，作为用于提供基片偏压的基片电源。
当复位端RES变为低电平或者操作功率被提供到电源端VDD时，例如在微计算机1中的CPU2这样的模块被复位。在此之后，当复位端RES从低电平变为高电平或者经过预定时间之后，该复位被取消。当该复位被取消时，该CPU2从预定开始地址读取命令，并且开始该命令的执行。
当复位端RES被提供到微计算机1时，例如CPU2这样的在片电路模块被复位。当由复位端RES导致的复位状态被取消时，该CPU2从预定控制程序的开始地址获取命令，并且开始执行该程序。
在闪存6中的信息被电擦除和写入所改写。在闪存6中的存储单元可以通过单个晶体管按照类似于EPROM的方式来构造。闪存6具有电擦除所有存储单元或者在一个块中的存储单元块(存储块)的功能。该闪存6具有多个存储块，每个作为可以在一个块中擦除的单元。一个小存储块的存储容量被设置为比该RAM5的存储容量更小。因此，该RAM5可以接收从一个小存储块传送的数据并且暂时保存该信息。按照这种方式，RAM5可以被用作为用于改写的工作区或数据缓冲区。
在微计算机1被安装在一个系统上的情况中，保存在闪存6中的信息可以被根据CPU2的控制而改写，并且还可以在例如普通PROM写入器这样的外部写入装置的控制下而被改写。该模式端MD0至MD2被用作为操作模式的输入端，用于有选择地指定使得CPU2控制闪存6的改写的第一操作模式或者用于允许外部写入装置控制闪存6的改写的第二操作模式。
该闪存6在存储器阵列的一部分中具有一个特定存储区域6A，其可以由到该微计算机1的复位指令所读取。作为微计算机1的复位处理的一部分，执行通过从系统控制器14输出的控制信号20读取特定存储区域6A的操作。该特定存储区域6A被用作为用于存储修复信息或调整信息的一个区域，该修复信息能够用一个冗余存储区域替换在例如闪存6或RAM5这样的预定内部电路中的普通存储区域，该调整信息能够调节例如电源电路13或A/D转换器9这样的预定内部电路的特性。从特定存储区域6A读出的所存储的信息被装载到寄存器17，被装载的修复信息18a和18b被传送到闪存6和RAM5，并且所装载的调整信息19a和19b被传送到电源电路13和A/D转换器9。
由普通PROM写入器进行信息的写入
图2为示出用于通过一个普通PROM写入器对闪存6进行写入的微计算机的示意图。模式端MD0至MD2被连接到系统控制器14。该系统控制器14解码来自模式端MD0至MD2的模式信号，确定第一和第二操作模式和其他操作模式中的哪一个模式被指定。当第二操作模式被指定时，该系统控制器14把一个I/O端口指定为与普通PROM写入器PRW的接口，并且控制闪存6，以由外部普通PROM写入器PRW直接存取。具体来说，用于对闪存6输入/输出数据的I/O端口PORTdata、用于把一个地址信号提供到闪存6的I/O端口PORTaddr和用于把各种控制信号提供到闪存6的I/O端口PORTcont被指定。另外，例如CPU2、RAM5和ROM4这样不直接与普通PROM写入器PRW执行的改写控制相关的在片功能模块的实际操作被抑制。例如，如图2中所示，通过CPU2和闪存6这样的在片功能模块之间的总线的连接通过为数据总线DBUS和地址总线ABUS设置的开关SWITCH来断开。该开关SWITCH可以被控制作为把来自例如CPU2这样的在片功能模块的数据输出到数据总线DBUS的电路的总线缓冲器或者用于把一个地址输出到地址总线ABUS或者例如传输门这样的一个三态(3态)门。响应第二操作模式，这种三态门被控制为进入截止状态(高阻状态)。在图2中，例如CPU2、RAM5和ROM4这样不与由普通PROM写入器PRW的改写控制直接联系的在片功能模块被来自待机端STBY的低电平待机信号设置为低功耗模式。另外，通过响应由模式信号MD0至MD2指定第二操作模式而把在片功能模块设置为低功耗模式，取代三态门的高阻控制，可以停止例如CPU2、RAM5和ROM4这样的不直接与普通PROM写入器PRW的改写控制相联系的在片功能模块的实际操作。
被设置在第二操作模式的I/O端口PORTdata、PORTaddr和PORTcont被通过转换插座SOCKET连接到普通PROM写入器PRW。该转换插座SOCKET具有I/O端口PORTdata、PORTaddr和PORTcont的端子结构以及标准存储器的端子结构。该相同功能的端子被在内部相互连接。
相对较大量的信息可以通过在微计算机1安装在一个板上，即一个系统上，之前使用PROM写入器PRW来初始写入数据或程序而由普通PROM写入器PRW有效地进行写入。
由CPU控制写入控制程序
图3示出用于通过CPU控制对闪存6的改写的微计算机的示意图。要由CPU2所执行的改写控制程序最初被普通PROM写入器PRW写入在闪存6中或者被保存在ROM4中。微计算机1被安装在一个预定系统上，其也被称为在机载状态。该I/O端口11a至11i和SCI8连接到该总线和系统上的外部电路。在这个状态中，当通过模式端MD0至MD2指定第一操作模式并且系统控制器14识别该模式时，CPU2根据已经写入在闪存6中的写入控制程序或保存在ROM4中的改写控制程序在闪存6中的改写或擦除和写入数据。
假设该改写控制程序和传送控制程序被预先写入在闪存6的预定存储区域中。当第一操作模式被指定时，CPU2执行传送控制程序，并且把该改写控制程序传送到RAM5。在传送完成之后，CPU2的处理被分支转移到执行在RAM5上的改写控制程序，以在闪存6上执行擦除和写入(包括检验)操作。当改写控制程序被保存在ROM4上，该传送控制程序是不必要的。当第一操作模式被指定时，该CPU2顺序地执行保存在ROM4中的改写控制程序，以在该闪存6上执行擦除和写入。
在CPU的控制下的写入被应用于在操作安装有微计算机1的系统时调整数据的情况，以及应用于在微计算机1被安装在该系统上的状态下(机载状态)作为防止程序中的缺陷而必须改变数据或程序、伴随着系统的升级而改变程序等等的情况中。按照这种方式，闪存6可以被改写而不从该系统上卸下该微计算机1。
闪存(Flash Memory)
图4为示出用于闪存6的分离栅极结构的非易失性存储单元(在下文中也简称为存储单元)的一个例子的示意垂直截面。一个非易失性存储单元21在形成于硅晶片中的p型阱区22中具有用于存储信息的第一MOS型晶体管部分23和用于选择第一晶体管部分23的第二MOS型晶体管部分(选择MOS晶体管部分)24。该第一晶体管部分23具有一个n型扩散层(n型杂质区)30作为连接到源线的源线电极、作为绝缘电荷存储层的电荷存储区域(例如，氮化硅膜)31、置于该电荷存储区域31的表面和背面上的绝缘膜(例如，氧化硅膜)32和33、用于在写入和擦除时施加高电压的存储器栅极(例如，n型多晶硅层)34、以及用于保护该存储器栅极的氧化膜(例如氧化硅膜)35。该绝缘膜32具有5nm的厚度，该电荷存储区域31具有10nm的厚度(在氧化硅膜中转化)，以及氧化膜33具有3nm的厚度。该第二晶体管部分24具有作为连接到位线的位线电极的n型扩散层(n型杂质区)36、栅绝缘膜(例如，氧化硅膜)37、控制栅极(例如，n型多晶硅层)38、以及用于绝缘控制栅极38和存储器栅极34的绝缘膜(例如，氧化硅膜)29。该选择MOS晶体管部分24的栅氧化膜具有与作为CPU2为代表的逻辑部分的一个部件的MOS晶体管的栅氧化膜相同的厚度。
当在第一MOS型晶体管部分23中的电荷存储区域31和置于电荷存储区域31的表面和背面上的绝缘膜32和33(其将被称为存储器栅极绝缘膜31、32和33)的总厚度为tm，该控制栅极38的栅绝缘膜37的厚度为tc，并且在控制栅极38和电荷存储区域31之间提供的绝缘膜的厚度为ti，满足关系tc＜tm≤ti。由于在栅绝缘膜37和存储器栅极绝缘膜31、32和33中的尺寸变化，第二晶体管部分24的绝缘耐压值比第一晶体管部分23的耐压值更低。
在位线电极36的部分中“漏”字表示该位线电极36在数据读取操作中作为晶体管的漏极，并且在扩散层30的部分中的“源”字表示扩散层30在数据读取操作中作为晶体管的源极。擦除/写入操作中，该漏极和源极的功能可以互换。
图5为代表性地示出图4的非易失性存储单元的特性的示意图。图5示出在一个层级位线结构中的非易失性存储单元21的连接形式。该位线电极36连接到子位线BL(在下文中，也简称为位线BL)，扩散层30连接到源线SL，该存储器栅极34连接到一个存储器栅极控制线ML，并且该控制栅极38连接到控制栅极控制线CL。该位线BL通过n沟道型开关MOS晶体管(ZMOS)39连接到主位线(也称为全局位线)GL。尽管未示出，但是多个非易失性存储单元21连接到该子位线BL，并且多个位线BL中的每个位线通过ZMOS39连接到一条主位线GL。
图5代表性地示出用于驱动控制栅极控制线CL的第一驱动器(字驱动器)41、用于驱动存储器栅极控制线ML的第二驱动器42、用于开关驱动ZMOS39的的第三驱动器(Z驱动器)43、以及用于驱动源线SL的第四驱动器44。该驱动器42和44采用高耐压MOS驱动器的形式，使用具有高栅绝缘耐压的MOS晶体管。该驱动器41和43由使用具有相对较低栅绝缘耐压的MOS晶体管的驱动器所构成。例如，每个驱动器41和43可以通过使用由CPU2所代表的逻辑部分的相同MOS晶体管所构成。
在一个写入操作中，其中相对较高的阈值电压被设置在非易失性存储单元21的第一晶体管部分23中，例如存储器栅极电压Vmg和源线电压Vs被设置为高电压，施加1.5V的电压作为控制栅极电压Vcg，0.8V的电压被设置用于写入选择位线，并且1.5V的电压被设置到写入不选择的位线。写入选择的位线的第二晶体管部分24被导通，以把来自扩散层30的电流通向位线电极36。这个足以把在控制栅极38侧上的电荷存储区域31周围产生的热电子存储到电荷存储区域31中。在通过使用作为几微安至几十微安的恒定电流的写入电流写入信息的情况中，写入选择的位线的电势不限于地电势。这足以施加上述大约0.8V的电压，并且使沟道电流通过。在写入操作中，对于n沟道型存储单元，扩散层30作为一个漏区，并且扩散层36作为一个源区。该写入方式是把热电子注入到源区侧。
在擦除操作中，其中相对较小的阈值电压被设置在第一晶体管部分23中，例如施加一个高电压，作为存储器栅极电压Vmg，以把在电荷存储区域31中保存的电子释放到存储器栅极34。在此时，该电路的地电势被施加到扩散层30。该第二晶体管部分24可以被设置为导通状态。
从在第一晶体管部分23上的写入/擦除操作可以看出，可以实现本发明而不把高电压施加到控制栅极控制线CL和位线BL。这保证第二晶体管部分24的栅极耐压可以相对较低。ZMOS39不需要具有高耐压。
尽管没有限制，但是如图6中所示，第一晶体管部分23在阈值电压被设置为较低的擦除状态中是耗尽型的，并且第一晶体管部分23在阈值电压被设置为较高的写入状态中是增强型的。在图6的擦除/写入状态中，该电路的地电压可以在读取操作中被施加到存储器栅极34。另外，在增加读取操作的速度的情况中，例如，电源电压Vdd可以被施加到存储器栅极34。另一方面，在把第一晶体管部分23设置在如图7中所示的增强型的擦除和写入状态的情况中，例如电源电压Vdd被在读取操作中施加到存储器栅极34。
在图6的阈值状态中，在读取图5的非易失性存储单元21的操作中，源线电压Vs被设置为0V，存储器栅极电压Vmg被设置为1.5V，并且要被选择用于读取的控制栅极电压Vcg被设置为1.5V的选择电平。当第二晶体管部分24被导通时，根据电流是否基于第一晶体管部分23的阈值电压状态而流动，读取存储在位线BL中的信息。第二晶体管部分24具有比第一晶体管部分23的栅极绝缘耐压更低的栅极绝缘耐压和相对较薄的栅氧化膜厚度。结果，与形成具有高耐压的用于存储信息的MOS晶体管和用于选择的MOS晶体管的情况相比，整个非易失性存储单元21的电流源性能可以制作得相对较高，并且可以增加数据读取速度。
尽管未示出，但是在非易失性存储单元21的读取操作中，电流的方向可以与正向方向相反。
图8为示出图5的非易失性存储单元的写入操作的器件截面视图。在该图的写入电压的状态中，6V的沟道被形成为接近于紧接着在电荷存储区域31之下的控制栅极38，并且紧接着在控制栅极38之下的沟道具有0V。利用该结构，紧接着在电荷存储区域31的控制栅极38侧之下形成强电场，热电子被产生并且存储在电荷存储区域31中。由于紧接着在控制栅极38之下的沟道具有0V，该控制栅极38的栅绝缘膜37的厚度被保证相同或者基本上与例如不需要具有高耐压的逻辑电路的多个MOS晶体管相同。在减小电流的情况中，紧接着在控制栅极38之下的沟道约具有0.8V。
紧接着在控制栅极38之下的电压在写入操作中不变为6V的原因是例如扩散层这样的高浓度杂质区不形成在阱区22中的位线电极36和扩散层30之间。如果形成扩散层，则在写入时的源电压被传送到扩散层。结果，需要使得在选择MOS晶体管部分中的栅绝缘膜变厚，并且变得难以实现高速读取。
图9示出根据本发明的非易失性存储单元1的另一个垂直截面结构。还可以把电荷存储区域31和存储器栅极34置于控制栅极38附近，并且使用存储器栅极34作为侧壁栅极。尽管未示出，但是对于电荷存储区域31，不限于采用被例如氮化硅膜这样的绝缘膜所覆盖的电荷俘获绝缘膜，而是可以采用由绝缘膜所覆盖的导电浮置栅极(例如，多晶硅电极)、由绝缘膜所覆盖的导电颗粒层等等。该导电颗粒层例如可以由多晶硅的纳米颗粒所构成。
图10为示出一个闪存6的一般结构。存储器阵列50具有参照图5所述的层级位线结构，并且具有非易失性存储单元21。一个驱动电路(DRV)51是包括驱动器41和43的电路块，并且选择一个驱动器来根据来自X地址解码器(XDCR)53的地址解码信号执行输出操作。一个驱动器电路(DRV)52具有驱动器42和44，并且选择一个驱动器来根据控制栅极控制线CL的状态等等来执行输出操作。一个读出放大电路和写入控制电路58连接到全局位线GL。该读出放大电路放大读到全局位线GL的数据，并且锁存该数据。该写入控制电路锁存要在写入操作中提供到该全局位线的写入控制信息。该读出放大电路和写入控制电路58被通过Y选择电路(YG)59连接到数据输入/输出缓冲器(DTB)60，并且可以与包含在内部总线16中的数据总线DBUS相接。在读取操作中，Y选择电路(YG)59根据从Y地址解码器(YDCR)54输出的地址解码信号选择锁存在读出放大器电路中的数据。所选择的读出数据可以被通过数据输入/输出缓冲器60输出到外部。在写入操作中，该Y选择电路59选择来自数据输入/输出缓冲器60的写入数据所对应的一条全局位线，并且使得该写入控制电路锁存该写入数据。
一个地址信号被从地址总线ABUS提供到一个地址缓冲器55，并且被从地址缓冲器55提供到X地址解码器53和Y地址解码器54。由电压产生电路(VS)57根据外部电源Vdd和Vss产生读取、擦除和写入操作所需的操作功率。例如，在图5中所示的写入操作电压假设为如下：Vdd＝1.5V、VCCE＝16V、VCCP＝13V和VCCD＝6V。
控制电路(CONT)56执行闪存6的读取操作、擦除操作和写入操作的控制次序和根据设置在控制寄存器64中的控制信息切换操作电源的控制。切换操作电源的控制是用于根据图5的操作模式以及根据读取操作、擦除操作或写入操作适当地切换驱动器41和44的操作电源的控制。
由修复信息修复缺陷
在图10中，从系统控制器14输出的控制信号20被提供到控制电路56，作为微计算机1的复位处理的一部分。该控制电路56响应控制信号20的指令执行读取存储器阵列50中的特定区域6A的操作，并且把修复信息18a和18b以及调整信息19a和19b装载到寄存器17中。装载到寄存器17中的修复信息18a和18b调整信息19a和19b由与时钟信号同步的相应电路6、5、13和9的寄存器锁存。从寄存器17到相应电路的信号路径由一条专用信号线所构成，但是不限于此。可以使用内部总线16来取代该专用信号线。
图11示出用于在闪存6的冗余修复的电路结构的一个例子。该存储器阵列50被分为多个存储块MBLK，作为普通存储区域，并且具有一个冗余存储块RBLK，作为一个冗余存储区域，用该冗余存储区域代替在该普通存储块MBLK单元上的一个缺陷区域。每个普通存储块MBLK和冗余存储块RBLK具有如图10中所示的存储器阵列。该特定区域6A被分配到预定普通存储块MBLK。对于每个普通存储块MBLK和冗余存储块RBLK，设置该驱动器电路51和52。该X地址解码器(XDCR)53具有对应于每个普通存储块MBLK的一个地址解码器ADC和修复解码器RDC，以及对应于冗余存储块RBLK的冗余地址解码器RADC和地址比较器ACMP。
从寄存器70输出的修复信息18a被提供到修复解码器RDC。该修复信息18a包括修复使能信息和修复地址信息。在微计算机1的复位处理中，修复信息18a最初被从寄存器17装载。该修复解码器RDC解码该修复信息，并且当修复使能信息表示一个使能状态时，解码由该修复地址信息所指定的存储块。例如，当普通存储块MBLK的数目为16个并且冗余存储块RBLK的数目为1个时，该修复解码器RDC解码4位的修复地址信息，并且当检测到其自身的普通存储块MBLK被指定时，使得对应于其自身的地址解码器ADC无效。该修复地址信息对应于一个地址信号的高位。该地址比较器ACMP把修复地址信息与该地址信号的高位相比较，并且当它们相互一致时，使得冗余地址解码器RADC有效。除了用于地址解码器ADC的地址信号的高位(修复地址信息的位数)之外，该冗余地址解码器RADC具有一个地址解码逻辑。因此，由该修复信息所指定的普通存储块MBLK可以用冗余存储块RBLK所代替。
利用该结构，不需要用于一个电熔丝或激光熔丝的编程来指定要被修复的对象。因此，可以提高该缺陷修复的修复效率。
尽管未示出，还可以类似地执行由修复信息对RAM5的缺陷修复。
这足以根据在制造微计算机1的处理过程中进行的器件测试的结果获得修复信息。在最初把修复信息写入到特定区域6A时，通过在第二模式中使用EPROM写入器而完成该操作。在微计算机1被安装在该系统上之后，在出现缺陷时，在剩余有可以用于修复的冗余结构的情况中，该修复信息可以以第一模式在板上改写。
由调整信息调节特性
图12示出电源电路13的一个例子。该电源电路13锁存调整信息19a，作为用于确定指定在电压调整寄存器75中的内部电源电压Vdd的电平的参考电压。响应一个复位指令，按照类似于修复信息的初始装载的方式，该调整信息19a最初被从闪存6通过寄存器17装载到寄存器75中。
内部电压Vdd被从由一个n沟道型MOS晶体管M5和一个电阻元件R5所构成的源跟随器电路输出。晶体管M5的导电性是由一个运算放大器AMP2所控制的负反馈。该电压Vdd被设置为与控制电压VDL1相等的逻辑。控制电压VDL1被从由n沟道型MOS晶体管M4和电阻元件R0至R4所构成的源跟随器电路输出。该晶体管4的导电性是由运算放大器AMP1所控制的负反馈。该反馈系统构成一个具有开关MOS晶体管M0至M3的调节电路，其可以通过电阻器R0至R4选择电阻分压比。开关MOS晶体管M0至M3中的任何一个由用于解码2位电压调整信息19a的解码器DEC1所选择。按照这种方式产生的反馈电压与通过运算放大器AMP1由参考电压产生电路VGE1所产生的参考电压相比较。该运算放大器AMP1执行负反馈控制，使得控制电压VDL1变为与参考电压Vref相等。
当由于制造工艺的影响导致电源电路13的器件特性相对较大地改变时，由解码器DEC1所选择的电阻分压比被改变，使得控制电压VDL1位于设计数值的所需范围内。用于该目的的信息可以预先从通过器件测试所掌握的电路特性来获得。如上文所述，足以最初在EPROM写入器模式等等中在闪存6内的特定区域6A内写入信息。当微计算机1被复位时，电压调整信息19a被最初从闪存6装载到电压调整寄存器75。
按照这种方式，可以改进调节电路特性的效率，而不需要用于电熔丝或激光熔丝来调节电路特性的编程。
尽管未示出，通过调整信息19b对A/D转换器9的转换特性调节还可以按照类似上述方式来执行。
尽管在此已经根据该实施例描述由本发明人所获得的方法，但是，显然本发明不限于该实施例，而是在不脱离其主旨的情况下可以有各种改变。
例如，在非易失性存储单元的阈值电压状态和写入/擦除状态之间的对应关系可以与上述方式相反地确定。非易失性存储单元的低阈值电压状态不一定由耗尽型来设置，而且可以由增强型来设置。该写入、擦除和读取的操作电压不限于在图5中的描述，而是可以适当地改变。
该擦除操作不限于把在电荷存储区域31中的电子释放到存储器栅极34的形式。在擦除操作中的电场的方向可以反向，并且在电荷存储区域31中的电子可以被释放到阱区22。
位线可能不采用对于全局位线的层级结构，而是可以连接到一个读出放大器或写入电路。
在非易失性存储单元的ONO结构中的厚度可以是与沟道区侧相距3nm(纳米)、26.5nm和0nm的组合或者5nm、10nm和3nm的组合。
内置于微计算机中的外围电路不限于上述实施例中所述的情况，而是可以适当地改变。
上文已经描述把由本发明人所实现的本发明主要应用于作为本发明的背景领域的微计算机上。但是本发明不限于此，而是可以广泛地应用于各种半导体数据处理器，例如系统在片LSI等等。
下面简单地描述由在本说明书中公开的一个代表性发明所获得的效果。
可以从存储在该在片非易失性存储器中的读取信息的路径消除有损于高速度的厚的高耐压MOS晶体管。
可以高速地从在片非易失性存储器读取所存储的信息。
不需要用于电熔丝或激光熔丝的编程来指定要被修复的对象，从而可以提高修复缺陷的效率。
不需要用于电熔丝或激光熔丝的编程来调节电路特性，从而可以提高调节电路特性的效率。
在一个数据处理器被安装在一个系统上之前，程序、修复信息等等可以被有效地写入在该非易失性存储器中。另外，在数据处理器被安装在该系统上之后，可以在片地改写在该非易失性存储器中的程序、修复信息等等。

Claims (13)

1.一种在半导体基片上的数据处理器，其中包括：
包含非易失性存储器和中央处理单元的多个内部电路，
其中该非易失性存储器包括一个存储器阵列，其中包含电可擦除和可写入的非易失性存储单元，每个非易失性存储单元包括栅绝缘膜、用于存储信息并且在该栅绝缘膜上的电荷存储绝缘膜、在该电荷存储绝缘膜上的存储器栅极，
其中该存储器阵列包括特定的存储区域，其能够响应一个复位指令而读取存储在该存储单元中的数据，以及
其中从所述特定存储区域读出的数据是用于利用在预定内部电路中的冗余存储区域替换在预定内部电路中的正常存储区域的修复信息。
2.一种在半导体基片上的数据处理器，其中包括：
包含非易失性存储器和中央处理单元的多个内部电路，
其中该非易失性存储器包括一个存储器阵列，其中包含电可擦除和可写入的非易失性存储单元，每个非易失性存储单元包括栅绝缘膜、用于存储信息并且在该栅绝缘膜上的电荷存储绝缘膜、在该电荷存储绝缘膜上的存储器栅极，
其中该存储器阵列包括特定的存储区域，其能够响应一个复位指令而读取存储在该存储单元中的数据，以及
其中从所述特定存储区域读出的数据是用于调节预定内部电路的特性的调整信息。
3.一种在半导体基片上的数据处理器，其中包括：
包含非易失性存储器和中央处理单元的多个内部电路，
其中该非易失性存储器包括一个存储器阵列，其中包含电可擦除和可写入的非易失性存储单元，每个非易失性存储单元包括栅绝缘膜、用于存储信息并且在该栅绝缘膜上的电荷存储绝缘膜、在该电荷存储绝缘膜上的存储器栅极，以及
其中该数据处理器包括一个操作模式信号的输入端，该信号用于有选择地指定允许预定内部电路控制存储在所述非易失性存储器中的信息的改写的第一模式或者允许连接到该数据处理器的外部设备控制该改写的第二模式。
4.根据权利要求1所述的数据处理器，
其中该非易失性存储单元包括用于存储信息的第一晶体管部分和用于选择该第一晶体管部分的第二晶体管部分，
其中该第一晶体管部分是MONOS类型，包括该电荷存储绝缘膜和存储器栅极，以及
其中该第二晶体管部分是MOS类型。
5.根据权利要求4所述的数据处理器，
其中该第一晶体管部分的沟道区和第二晶体管部分的沟道区彼此相邻，以及
其中该第二晶体管部分的栅绝缘耐压值低于第一晶体管部分的栅绝缘耐压值。
6.根据权利要求4所述的数据处理器，
其中该第一晶体管部分的沟道区和第二晶体管部分的沟道区彼此相邻，以及
其中该第二晶体管部分的栅绝缘膜具有与作为中央处理单元的一个部件的MOS类型的晶体管的栅绝缘膜相同的厚度。
7.根据权利要求5所述的数据处理器，
其中该第一晶体管部分包括连接到源线的源线电极、连接到存储器栅极控制线的存储器栅极、以及直接置于该存储器栅极之下的电荷存储绝缘膜，以及
其中该第二晶体管部分包括连接到位线的位线电极以及连接到控制栅极控制线的控制栅极。
8.根据权利要求7所述的数据处理器，进一步包括：
能够把该位线耦合到一个全局位线的开关MOS晶体管，
其中该开关MOS晶体管的栅氧化膜比第一晶体管部分的栅氧化膜更薄。
9.根据权利要求8所述的数据处理器，其中包括：
用于驱动控制栅极控制线的第一驱动器；
用于驱动存储器栅极控制线的第二驱动器；
用于把该开关MOS晶体管驱动为导通状态的第三驱动器；以及
用于驱动该源线的第四驱动器，
其中该第一和第三驱动器使用第一电压作为一个工作电源，并且第二和第四驱动器使用比该第一电压更高的一个电压作为工作电源。
10.根据权利要求9所述的数据处理器，其中进一步包括：
控制电路，在增加所述第一晶体管部分的阈值电压时，用于把第一驱动器的工作电源设置为第一电压，把该第四驱动器的工作电源设置为比第一电压更高的第二电压，把该第二驱动器的工作电源设置为比该第二电压更高的第三电压，并且使得热电子从位线电极侧注入到电荷存储区域中。
11.根据权利要求10所述的数据处理器，其中在降低该第一晶体管部分的阈值电压时，该控制电路把该第二驱动器的工作电源设置为比第三电压更高的第四电压，并且把来自该电荷存储区域的电子释放到存储器栅极。
12.根据权利要求11所述的数据处理器，其中其阈值被设置为较低的第一晶体管部分是耗尽型的，并且其阈值电压被设置为较高的第一晶体管部分是增强型的。
13.一种在半导体基片上的数据处理器，其中包括：
包含非易失性存储器和中央处理单元的多个内部电路，以及
操作模式信号的输入端，该信号用于有选择地指定允许第一内部电路控制存储在该非易失性存储器中的信息的改写的第一模式或者允许连接到该数据处理器的外部设备控制该改写的第二模式，
其中该非易失性存储器包括一个存储器阵列，其中包含电可擦除和可写入的非易失性存储单元，每个非易失性存储单元包括栅绝缘膜、用于存储信息并且在该栅绝缘膜上的电荷存储绝缘膜、在该电荷存储绝缘膜上的存储器栅极，
其中该存储器阵列包括特定存储区域，其能够响应一个复位指令而读取存储在该存储单元中的数据，以及
其中从所述特定存储区域读出的数据包括：
用于利用在第二内部电路中的冗余存储区域替换在第二内部电路中的正常存储区域的修复信息，以及
用于调节第三内部电路的特性的调整信息。
CNA2004100329462A 2003-04-18 2004-04-16 数据处理器 Pending CN1542853A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003113555A JP2004319034A (ja) 2003-04-18 2003-04-18 データプロセッサ
JP113555/2003 2003-04-18

Publications (1)

Publication Number Publication Date
CN1542853A true CN1542853A (zh) 2004-11-03

Family

ID=33157033

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100329462A Pending CN1542853A (zh) 2003-04-18 2004-04-16 数据处理器

Country Status (5)

Country Link
US (1) US20040207025A1 (zh)
JP (1) JP2004319034A (zh)
KR (1) KR20040090731A (zh)
CN (1) CN1542853A (zh)
TW (1) TW200502774A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
CN103971736A (zh) * 2013-01-28 2014-08-06 飞思卡尔半导体公司 编程分栅位单元
CN110998732A (zh) * 2017-08-04 2020-04-10 美光科技公司 输入缓冲器电路

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060007772A1 (en) * 2002-03-19 2006-01-12 O2Ic, Inc. Non-volatile memory device
US7186612B2 (en) * 2004-01-28 2007-03-06 O2Ic, Inc. Non-volatile DRAM and a method of making thereof
US20050219913A1 (en) * 2004-04-06 2005-10-06 O2Ic, Inc. Non-volatile memory array
US20060193174A1 (en) * 2005-02-25 2006-08-31 O2Ic Non-volatile and static random access memory cells sharing the same bitlines
JP4796360B2 (ja) 2005-09-07 2011-10-19 富士通セミコンダクター株式会社 冗長置換方法、半導体記憶装置及び情報処理装置
JP5266589B2 (ja) * 2009-05-14 2013-08-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
FR2959349B1 (fr) 2010-04-22 2012-09-21 Commissariat Energie Atomique Fabrication d'une memoire a deux grilles independantes auto-alignees
JP5492702B2 (ja) * 2010-08-25 2014-05-14 ルネサスエレクトロニクス株式会社 半導体装置
FR2968453B1 (fr) 2010-12-02 2013-01-11 Commissariat Energie Atomique Cellule memoire electronique a double grille et dispositif a cellules memoires electroniques a double grille
FR2985593B1 (fr) 2012-01-09 2014-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule memoire non volatile a double grille
FR2985592B1 (fr) 2012-01-09 2014-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule memoire non volatile a double grille
FR2988896B1 (fr) 2012-03-29 2014-04-25 Commissariat Energie Atomique Cellule memoire electronique a double grille et procede de fabrication d'une telle cellule
JP5814182B2 (ja) * 2012-05-25 2015-11-17 旭化成エレクトロニクス株式会社 基準電圧発生回路及び基準電圧発生方法
JP5749685B2 (ja) * 2012-05-25 2015-07-15 旭化成エレクトロニクス株式会社 基準電圧発生回路及び基準電圧発生方法
US9257182B2 (en) 2012-12-21 2016-02-09 Micron Technology, Inc. Memory devices and their operation having trim registers associated with access operation commands
FR3008229B1 (fr) 2013-07-05 2016-12-09 Commissariat Energie Atomique Procede de fabrication d'une cellule memoire electronique a double grille et cellule memoire associee
US9589805B2 (en) 2014-08-04 2017-03-07 Cypress Semiconductor Corporation Split-gate semiconductor device with L-shaped gate
KR20220124973A (ko) * 2021-03-04 2022-09-14 에스케이하이닉스 주식회사 반도체 집적 장치 및 그 동작 방법과, 이를 포함하는 데이터 처리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4659828A (en) * 1984-06-15 1987-04-21 Nalco Chemical Company Dimethyl sulfate quaternary ammonium salt of 1-acryloyl-4-methyl piperazine
TW231343B (zh) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
JPH07334999A (ja) * 1994-06-07 1995-12-22 Hitachi Ltd 不揮発性半導体記憶装置及びデータプロセッサ
JP3883687B2 (ja) * 1998-02-16 2007-02-21 株式会社ルネサステクノロジ 半導体装置、メモリカード及びデータ処理システム
JP4587500B2 (ja) * 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
CN101388247B (zh) * 2007-08-30 2012-12-05 英飞凌科技股份公司 存储单元装置、控制存储单元的方法、存储器阵列及电子设备
US9030877B2 (en) 2007-08-30 2015-05-12 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
CN103971736A (zh) * 2013-01-28 2014-08-06 飞思卡尔半导体公司 编程分栅位单元
CN103971736B (zh) * 2013-01-28 2019-10-18 恩智浦美国有限公司 编程分栅位单元
CN110998732A (zh) * 2017-08-04 2020-04-10 美光科技公司 输入缓冲器电路
CN110998732B (zh) * 2017-08-04 2024-03-29 美光科技公司 输入缓冲器电路

Also Published As

Publication number Publication date
TW200502774A (en) 2005-01-16
KR20040090731A (ko) 2004-10-26
US20040207025A1 (en) 2004-10-21
JP2004319034A (ja) 2004-11-11

Similar Documents

Publication Publication Date Title
CN1542853A (zh) 数据处理器
TWI317130B (en) A flash memory architecture with page mode erase using nmos and pmos row decoding scheme
US8331160B2 (en) Memory device having improved programming operation
US20120025869A1 (en) Non-volatile field programmable gate array
CN1269137C (zh) 半导体存储器件
JP2006059481A (ja) 半導体記憶装置
US8462559B2 (en) Memory erase methods and devices
CN1538449A (zh) 非易失性半导体存储装置、电子卡及电子装置
JP2009501406A (ja) 不揮発性メモリにおけるスナップバックを改良するための負電圧放電方式
CN1949522A (zh) 非易失性存储单元与集成电路
US8004904B2 (en) Semiconductor integrated circuit device
CN1315261C (zh) 比较电路及电源电路
CN1993682A (zh) 半导体集成电路
CN1617338A (zh) 半导体集成电路
CN1157737C (zh) 非易失性存储装置
CN1204497C (zh) 用于同时操作闪存的双端口内容可寻址内存
CN1832037A (zh) 非易失存储器和其驱动方法
CN1509477A (zh) 擦除后自动编程扰乱(apde)期间提高效率的快闪存储装置
TWI576856B (zh) 高電壓耐受性列驅動器
CN1275159C (zh) 结合基于输出的冗余的猝发读取
KR100506978B1 (ko) 휘발성 반도체 메모리의 제조공정에서 제조된 불휘발성메모리 셀 트랜지스터를 퓨즈소자로서 갖는 반도체 집적회로장치
CN1397951A (zh) 半导体存储器以及驱动半导体存储器的方法
US20110305084A1 (en) Non-volatile memory device
CN1705131A (zh) 非挥发性记忆体及其操作方法
CN1855502A (zh) 非挥发性存储器及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication