KR20220124973A - 반도체 집적 장치 및 그 동작 방법과, 이를 포함하는 데이터 처리 장치 - Google Patents

반도체 집적 장치 및 그 동작 방법과, 이를 포함하는 데이터 처리 장치 Download PDF

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Abstract

일 실시예에 의한 반도체 집적 장치는 전자 소자로 구성되는 복수의 기능 블록 및, 복수의 기능 블록을 제어하며, 파워-온 동작시 공급되는 입력 전원의 레벨에 기초하여 기능 블록 각각의 전압 트림값을 선택하여 복수의 기능 블록 각각으로 제공하는 프로세서를 포함하도록 구성하도록 구성될 수 있다.

Description

반도체 집적 장치 및 그 동작 방법과, 이를 포함하는 데이터 처리 장치{Semiconductor Integrated Apparatus and Operation Method Thereof, Data Processing Apparatus Having the Same}
본 기술은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 집적 장치 및 그 동작 방법과, 이를 포함하는 데이터처리 장치에 관한 것이다.
SoC(System on Chip)는 여러 가지 기능을 가진 복수의 전자 소자들을 하나의 칩으로 구현한 기술집약적 반도체 기술로, 주로 임베디드 시스템에 응용된다.
SoC는 시스템 전체를 제어하는 프로세서와 그 프로세서에 의해서 제어되는 다양한 IP(Intellectual Properties)로 구성될 수 있다. IP는 SoC에 집적될 수 있는 회로(circuit), 로직(logic) 등으로 지칭될 수 있는 기능 블록(Functional block), 또는 이들의 조합을 의미한다.
하나의 SoC에 집적되는 IP들은 동작 주파수, 전압 등 동작 특성이 상이하다. 동일한 IP라 하더라도 입력 전원에 따라 동작 특성이 달라질 수 있으므로 입력 전원에 따라 동작 전압을 트리밍할 필요가 있다.
본 기술의 실시예는 입력 전원 레벨이 상이한 호스트 장치 간에 호환될 수 있는 반도체 집적 장치 및 그 동작 방법과, 이를 포함하는 데이터 처리 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 집적 장치는 전자 소자로 구성되는 복수의 기능 블록; 및 상기 복수의 기능 블록을 제어하며, 파워-온 동작시 공급되는 입력 전원의 레벨에 기초하여 상기 기능 블록 각각의 전압 트림값을 선택하여 상기 복수의 기능 블록 각각으로 제공하는 프로세서;를 포함하도록 구성하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 반도체 집적 장치의 동작 방법은 전자 소자로 구성되는 복수의 기능 블록 및, 상기 복수의 기능 블록을 제어하는 프로세서를 포함하는 반도체 집적 장치의 동작 방법으로서, 상기 반도체 집적 장치의 파워-온 동작시 상기 프로세서가 입력 전원 레벨을 판단하는 단계; 상기 프로세서가 상기 입력 전원 레벨에 대응하는 상기 기능 블록 각각의 전압 트림값을 선택하는 단계; 및 상기 프로세서가 상기 선택한 전압 트림값을 상기 복수의 기능 블록 각각으로 제공하는 단계;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 처리 장치는 데이터가 저장되는 저장부; 및 호스트 장치의 요청에 응답하여 상기 저장부를 제어하여 데이터를 송수신하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 전자 소자로 구성되는 복수의 기능 블록; 및 상기 복수의 기능 블록을 제어하며, 파워-온 동작시 공급되는 입력 전원의 레벨에 기초하여 상기 기능 블록 각각의 전압 트림값을 선택하여 상기 복수의 기능 블록 각각으로 제공하는 프로세서;를 포함하도록 구성하도록 구성될 수 있다.
본 기술에 의하면, 호스트 장치에서 공급되는 전압 레벨에 적응적으로 IP의 동작 특성을 트리밍할 수 있다.
도 1은 일 실시예에 의한 반도체 집적 장치의 구성도이다.
도 2는 일 실시예에 의한 전압 트리밍부의 구성도이다.
도 3은 일 실시예에 의한 반도체 집적 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4는 일 실시예에 의한 데이터 처리 장치의 구성도이다.
도 5는 일 실시예에 의한 컨트롤러의 구성도이다.
도 6은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 7 및 도 8은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 반도체 집적 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 반도체 집적 장치(10)는 프로세서(110) 및 프로세서(110)의 제어에 따라 동작하는 복수의 IP(120-1~120-N)를 포함할 수 있다. 반도체 집적 장치(10)는 예를 들어 여러가지 기능을 가진 복수의 IP(120-1~120-N)들을 하나의 칩으로 구현한 SoC(System on Chip)일 수 있다. 반도체 집적 장치(10)가 임베디드 시스템에 적용될 수 있도록, 복수의 IP(120-1~120-N) 중 적어도 하나는 호스트 장치 또는 슬레이브 장치와 통신할 수 있는 인터페이스 IP일 수 있다.
일 실시예에서, 복수의 IP(120-1~120-N)는 CPU(central processing unit), GPU(graphics processing unit), NPU(Neural Network Processor), CP(Communication Processor), 멀티-코어 프로세서(multi-core processor)의 각 코어(core), PMU(power management unit), CMU(clock management unit), 시스템 BUS, 메모리, USB (universal serial bus), PCI(peripheral component interconnect), 디지털 신호 프로세서(digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스(wireless interface), 컨트롤러(controller), 임베디드 소프트웨어(embedded software), 코덱(codec), 비디오 모듈, 그래픽스 코어, 오디오 시스템, 휘발성 메모리, 비휘발성 메모리, 메모리 컨트롤러 등과 같은 기능 블록 중에서 선택되는 전자 시스템일 수 있다.
일 실시예에서, 프로세서(110)는 전압 트리밍부(20)를 포함할 수 있다.
각각의 IP(120-1~120-N)는 반도체 집적 장치(10)가 탑재된 장치 즉, 호스트 장치의 입력 전원에 따라 동작 특성이 달라질 수 있다. 예를 들어, 제 1 전원으로 동작하는 제 1 호스트 장치에서의 동작 전압 특성과, 제 2 전원으로 동작하는 제 2 호스트 장치에서의 동작 전압 특성은 상이할 수 있다.
따라서, 각 IP(120-1~120-N)에 대해 웨이퍼 레벨 테스트를 통해 호스트 장치의 입력 전원 레벨에 따른 동작 전압 특성을 측정하고, 전압 특성을 보정하기 위한 트림값을 결정하여 전압 트리밍부(20) 내의 저장 공간에 저장한다. 그리고 반도체 집적 장치(10)의 파워-온시 입력 전원 정보를 획득하고 그에 상응하는 IP(120-1~120-N)별 트림값을 선택하여 각각의 IP들(120-1~120-N)로 전달할 수 있다.
즉, 전압 트리밍부(20)는 입력 전원 레벨별로, 각 IP(120-1~120-N)들에 대한 전압 트림값을 저장하고 있으며, 입력 전원 정보에 대응하는 전압 트림값을 각 IP(120-1~120-N)로 제공하여 전압 특성 정보와 같은 동작 파라미터를 보정하도록 구성될 수 있다.
도 2는 일 실시예에 의한 전압 트리밍부의 구성도이다.
도 2를 참조하면, 전압 트리밍부(20)는 트리밍 제어부(210) 및 트림값 저장부(220)를 포함할 수 있다.
트리밍 제어부(210)는 반도체 집적 장치(10)의 파워-온 동작시 입력 전원 정보(VI)를 획득할 수 있다.
트림값 저장부(220)는 입력 전원 정보(VIx, x는 1이상 M 이하의 정수)에 대응하는 전압 트림값(TRIM_VI1, TRIM_VI2, TRIM_VI3, TRIM_VIm)을 저장할 수 있다. 전압 트림값(TRIM_VI1, TRIM_VI2, TRIM_VI3, TRIM_VIm)은 각 IP별로 설정될 수 있다(TRIM_VIx[1]~ TRIM_VIx[N]).
일 실시예에서, 트림값 저장부(220)는 E-Fuse를 포함하여 트림값에 따라 프로그램될 수 있으나 이에 한정되는 것은 아니다.
따라서, 반도체 집적 장치(10)가 제 1 입력 전원(VI1)으로 동작하는 호스트 장치에 채택된 경우에는 제 1 입력 전원에 대한 트림값(TRIM_VI1[1]~ TRIM_VI1[N])이 선택되어 각 IP(120-1~120-N)로 제공될 수 있다. 반도체 집적 장치(10)가 제 m 입력 전원(VIm)으로 동작하는 호스트 장치에 채택된 경우에는 제 m 입력 전원에 대한 트림값(TRIM_VIm[1]~ TRIM_VIm[N])이 선택되어 각 IP(120-1~120-N)로 제공될 수 있다.
반도체 집적 장치(10) 내에 구비된 IP들(120-1~120-N)의 전압 트림값이 고정되어 있는 경우에는 반도체 집적 장치(10)가 채택되는 호스트 장치의 입력 전원 별로 반도체 집적 장치(10)를 제조해야 하고, 그에 따른 복잡한 관리가 수반된다.
본 기술에 의하면, 입력 전원 레벨별로 각 IP(120-1~120-N)들에 대한 전압 트림값을 저장하고 입력 전원 정보에 대응하는 전압 트림값을 선택할 수 있다.
따라서, 호스트 장치에서 공급되는 전압 레벨에 적응적으로 IP의 동작 파라미터를 트리밍할 수 있고, 입력 전원 레벨이 상이한 호스트 장치들에 대한 호환성을 향상시킬 수 있다.
도 3은 일 실시예에 의한 반도체 집적 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 1 및 도 2에 도시한 반도체 집적 장치(10)가 호스트 장치에 탑재되어 파워온됨에 따라(S101), 트리밍 제어부(210)는 호스트 장치로부터 입력 전원 정보(VI)를 수신하여 레벨을 판단할 수 있다(S103).
트리밍 제어부(210)는 입력 전원 레벨 판단 결과에 기초하여 트림값 저장부(220)로부터 대응하는 트림값을 선택할 수 있다(S105). 트리밍 제어부(210)는 선택한 트림값을 각각의 IP들(120-1~120-N)로 전달하고(S107), 이에 따라 IP들(120-1~120-N)은 전압 특성 등과 같은 동작 파라미터를 보정할 수 있다.
도 4는 일 실시예에 의한 데이터 처리 장치의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 데이터 처리 장치(30)는 컨트롤러(310), 저장부(320) 및 버퍼 메모리(330)를 포함할 수 있다.
컨트롤러(310)는 도 1 및 도 2에 도시한 전압 트리밍부(20)를 포함할 수 있다.
컨트롤러(310)는 파워-온 동작시 호스트 장치로부터 입력 전압 정보(VI)를 획득하고, 이에 대응하는 각 IP별 트림값을 획득하도록 구성될 수 있다.
컨트롤러(310)는 호스트 장치(미도시)의 요청에 응답하여 저장부(Storage; 320)를 제어할 수 있다. 예를 들어, 컨트롤러(310)는 호스트 장치의 라이트 요청에 따라 저장부(320)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 리드 요청에 응답하여 저장부(320)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(320)는 컨트롤러(310)의 제어에 따라 데이터를 프로그램하거나 프로그램된 데이터를 출력할 수 있다. 저장부(320)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(320)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다.
저장부(320)는 복수의 비휘발성 메모리 장치를 포함할 수 있고, 각각의 비휘발성 메모리 장치는 복수의 다이들, 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(320)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell; SLC), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 엑스트라 레벨 셀(Extra-Level Cell; XLC)로 이루어질 수 있다.
버퍼 메모리(330)는 데이터 처리 장치(30)가 호스트 장치와 연동하여 데이터를 라이트하거나 읽는 등의 일련의 동작을 수행할 때 송수신되는 데이터를 임시 저장할 수 있는 공간으로 작용한다. 도 4에는 버퍼 메모리(330)가 컨트롤러(310) 외부에 위치하는 경우를 예로 들어 도시하였으나, 버퍼 메모리(330)는 컨트롤러(310) 내부에 구비될 수도 있음은 물론이다.
컨트롤러(310)가 저장부(320) 및 버퍼 메모리(330)와 데이터를 송수신하면서 호스트 장치의 요청을 처리하기 위하여, 컨트롤러(310)는 호스트 인터페이스, 저장부 인터페이스, 버퍼 메모리 인터페이스를 포함하는 복수의 IP와 복수의 IP를 제어하기 위한 프로세서가 하나의 칩으로 구현된 SoC일 수 있다.
도 5는 일 실시예에 의한 컨트롤러의 구성도이다.
도 5를 참조하면, 일 실시예에 의한 컨트롤러(310)는 프로세서(311), 호스트 인터페이스(313), RAM(315), ROM(317), 저장부 인터페이스(319), 버퍼 인터페이스(321) 및 직접 메모리 접근 회로(DMA, 323)를 포함할 수 있다.
프로세서(311)는 저장부(320)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(313), RAM(315), 버퍼 인터페이스(321) 및 저장부 인터페이스(319)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(311)는 데이터 처리 장치(30)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 프로세서(311)는 저장부(320)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등의 플래시 변환계층(FTL)의 기능, 저장부(320)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(313)는 프로세서(311)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(313)는 호스트 장치와 데이터 처리 장치(30) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 처리 장치(30)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
RAM(315)은 컨트롤러(310)의 동작에 필요한 데이터 또는 컨트롤러(310)에 의해 생성된 데이터를 저장할 수 있다.
ROM(317)은 컨트롤러(310)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
저장부 인터페이스(319)는 컨트롤러(310)와 저장부(320) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 저장부 인터페이스(319)는 프로세서(311)의 제어에 따라 버퍼 메모리(330)에 일시 저장된 데이터를 저장부(320)에 기입할 수 있다. 그리고 저장부(320)로부터 독출되는 데이터를 버퍼 메모리(330)로 전달하여 일시 저장할 수 있다.
버퍼 인터페이스(321)는 버퍼 메모리(330)와 컨트롤러(310) 간의 신호 송수신을 위한 통신 채널을 제공하고 버퍼 메모리(330)를 제어하도록 구성될 수 있다.
호스트 인터페이스(313), RAM(315), ROM(317), 저장부 인터페이스(319), 버퍼 인터페이스(321) 및 직접 메모리 접근 회로(DMA, 323)와 같은 다양한 IP들은 입력 전원 레벨에 따라 동작 전압 특성이 변동될 수 있다.
본 기술에 의한 컨트롤러(310)는 전압 트리밍부(20)를 구비하며, 입력 전원 정보에 대응하는 IP별 트림값을 선택하여 호스트 인터페이스(313), RAM(315), ROM(317), 저장부 인터페이스(319), 버퍼 인터페이스(321) 및 직접 메모리 접근 회로(DMA, 323)를 포함하는 각 IP들로 전달할 수 있다.
도 6은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 6을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 및 도 2에 도시한 반도체 집적 장치(10)와 같은 SOC로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블록들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)의 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 및 버퍼 메모리(1230)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 7 및 도 8는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 7을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 및 도 2에 도시한 반도체 집적 장치(10)와 같은 SOC로 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 8을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 및 도 2에 도시한 반도체 집적 장치(10)와 같은 SOC로 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 9는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 9를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 4의 데이터 처리 장치(30), 도 6의 데이터 저장 장치(1200), 도 7의 메모리 시스템(3200), 도 8의 메모리 시스템(4200)으로 구성될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 집적 장치
110 : 프로세서
120-1~120-N : IP
20 : 전압 트리밍부
210 : 트리밍 제어부
220 : 트림값 저장부

Claims (18)

  1. 전자 소자로 구성되는 복수의 기능 블록; 및
    상기 복수의 기능 블록을 제어하며, 파워-온 동작시 공급되는 입력 전원의 레벨에 기초하여 상기 기능 블록 각각의 전압 트림값을 선택하여 상기 복수의 기능 블록 각각으로 제공하는 프로세서;
    를 포함하도록 구성되는 반도체 집적 장치.
  2. 제 1 항에 있어서,
    상기 프로세서는, 상기 입력 전원의 레벨에 따른 상기 기능 블록별 전압 트림값을 저장하는 트림값 저장부; 및
    상기 입력 전원의 레벨 확인 결과에 따라 상기 트림값 저장부를 참조하여 상기 전압 트림값을 선택하고, 상기 선택한 전압 트림값을 상기 복수의 기능 블록 각각으로 제공하여 전압 특성 정보를 보정하도록 제어하는 트리밍 제어부;
    를 포함하도록 구성되는 반도체 집적 장치.
  3. 제 2 항에 있어서,
    상기 트림값 저장부는 E-Fuse를 포함하여 상기 트림값에 따라 프로그램되는 반도체 집적 장치.
  4. 제 1 항에 있어서,
    상기 복수의 기능 블록 및 상기 프로세서는 하나의 칩으로 집적되는 반도체 집적 장치.
  5. 제 1 항에 있어서,
    상기 복수의 기능 블록 중 적어도 하나는 호스트 인터페이스인 반도체 집적 장치.
  6. 제 1 항에 있어서,
    상기 복수의 기능 블록 중 적어도 하나는 저장부 인터페이스인 반도체 집적 장치.
  7. 전자 소자로 구성되는 복수의 기능 블록 및, 상기 복수의 기능 블록을 제어하는 프로세서를 포함하는 반도체 집적 장치의 동작 방법으로서,
    상기 반도체 집적 장치의 파워-온 동작시 상기 프로세서가 입력 전원 레벨을 판단하는 단계;
    상기 프로세서가 상기 입력 전원 레벨에 대응하는 상기 기능 블록 각각의 전압 트림값을 선택하는 단계; 및
    상기 프로세서가 상기 선택한 전압 트림값을 상기 복수의 기능 블록 각각으로 제공하는 단계;
    를 포함하도록 구성되는 반도체 집적 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 프로세서는 상기 입력 전원 레벨에 따른 상기 기능 블록별 전압 트림값을 저장하는 트림값 저장부를 포함하고,
    상기 전압 트림값을 선택하는 단계는, 상기 트림값 저장부를 참조하여 상기 전압 트림값을 선택하는 단계; 및
    상기 선택한 전압 트림값을 상기 복수의 기능 블록 각각으로 제공하여 전압 특성 정보를 보정하도록 제어하는 단계;
    를 더 포함하는 반도체 집적 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 트림값 저장부는 E-Fuse를 포함하여 상기 트림값에 따라 프로그램되는 반도체 집적 장치의 동작 방법.
  10. 제 7 항에 있어서,
    상기 복수의 기능 블록 및 상기 프로세서는 하나의 칩으로 집적되는 반도체 집적 장치의 동작 방법.
  11. 제 7 항에 있어서,
    상기 복수의 기능 블록 중 적어도 하나는 호스트 인터페이스인 반도체 집적 장치의 동작 방법.
  12. 제 7 항에 있어서,
    상기 복수의 기능 블록 중 적어도 하나는 저장부 인터페이스인 반도체 집적 장치의 동작 방법.
  13. 데이터가 저장되는 저장부; 및
    호스트 장치의 요청에 응답하여 상기 저장부를 제어하여 데이터를 송수신하는 컨트롤러;를 포함하고,
    상기 컨트롤러는, 전자 소자로 구성되는 복수의 기능 블록; 및
    상기 복수의 기능 블록을 제어하며, 파워-온 동작시 공급되는 입력 전원의 레벨에 기초하여 상기 기능 블록 각각의 전압 트림값을 선택하여 상기 복수의 기능 블록 각각으로 제공하는 프로세서;
    를 포함하도록 구성되는 데이터 처리 장치.
  14. 제 13 항에 있어서,
    상기 프로세서는, 상기 입력 전원의 레벨에 따른 상기 기능 블록별 전압 트림값을 저장하는 트림값 저장부; 및
    상기 입력 전원의 레벨을 판별한 결과에 따라, 상기 트림값 저장부를 참조하여 트림값을 선택하고, 상기 선택한 트림값을 상기 복수의 기능 블록 각각으로 제공하여 전압 특성 정보를 보정하도록 제어하는 트리밍 제어부;
    를 포함하도록 구성되는 데이터처리 장치.
  15. 제 14 항에 있어서,
    상기 트림값 저장부는 E-Fuse를 포함하여 상기 트림값에 따라 프로그램되는 데이터처리 장치.
  16. 제 13 항에 있어서,
    상기 복수의 기능 블록 및 상기 프로세서는 하나의 칩으로 집적되는 데이터 처리 장치.
  17. 제 13 항에 있어서,
    상기 복수의 기능 블록 중 적어도 하나는 호스트 인터페이스인 데이터 처리 장치.
  18. 제 13 항에 있어서,
    상기 복수의 기능 블록 중 적어도 하나는 저장부 인터페이스인 데이터 처리 장치.
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