KR20230001257A - 메모리 시스템 - Google Patents

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KR20230001257A
KR20230001257A KR1020210083938A KR20210083938A KR20230001257A KR 20230001257 A KR20230001257 A KR 20230001257A KR 1020210083938 A KR1020210083938 A KR 1020210083938A KR 20210083938 A KR20210083938 A KR 20210083938A KR 20230001257 A KR20230001257 A KR 20230001257A
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이의동
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은 제1 플래인 및 제2 플래인을 포함하는 비휘발성 메모리 장치; 및 상기 제1 플래인 및 상기 제2 플래인에 대한 시퀀셜 리드 요청에 응답하여, 상기 비휘발성 메모리 장치가 소정 상태에 있을 때 제1 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되, 상기 제1 동작을 수행하는 것은, 상기 제1 플래인에 대한 제1 싱글 플래인 노멀 리드 동작과 상기 제2 플래인에 대한 제2 싱글 플래인 노멀 리드 동작을 인터리빙 방식으로 수행하는 것을 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 시퀀셜 리드 요청의 처리 성능이 향상된 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예는 비휘발성 메모리 장치가 프로그램 서스펜드 상태에 있더라도 시퀀셜 리드 요청을 효율적으로 처리하는 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 제1 플래인 및 제2 플래인을 포함하는 비휘발성 메모리 장치; 및 상기 제1 플래인 및 상기 제2 플래인에 대한 시퀀셜 리드 요청에 응답하여, 상기 비휘발성 메모리 장치가 소정 상태에 있을 때 제1 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되, 상기 제1 동작을 수행하는 것은, 상기 제1 플래인에 대한 제1 싱글 플래인 노멀 리드 동작과 상기 제2 플래인에 대한 제2 싱글 플래인 노멀 리드 동작을 인터리빙 방식으로 수행하는 것을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 제1 플래인 및 제2 플래인을 포함하는 비휘발성 메모리 장치; 및 상기 제1 플래인 및 상기 제2 플래인에 대한 시퀀셜 리드 요청에 응답하여, 상기 비휘발성 메모리 장치가 프로그램 서스펜드 상태에 있을 때 제1 동작을 수행하고 상기 비휘발성 메모리 장치가 상기 프로그램 서스펜드 상태에 있지 않을 때 제2 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 제1 플래인 및 제2 플래인을 포함하는 비휘발성 메모리 장치; 및 상기 제1 플래인 및 상기 제2 플래인에 대한 시퀀셜 리드 요청에 응답하여, 제1 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되, 상기 제1 동작은, 인터리빙 방식으로 상기 제1 플래인으로부터 제1 데이터를 리드하고 상기 제2 플래인으로부터 제2 데이터를 리드하는 동작; 및 상기 제1 데이터를 상기 컨트롤러로 출력한 뒤, 상기 제2 데이터를 상기 컨트롤러로 출력하는 것과 병렬적으로 상기 제1 플래인으로부터 후속 데이터를 리드하는 동작을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 향상된 성능으로 시퀀셜 리드 요청을 처리할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 비휘발성 메모리 장치가 프로그램 서스펜드 상태에 있더라도 시퀀셜 리드 요청을 효율적으로 처리할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 본 발명의 실시 예에 따라, 제1 내지 제4 플래인들에 시퀀셜 데이터가 저장된 상태를 예시적으로 도시하는 도면,
도3은 도1의 비휘발성 메모리 장치가 제1 내지 제4 플래인들에 대해 멀티 플래인 노멀 리드 동작들을 연속적으로 수행하는 방법을 도시하는 도면,
도4는 도1의 비휘발성 메모리 장치가 제1 내지 제4 플래인들에 대해 멀티 플래인 캐시 리드 동작을 수행하는 방법을 도시하는 도면,
도5는 도1의 비휘발성 메모리 장치가 제1 내지 제8 싱글 플래인 노멀 리드 동작들을 제1 내지 제4 플래인들에 대해 인터리빙 방식으로 수행하는 방법을 도시하는 도면,
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 10은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive)를 포함할 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 지시에 따라 포그라운드 동작을 수행하기 위해 비휘발성 메모리 장치(120)를 제어할 수 있다. 포그라운드 동작은 호스트 장치의 지시, 즉, 라이트 요청 및 리드 요청에 따라 비휘발성 메모리 장치(120)에 데이터를 라이트하고 비휘발성 메모리 장치(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
또한, 컨트롤러(110)는 호스트 장치와 독립적으로 내부적으로 필요한 백그라운드 동작을 수행하기 위해서 비휘발성 메모리 장치(120)를 제어할 수 있다. 백그라운드 동작은 비휘발성 메모리 장치(120)에 대한 웨어 레벨링 동작, 가비지 컬렉션 동작, 소거 동작, 리드 리클레임 동작, 및 리프레시 동작 중 적어도 하나를 포함할 수 있다. 백그라운드 동작은 포그라운드 동작처럼 비휘발성 메모리 장치(120)에 데이터를 라이트하고 비휘발성 메모리 장치(120)로부터 데이터를 리드하는 동작을 포함할 수 있다.
비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다. 비휘발성 메모리 장치(120)는 컨트롤러(110)와 복수의 신호 라인들을 통해 연결될 수 있다.
비휘발성 메모리 장치(120)는 제1 내지 제4 플래인들(P1~P4) 및 제1 내지 제4 플래인들(P1~P4)에 각각 연결된 제1 내지 제4 버퍼 영역들(B1~B4)을 포함할 수 있다. 비휘발성 메모리 장치(120)는 제1 내지 제4 플래인들(P1~P4)을 플래인 단위로 액세스할 수 있다. 다시 말해, 비휘발성 메모리 장치(120)는 제1 내지 제4 플래인들(P1~P4) 중 어느 하나를 선택적으로 액세스할 수 있다. 또한, 비휘발성 메모리 장치(120)는 제1 내지 제4 플래인들(P1~P4)을 병렬적으로 액세스할 수 있다. 제1 내지 제4 플래인들(P1~P4) 각각은 복수의 블록들을 포함할 수 있다. 블록은 비휘발성 메모리 장치(120)가 소거 동작을 수행하는 단위일 수 있다. 각 블록은 복수의 페이지들을 포함할 수 있다. 페이지는 비휘발성 메모리 장치(120)가 리드 동작 또는 라이트 동작을 수행하는 단위일 수 있다.
제1 내지 제4 버퍼 영역들(B1~B4) 각각은 2개의 래치들을 포함할 수 있다. 예를 들어, 제1 버퍼 영역(B1)에 포함된 제1 래치(L1) 및 제2 래치(L2)는 제1 플래인(P1)에 연결되고, 컨트롤러(110)와 제1 플래인(P1) 사이에서 전송되는 데이터를 임시 저장하기 위해 사용될 수 있다. 도1에서 각 플래인은 2개의 래치들에 연결되지만, 실시 예에 따라 각 플래인은 그보다 많은 래치들에 연결될 수도 있다.
비휘발성 메모리 장치(120)는 프로그램 서스펜드 기능을 지원할 수 있다. 구체적으로, 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 수행 중이던 프로그램 동작을 중단하고 중단된 프로그램 동작을 재개할 수 있다. 비휘발성 메모리 장치(120)는 프로그램 서스펜드 상태에서 라이트 데이터를 제1 내지 제4 버퍼 영역들(B1~B4)에 유지할 수 있다. 프로그램 서스펜드는 다양한 이유에 의해 진행될 수 있다. 예를 들어, 수행 중이던 프로그램 동작보다 더 급하게 다른 동작을 처리해야 할 때, 프로그램 동작은 중단될 수 있다.
도2는 본 발명의 실시 예에 따라, 제1 내지 제4 플래인들(P1~P4)에 시퀀셜 데이터(D1~D8)가 저장된 상태를 예시적으로 도시하는 도면이다.
도2를 참조하면, 제1 플래인(P1)은 제1 및 제5 메모리 영역들(M1, M5)을 포함하고, 제2 플래인(P2)은 제2 및 제6 메모리 영역들(M2, M6)을 포함하고, 제3 플래인(P3)은 제3 및 제7 메모리 영역들(M3, M7)을 포함하고, 제4 플래인(P4)은 제4 및 제8 메모리 영역들(M4, M8)을 포함할 수 있다. 제1 내지 제8 메모리 영역들(M1~M8)은 제1 메모리 영역(M1)부터 제8 메모리 영역(M8)까지의 순서로 데이터를 저장할 수 있다.
따라서, 컨트롤러(110)는 시퀀셜 데이터(D1~D8)를 제1 메모리 영역(M1)부터 제8 메모리 영역(M8)까지에 각각 저장할 수 있다. 이 경우 호스트 장치로부터 시퀀셜 데이터(D1~D8)에 대한 시퀀셜 리드 요청을 수신할 때, 컨트롤러(110)는 제1 내지 제4 플래인들(P1~P4)을 반복적으로 액세스해야 할 것이다. 컨트롤러(110)는 제1 내지 제4 플래인들(P1~P4)을 다양한 방법으로 액세스하여 시퀀셜 데이터(D1~D8)를 효율적으로 리드할 수 있다.
다시 도1을 참조하면, 컨트롤러(110)는 호스트 장치로부터 전송된 시퀀셜 리드 요청에 응답하여, 제1 동작을 수행하도록 비휘발성 메모리 장치(120)를 제어할 수 있다. 제1 동작을 수행하는 것은, 제1 내지 제4 플래인들(P1~P4)에 대한 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)을 인터리빙 방식으로 수행하는 것을 포함할 수 있다. 이와 같은 동작을 제어하기 위해, 컨트롤러(110)는 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)을 각각 지시하는 제1 내지 제4 싱글 플래인 노멀 리드 커맨드들(SPNRC1~SPNRC4)을 비휘발성 메모리 장치(120)로 순차적으로 전송할 수 있다.
제1 동작을 수행하는 것은, 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)에 의해 제1 내지 제4 플래인들(P1~P4)로부터 각각 리드된 제1 내지 제4 데이터를 컨트롤러(110)로 순차적으로 출력하는 것을 더 포함할 수 있다. 또한 제1 동작을 수행하는 것은, 제1 데이터를 출력한 뒤, 제2 데이터를 출력하는 것과 병렬적으로 제1 플래인(P1)에 대한 후속 싱글 플래인 노멀 리드 동작을 수행하는 것을 더 포함할 수 있다. 이와 같은 동작을 제어하기 위해, 컨트롤러(110)는, 제1 데이터가 출력된 뒤, 제2 데이터의 출력을 지시하기 전에, 후속 싱글 플래인 노멀 리드 동작을 지시하는 후속 싱글 플래인 노멀 리드 커맨드를 비휘발성 메모리 장치(120)로 전송할 수 있다. 제1 동작을 수행하는 것은, 제2 내지 제4 플래인들(P2~P4)에 대해서도 후속 싱글 플래인 노멀 리드 동작들을 인터리빙 방식으로 각각 수행하는 것을 더 포함할 수 있다.
실시 예에 따라, 컨트롤러(110)는 호스트 장치로부터 전송된 시퀀셜 리드 요청에 응답하여, 제2 동작을 수행하도록 비휘발성 메모리 장치(120)를 제어할 수 있다. 제2 동작을 수행하는 것은, 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 노멀 리드 동작을 수행하고, 멀티 플래인 노멀 리드 동작에 의해 제1 내지 제4 플래인들(P1~P4)로부터 리드된 데이터를 컨트롤러(110)로 출력하는 것과 병렬적으로 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 캐시 리드 동작을 수행하는 것을 포함할 수 있다. 이와 같은 동작을 제어하기 위해, 컨트롤러(110)는, 멀티 플래인 노멀 리드 동작이 완료된 뒤, 데이터의 출력을 지시하기 전에, 멀티 플래인 캐시 리드 동작을 지시하는 멀티 플래인 캐시 리드 커맨드를 비휘발성 메모리 장치(120)로 전송할 수 있다.
실시 예에 따라, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 소정 상태에 있을 때 제1 동작을 수행하도록 제어하고, 비휘발성 메모리 장치(120)가 소정 상태에 있지 않을 때 제2 동작을 수행하도록 제어할 수 있다. 소정 상태는 프로그램 서스펜드 상태를 포함할 수 있다.
제1 동작은 플래인 인터리빙 리드 동작으로 언급될 수 있다. 제2 동작은 멀티 플래인 리드 동작으로 언급될 수 있다. 상술한 동작 방법에 의해, 컨트롤러(110)는 시퀀셜 리드 요청을 신속하게 처리할 수 있다.
도1에서 비휘발성 메모리 장치(120)는 4개의 제1 내지 제4 플래인들(P1~P4)을 포함하지만, 실시 예에 따라 비휘발성 메모리 장치(120)는 그보다 적은 또는 그보다 많은 플래인들을 포함할 수도 있다.
비휘발성 메모리 장치(120)는 하나 이상의 메모리 칩들, 하나 이상의 다이들, 또는 하나 이상의 메모리 패키지들을 포함할 수 있다.
비휘발성 메모리 장치(120)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
도3은 도1의 비휘발성 메모리 장치(120)가 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 노멀 리드 동작들을 연속적으로 수행하는 방법을 도시하는 도면이다.
도3을 참조하면, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 제1 내지 제4 플래인들(P1~P4)에 대해 제1 멀티 플래인 노멀 리드 동작(MPNR1)을 수행하도록 제어할 수 있다. 제1 멀티 플래인 노멀 리드 동작(MPNR1)은 제1 내지 제4 플래인들(P1~P4)로부터 제1 내지 제4 데이터(D1~D4)를 병렬적으로 동시에 리드하기 위한 동작일 수 있다. 예를 들어, 컨트롤러(110)는 제1 멀티 플래인 노멀 리드 동작(MPNR1)을 지시하는 제1 멀티 플래인 노멀 리드 커맨드(MPNRC1)를 비휘발성 메모리 장치(120)로 전송할 수 있다.
비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 제1 내지 제4 플래인들(P1~P4)에 대해 제1 멀티 플래인 노멀 리드 동작(MPNR1)을 수행할 수 있다. 제1 내지 제4 데이터(D1~D4)는 제1 멀티 플래인 노멀 리드 동작(MPNR1)에 의해 제1 내지 제4 플래인들(P1~P4)로부터 제1 내지 제4 버퍼 영역들(B1~B4)로 병렬적으로 동시에 리드될 수 있다.
비휘발성 메모리 장치(120)는 제1 멀티 플래인 노멀 리드 동작(MPNR1)을 수행한 뒤, 컨트롤러(110)의 제어에 따라 제1 내지 제4 데이터(D1~D4)를 컨트롤러(110)로 순차적으로 출력할 수 있다. 즉, 제1 내지 제4 데이터(D1~D4)는 제1 내지 제4 플래인들(P1~P4)로부터 병렬적으로 동시에 리드되더라도, 컨트롤러(110)와 비휘발성 메모리 장치(120) 사이에 연결된 동일한 데이터 라인을 통해 제1 내지 제4 버퍼 영역들(B1~B4)로부터 컨트롤러(110)로 순차적으로 전송될 수 있다.
이어서 컨트롤러(110)는 비휘발성 메모리 장치(120)가 제1 내지 제4 플래인들(P1~P4)에 대해 제2 멀티 플래인 노멀 리드 동작(MPNR2)을 수행하도록 제어할 수 있다. 제2 멀티 플래인 노멀 리드 동작(MPNR2)은 제1 내지 제4 플래인들(P1~P4)로부터 제5 내지 제8 데이터(D5~D8)를 병렬적으로 동시에 리드하기 위한 동작일 수 있다. 예를 들어, 컨트롤러(110)는 제1 내지 제4 데이터(D1~D4)가 출력된 뒤, 제2 멀티 플래인 노멀 리드 동작(MPNR2)을 지시하는 제2 멀티 플래인 노멀 리드 커맨드(MPNRC2)를 비휘발성 메모리 장치(120)로 전송할 수 있다. 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 제1 내지 제4 플래인들(P1~P4)에 대해 제2 멀티 플래인 노멀 리드 동작(MPNR2)을 수행할 수 있다. 또한, 비휘발성 메모리 장치(120)는 제2 멀티 플래인 노멀 리드 동작(MPNR2)을 수행한 뒤, 컨트롤러(110)의 제어에 따라 제5 내지 제8 데이터(D5~D8)를 컨트롤러(110)로 순차적으로 출력할 수 있다.
제1 및 제2 멀티 플래인 노멀 리드 동작들(MPNR1, MPNR2)로만 시퀀셜 리드 요청을 처리하는 도3에 도시된 방식은 후술될 방식들과 비교하면 다소 비효율적일 수 있다. 후술될 방식에 따르면 제4 데이터(D4)에 이어서 제5 데이터(D5)가 출력되기까지의 시간(T1)이 효율적으로 단축될 수 있다.
도4는 도1의 비휘발성 메모리 장치(120)가 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 캐시 리드 동작(MPCR)을 수행하는 방법을 도시하는 도면이다. 도4에 도시된 동작은 상술한 제2 동작, 즉, 멀티 플래인 리드 동작일 수 있다.
도4를 참조하면, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 노멀 리드 동작(MPNR)을 수행하도록 제어할 수 있다. 비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 노멀 리드 동작(MPNR)을 수행할 수 있다. 제1 내지 제4 데이터(D1~D4)는 멀티 플래인 노멀 리드 동작(MPNR)에 의해 제1 내지 제4 플래인들(P1~P4)로부터 제1 내지 제4 버퍼 영역들(B1~B4)로 병렬적으로 동시에 리드될 수 있다. 비휘발성 메모리 장치(120)는 멀티 플래인 노멀 리드 동작(MPNR)을 수행한 뒤, 컨트롤러(110)의 제어에 따라 제1 내지 제4 데이터(D1~D4)를 컨트롤러(110)로 순차적으로 출력할 수 있다.
컨트롤러(110)는 비휘발성 메모리 장치(120)가 제1 내지 제4 데이터(D1~D4)를 출력하는 동작과 병렬적으로 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 캐시 리드 동작(MPCR)을 수행하도록 제어할 수 있다. 멀티 플래인 캐시 리드 동작(MPCR)은 제1 내지 제4 플래인들(P1~P4)로부터 제1 내지 제4 버퍼 영역들(B1~B4)로 제5 내지 제8 데이터(D5~D8)를 병렬적으로 동시에 리드하고 제5 내지 제8 데이터(D5~D8)를 제1 내지 제4 버퍼 영역들(B1~B4)에 캐싱하기 위한 동작일 수 있다. 예를 들어, 컨트롤러(110)는 멀티 플래인 노멀 리드 동작(MPNR)이 완료된 뒤, 제1 내지 제4 데이터(D1~D4)의 출력을 지시하기 전에 비휘발성 메모리 장치(120)로 멀티 플래인 캐시 리드 동작(MPCR)을 지시하는 멀티 플래인 캐시 리드 커맨드(MPCRC)를 전송할 수 있다.
비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라, 제1 내지 제4 데이터(D1~D4)를 출력하는 동작과 병렬적으로 제1 내지 제4 플래인들(P1~P4)에 대해 멀티 플래인 캐시 리드 동작(MPCR)을 수행할 수 있다. 다시 말해, 각 플래인들에 연결된 2개의 래치들을 사용하여, 멀티 플래인 캐시 리드 동작(MPCR)은 제1 내지 제4 데이터(D1~D4)의 출력 동작과 병렬적으로 수행될 수 있다. 보다 구체적으로, 제1 플래인(P1)에 연결된 제1 래치(L1) 및 제2 래치(L2) 중 어느 하나는 출력 동작이 수행되는 제1 데이터(D1)를 저장하는 동안 다른 하나는 멀티 플래인 캐시 리드 동작(MPCR)이 수행되는 제5 데이터(D5)를 저장할 수 있다. 그리고, 제2 내지 제4 플래인들(P2~P4)에 연결된 래치들도 제1 래치(L1) 및 제2 래치(L2)와 유사하게 동작함으로써, 멀티 플래인 캐시 리드 동작(MPCR)은 제1 내지 제4 데이터(D1~D4)의 출력 동작과 병렬적으로 수행될 수 있다. 제5 내지 제8 데이터(D5~D8)는 멀티 플래인 캐시 리드 동작(MPCR)에 의해 제1 내지 제4 플래인들(P1~P4)로부터 제1 내지 제4 버퍼 영역들(B1~B4)로 병렬적으로 동시에 리드되고 제1 내지 제4 버퍼 영역들(B1~B4)에 캐싱될 수 있다.
비휘발성 메모리 장치(120)는 멀티 플래인 캐시 리드 동작(MPCR)을 수행한 뒤, 컨트롤러(110)의 제어에 따라 제5 내지 제8 데이터(D5~D8)를 컨트롤러(110)로 순차적으로 출력할 수 있다. 결과적으로, 제4 데이터(D4)에 이어서 제5 데이터(D5)가 출력되기까지의 시간(T2)은 도3에 도시된 시간(T1)보다 단축될 수 있다. 정리하면, 컨트롤러(110)는 멀티 플래인 캐시 리드 동작(MPCR)을 통해 호스트 장치의 시퀀셜 리드 요청을 신속하게 처리할 수 있다.
한편, 비휘발성 메모리 장치(120)는 프로그램 서스펜드 상태에 있을 때, 멀티 플래인 노멀 리드 동작(MPNR)은 수행할 수 있지만, 멀티 플래인 캐시 리드 동작(MPCR)은 수행하지 못할 수 있다. 구체적으로, 프로그램 서스펜드 상태에 있을 때 라이트 데이터는 제1 내지 제4 버퍼 영역들(B1~B4)에 유지되고 있어야 하기 때문에, 제1 내지 제4 버퍼 영역들(B1~B4)에는 제1 내지 제4 데이터(D1~D4)가 출력되는 동안 제5 내지 제8 데이터(D5~D8)를 캐싱할 수 있는 여유 래치들이 없을 수 있다. 그러나 후술될 바와 같이 본 발명에 따르면, 비휘발성 메모리 장치(120)는 프로그램 서스펜드 상태에 있을 때 플래인 인터리빙 리드 동작을 수행함으로써 시퀀셜 리드 요청을 신속하게 처리할 수 있다.
도5는 도1의 비휘발성 메모리 장치(120)가 제1 내지 제8 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR8)을 제1 내지 제4 플래인들(P1~P4)에 대해 인터리빙 방식으로 수행하는 방법을 도시하는 도면이다. 도5에 도시된 동작은 상술한 제1 동작, 즉, 플래인 인터리빙 리드 동작일 수 있다.
도5를 참조하면, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 제1 내지 제4 플래인들(P1~P4)에 대해 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)을 인터리빙 방식으로 수행하도록 제어할 수 있다. 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)은 제1 내지 제4 플래인들(P1~P4)로부터 제1 내지 제4 데이터(D1~D4)를 각각 리드하기 위한 동작들일 수 있다. 예를 들어, 컨트롤러(110)는 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)을 지시하는 제1 내지 제4 싱글 플래인 노멀 리드 커맨드들(SPNRC1~SPNRC4)을 비휘발성 메모리 장치(120)로 순차적으로 전송할 수 있다.
비휘발성 메모리 장치(120)는 컨트롤러(110)의 제어에 따라 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)을 수행하여, 제1 내지 제4 플래인들(P1~P4)로부터 제1 내지 제4 데이터(D1~D4)를 병렬적으로 리드할 수 있다. 이때, 제1 내지 제4 싱글 플래인 노멀 리드 커맨드들(SPNRC1~SPNRC4)이 비휘발성 메모리 장치(120)로 순차적으로 전송되는 시간은 매우 짧고, 비휘발성 메모리 장치(120)는 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)을 거의 동시에 수행할 수 있다.
제1 내지 제4 데이터(D1~D4)가 리드된 뒤, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 제1 내지 제4 데이터(D1~D4)를 컨트롤러(110)로 순차적으로 전송하도록 제어할 수 있다. 컨트롤러(110)는 제1 내지 제4 싱글 플래인 노멀 리드 동작들(SPNR1~SPNR4)을 플래인 단위로 제어한 것처럼 제1 내지 제4 데이터(D1~D4)의 출력도 플래인 단위로 각각 제어할 수 있다. 이때 컨트롤러(110)는 비휘발성 메모리 장치(120)가 제1 데이터(D1)를 출력한 뒤, 제2 내지 제4 데이터(D2~D4)를 출력하는 것과 병렬적으로 제1 플래인(P1)에 대해 제5 싱글 플래인 노멀 리드 동작(SPNR5)을 수행하도록 제어할 수 있다. 이를 위해, 컨트롤러(110)는 제1 데이터(D1)가 출력된 뒤, 제2 내지 제4 데이터(D2~D4)의 출력을 지시하기 전에, 제5 싱글 플래인 노멀 리드 동작(SPNR5)을 지시하는 제5 싱글 플래인 노멀 리드 커맨드(SPNRC5)를 비휘발성 메모리 장치(120)로 전송할 수 있다.
컨트롤러(110)는 제2 내지 제4 플래인들(P2~P4)에 대한 제6 내지 제8 싱글 플래인 노멀 리드 동작들(SPNR6~SPNR8)도 제5 싱글 플래인 노멀 리드 동작(SPNR5)과 유사하게 제어할 수 있다. 컨트롤러(110)는 제6 내지 제8 싱글 플래인 노멀 리드 동작들(SPNR6~SPNR8)을 각각 지시하는 제6 내지 제8 싱글 플래인 노멀 리드 커맨드들(SPNRC6~SPNRC8)을 비휘발성 메모리 장치(120)로 각각 전송할 수 있다. 따라서, 제5 내지 제8 싱글 플래인 노멀 리드 동작들(SPNR5~SPNR8)은 인터리빙 방식으로 병렬적으로 수행될 수 있다.
정리하면, 플래인 인터리빙 리드 동작에 따르면, 제1 내지 제4 플래인들(P1~P4)이 플래인 단위로 인터리빙 방식으로 액세스됨으로써, 적어도 하나의 플래인에 대한 출력 동작과 적어도 하나의 다른 플래인의 싱글 플래인 노멀 리드 동작이 병렬적으로 수행될 수 있다. 결과적으로, 제4 데이터(D4)에 이어서 제5 데이터(D5)가 출력되기까지의 시간(T3)은 도3에 도시된 시간(T1)보다 단축될 수 있다. 나아가 플래인 인터리빙 리드 동작은 제1 내지 제4 버퍼 영역들(B1~B4)에 데이터를 캐싱할 수 있는 여유 래치들이 없더라도 수행될 수 있다. 따라서, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 프로그램 서스펜드 상태에 있더라도 플래인 인터리빙 리드 동작을 수행하도록 제어함으로써 호스트 장치의 시퀀셜 리드 요청을 신속하게 처리할 수 있다.
실시 예에 따라, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 프로그램 서스펜드 상태에 있지 않더라도, 비휘발성 메모리 장치(120)가 플래인 인터리빙 리드 동작을 수행하도록 제어함으로써 호스트 장치의 시퀀셜 리드 요청을 처리할 수 있다.
실시 예에 따라, 컨트롤러(110)는 비휘발성 메모리 장치(120)가 프로그램 서스펜드 상태 이외의 소정 상태에 있을 때, 비휘발성 메모리 장치(120)가 플래인 인터리빙 리드 동작을 수행하도록 제어함으로써 호스트 장치의 시퀀셜 리드 요청을 처리할 수 있다. 소정 상태는 각 플래인에 연결된 각 버퍼 영역에 데이터를 캐싱할 수 있는 여유 래치가 없는 상태를 포함할 수 있다. 즉, 컨트롤러(110)는 비휘발성 메모리 장치(120)의 제1 내지 제4 버퍼 영역들(B1~B4)의 상태에 따라 비휘발성 메모리 장치(120)가 플래인 인터리빙 리드 동작을 수행하도록 제어함으로써 호스트 장치의 시퀀셜 리드 요청을 처리할 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 도1의 컨트롤러(110)에 대응할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 6에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 6에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 6의 SSD(1200), 도 7의 메모리 시스템(2200), 도 8의 메모리 시스템(3200)으로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 10을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
120: 비휘발성 메모리 장치

Claims (20)

  1. 제1 플래인 및 제2 플래인을 포함하는 비휘발성 메모리 장치; 및
    상기 제1 플래인 및 상기 제2 플래인에 대한 시퀀셜 리드 요청에 응답하여, 상기 비휘발성 메모리 장치가 소정 상태에 있을 때 제1 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되,
    상기 제1 동작을 수행하는 것은, 상기 제1 플래인에 대한 제1 싱글 플래인 노멀 리드 동작과 상기 제2 플래인에 대한 제2 싱글 플래인 노멀 리드 동작을 인터리빙 방식으로 수행하는 것을 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는, 상기 제1 싱글 플래인 노멀 리드 동작을 지시하는 제1 싱글 플래인 노멀 리드 커맨드와 상기 제2 싱글 플래인 노멀 리드 동작을 지시하는 제2 싱글 플래인 노멀 리드 커맨드를 상기 비휘발성 메모리 장치로 순차적으로 전송하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 제1 동작을 수행하는 것은, 상기 제1 싱글 플래인 노멀 리드 동작에 의해 상기 제1 플래인으로부터 리드된 제1 데이터와 상기 제2 싱글 플래인 노멀 리드 동작에 의해 상기 제2 플래인으로부터 리드된 제2 데이터를 상기 컨트롤러로 순차적으로 출력하는 것을 더 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 제1 동작을 수행하는 것은, 상기 제1 데이터를 출력한 뒤, 상기 제2 데이터를 출력하는 것과 병렬적으로 상기 제1 플래인에 대한 후속 싱글 플래인 노멀 리드 동작을 수행하는 것을 더 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는, 상기 제1 데이터가 출력된 뒤, 상기 제2 데이터의 출력을 지시하기 전에, 상기 후속 싱글 플래인 노멀 리드 동작을 지시하는 후속 싱글 플래인 노멀 리드 커맨드를 상기 비휘발성 메모리 장치로 전송하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 소정 상태는, 프로그램 서스펜드 상태를 포함하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 컨트롤러는, 상기 시퀀셜 리드 요청에 응답하여, 상기 비휘발성 메모리 장치가 상기 소정 상태에 있지 않을 때 제2 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하고,
    상기 제2 동작을 수행하는 것은, 상기 제1 플래인 및 상기 제2 플래인에 대해 멀티 플래인 노멀 리드 동작을 수행하고, 상기 멀티 플래인 노멀 리드 동작에 의해 상기 제1 플래인 및 상기 제2 플래인으로부터 리드된 데이터를 상기 컨트롤러로 출력하는 것과 병렬적으로 상기 제1 플래인 및 상기 제2 플래인에 대해 멀티 플래인 캐시 리드 동작을 수행하는 것을 포함하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 컨트롤러는, 상기 멀티 플래인 노멀 리드 동작이 완료된 뒤, 상기 데이터의 출력을 지시하기 전에, 상기 멀티 플래인 캐시 리드 동작을 지시하는 멀티 플래인 캐시 리드 커맨드를 상기 비휘발성 메모리 장치로 전송하는 메모리 시스템.
  9. 제1 플래인 및 제2 플래인을 포함하는 비휘발성 메모리 장치; 및
    상기 제1 플래인 및 상기 제2 플래인에 대한 시퀀셜 리드 요청에 응답하여, 상기 비휘발성 메모리 장치가 프로그램 서스펜드 상태에 있을 때 제1 동작을 수행하고 상기 비휘발성 메모리 장치가 상기 프로그램 서스펜드 상태에 있지 않을 때 제2 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 동작을 수행하는 것은, 상기 제1 플래인에 대한 제1 싱글 플래인 노멀 리드 동작과 상기 제2 플래인에 대한 제2 싱글 플래인 노멀 리드 동작을 인터리빙 방식으로 수행하는 것을 포함하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 컨트롤러는, 상기 제1 싱글 플래인 노멀 리드 동작을 지시하는 제1 싱글 플래인 노멀 리드 커맨드와 상기 제2 싱글 플래인 노멀 리드 동작을 지시하는 제2 싱글 플래인 노멀 리드 커맨드를 상기 비휘발성 메모리 장치로 순차적으로 전송하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 제1 동작을 수행하는 것은, 상기 제1 싱글 플래인 노멀 리드 동작에 의해 상기 제1 플래인으로부터 리드된 제1 데이터와 상기 제2 싱글 플래인 노멀 리드 동작에 의해 상기 제2 플래인으로부터 리드된 제2 데이터를 상기 컨트롤러로 순차적으로 출력하는 것을 더 포함하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 제1 동작을 수행하는 것은, 상기 제1 데이터를 출력한 뒤, 상기 제2 데이터를 출력하는 것과 병렬적으로 상기 제1 플래인에 대한 후속 싱글 플래인 노멀 리드 동작을 수행하는 것을 더 포함하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 컨트롤러는, 상기 제1 데이터가 출력된 뒤, 상기 제2 데이터의 출력을 지시하기 전에, 상기 후속 싱글 플래인 노멀 리드 동작을 지시하는 후속 싱글 플래인 노멀 리드 커맨드를 상기 비휘발성 메모리 장치로 전송하는 메모리 시스템.
  15. 제9항에 있어서,
    상기 제2 동작을 수행하는 것은, 상기 제1 플래인 및 상기 제2 플래인에 대해 멀티 플래인 노멀 리드 동작을 수행하고, 상기 멀티 플래인 노멀 리드 동작에 의해 상기 제1 플래인 및 상기 제2 플래인으로부터 리드된 데이터를 상기 컨트롤러로 출력하는 것과 병렬적으로 상기 제1 플래인 및 상기 제2 플래인에 대해 멀티 플래인 캐시 리드 동작을 수행하는 것을 포함하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 컨트롤러는, 상기 멀티 플래인 노멀 리드 동작이 완료된 뒤, 상기 데이터의 출력을 지시하기 전에, 상기 멀티 플래인 캐시 리드 동작을 지시하는 멀티 플래인 캐시 리드 커맨드를 상기 비휘발성 메모리 장치로 전송하는 메모리 시스템.
  17. 제1 플래인 및 제2 플래인을 포함하는 비휘발성 메모리 장치; 및
    상기 제1 플래인 및 상기 제2 플래인에 대한 시퀀셜 리드 요청에 응답하여, 제1 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되,
    상기 제1 동작은, 인터리빙 방식으로 상기 제1 플래인으로부터 제1 데이터를 리드하고 상기 제2 플래인으로부터 제2 데이터를 리드하는 동작; 및
    상기 제1 데이터를 상기 컨트롤러로 출력한 뒤, 상기 제2 데이터를 상기 컨트롤러로 출력하는 것과 병렬적으로 상기 제1 플래인으로부터 후속 데이터를 리드하는 동작을 포함하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 컨트롤러는, 상기 제1 데이터의 리드를 지시하는 제1 싱글 플래인 노멀 리드 커맨드와 상기 제2 데이터의 리드를 지시하는 제2 싱글 플래인 노멀 리드 커맨드를 상기 비휘발성 메모리 장치로 순차적으로 전송하는 메모리 시스템.
  19. 제17항에 있어서,
    상기 컨트롤러는, 상기 제1 데이터가 출력된 뒤, 상기 제2 데이터의 출력을 지시하기 전에, 상기 후속 데이터의 리드를 지시하는 후속 싱글 플래인 노멀 리드 커맨드를 상기 비휘발성 메모리 장치로 전송하는 메모리 시스템.
  20. 제17항에 있어서,
    상기 비휘발성 메모리 장치는 상기 제1 플래인 및 상기 제2 플래인에 각각 연결된 제1 버퍼 영역 및 제2 버퍼 영역을 더 포함하고,
    상기 컨트롤러는 상기 제1 버퍼 영역 및 상기 제2 버퍼 영역의 상태에 따라 상기 제1 동작을 수행할지 여부를 결정하는 메모리 시스템.
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