KR20230069657A - 메모리 시스템, 그것의 동작 방법 및 데이터 처리 시스템 - Google Patents

메모리 시스템, 그것의 동작 방법 및 데이터 처리 시스템 Download PDF

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Abstract

메모리 시스템은 메모리 영역들을 포함하는 비휘발성 메모리 장치; 및 제1 논리 어드레스 및 제2 논리 어드레스를 포함하는 제1 라이트 요청에 응답하여, 상기 제2 논리 어드레스에 맵핑된 중복 물리 어드레스를 결정하고, 상기 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 선택적으로 맵핑하도록 구성된 컨트롤러를 포함한다.

Description

메모리 시스템, 그것의 동작 방법 및 데이터 처리 시스템{MEMORY SYSTEM, OPERATING METHOD THEREOF AND DATA PROCESSING SYSTEM}
본 발명은 메모리 시스템 및 데이터 처리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 데이터 처리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 중복 데이터를 효율적으로 관리하는 메모리 시스템, 그것의 동작 방법 및 데이터 처리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 영역들을 포함하는 비휘발성 메모리 장치; 및 제1 논리 어드레스 및 제2 논리 어드레스를 포함하는 제1 라이트 요청에 응답하여, 상기 제2 논리 어드레스에 맵핑된 중복 물리 어드레스를 결정하고, 상기 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 선택적으로 맵핑하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 현재 논리 어드레스 및 중복 논리 어드레스를 포함하는 제1 라이트 요청을 수신하는 단계; 상기 제1 라이트 요청에 응답하여, 상기 중복 논리 어드레스에 맵핑된 중복 물리 어드레스를 결정하는 단계; 및 상기 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 상기 현재 논리 어드레스를 상기 중복 물리 어드레스에 맵핑할 것인지 결정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 처리 시스템은 현재 논리 어드레스 및 중복 논리 어드레스를 포함하는 제1 라이트 요청을 생성하도록 구성된 호스트 장치; 및 상기 호스트 장치로부터 상기 제1 라이트 요청을 수신하고, 상기 중복 논리 어드레스에 맵핑된 중복 물리 어드레스를 결정하고, 상기 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 상기 현재 논리 어드레스를 상기 중복 물리 어드레스에 선택적으로 맵핑하도록 구성된 메모리 시스템을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템, 그것의 동작 방법 및 데이터 처리 시스템은 중복 데이터를 효율적으로 관리할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 처리 시스템을 도시한 블록도,
도2a 및 도2b는 본 발명의 실시 예에 따른 컨트롤러의 동작 방법을 도시하는 도면들,
도3은 본 발명의 실시 예에 따른 컨트롤러의 동작 방법을 도시하는 도면,
도4a 및 도4b는 본 발명의 실시 예에 따른 컨트롤러의 동작 방법을 도시하는 도면들,
도5는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 도시하는 순서도,
도6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 도시하는 순서도,
도7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도11은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 처리 시스템(100)을 도시한 블록도이다.
데이터 처리 시스템(100)은 호스트 장치(110) 및 메모리 시스템(120)을 포함할 수 있다.
호스트 장치(110)는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 호스트 장치(110)는 메모리 시스템(120)에 데이터를 저장하고, 메모리 시스템(120)으로부터 데이터를 리드하기 위해, 메모리 시스템(120)을 제어할 수 있다. 호스트 장치(110)는 제1 논리 어드레스, 즉, 현재 논리 어드레스(W-LBA) 및 제2 논리 어드레스, 즉, 중복 논리 어드레스(D-LBA)를 포함하는 제1 라이트 요청(WRITE1)을 생성하고, 제1 라이트 요청(WRITE1)을 메모리 시스템(120)으로 전송할 수 있다.
실시 예에 따라, 호스트 장치(110)는 제1 데이터(DATA1)를 복사할 때 제1 데이터(DATA1)에 대한 제1 라이트 요청(WRITE1)을 생성할 수 있다. 중복 논리 어드레스(D-LBA)는 제1 데이터(DATA1)에 할당되어 있던 논리 어드레스이고, 현재 논리 어드레스(W-LBA)는 복사된 제1 데이터(DATA1)에 새로 할당된 논리 어드레스일 수 있다. 현재 논리 어드레스(W-LBA) 및 중복 논리 어드레스(D-LBA)는 모두 제1 데이터(DATA1)에 유효하게 할당된 상태일 수 있다.
메모리 시스템(120)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive)를 포함할 수 있다.
메모리 시스템(120)은 컨트롤러(121) 및 비휘발성 메모리 장치(122)를 포함할 수 있다.
컨트롤러(121)는 메모리 시스템(120)의 제반 동작을 제어할 수 있다. 컨트롤러(121)는 호스트 장치(110)의 지시에 따라 포그라운드 동작을 수행하기 위해 비휘발성 메모리 장치(122)를 제어할 수 있다. 포그라운드 동작은 호스트 장치(110)의 라이트 요청 및 리드 요청에 따라 비휘발성 메모리 장치(122)에 데이터를 라이트하고 비휘발성 메모리 장치(122)로부터 데이터를 리드하는 동작을 포함할 수 있다.
또한, 컨트롤러(121)는 호스트 장치(110)와 독립적으로 내부적으로 필요한 백그라운드 동작을 수행하기 위해서 비휘발성 메모리 장치(122)를 제어할 수 있다. 백그라운드 동작은 비휘발성 메모리 장치(122)에 대한 웨어 레벨링 동작, 가비지 컬렉션 동작, 소거 동작, 리드 리클레임 동작, 및 리프레시 동작 중 적어도 하나를 포함할 수 있다. 백그라운드 동작은 포그라운드 동작처럼 비휘발성 메모리 장치(122)에 데이터를 라이트하고 비휘발성 메모리 장치(122)로부터 데이터를 리드하는 동작을 포함할 수 있다.
컨트롤러(121)는 호스트 장치(110)로부터 제1 라이트 요청(WRITE1)을 수신할 수 있다. 컨트롤러(121)는 제1 라이트 요청(WRITE1)에 응답하여, 중복 논리 어드레스(D-LBA)에 맵핑된 물리 어드레스(이하, 중복 물리 어드레스)를 결정하고, 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 현재 논리 어드레스(W-LBA)를 중복 물리 어드레스에 선택적으로 맵핑할 수 있다.
구체적으로, 컨트롤러(121)는 중복 물리 어드레스에 대응하는 중복 카운트가 임계값 미만일 때, 중복 물리 어드레스에 대응하는 중복 카운트를 증가시키고 현재 논리 어드레스(W-LBA)를 중복 물리 어드레스에 맵핑할 수 있다. 이 경우, 컨트롤러(121)는 제1 라이트 요청(WRITE1)에 응답하여 제1 데이터(DATA1)를 비휘발성 메모리 장치(122)에 저장하는 동작을 수행하지 않을 수 있다.
반면에, 컨트롤러(121)는 중복 물리 어드레스에 대응하는 중복 카운트가 임계값과 동일할 때, 제1 라이트 요청(WRITE1)에 대응하는 제1 데이터(DATA1)를 비휘발성 메모리 장치(122)의 메모리 영역들(MR) 중 선택된 메모리 영역에 저장하고 현재 논리 어드레스(W-LBA)를 선택된 메모리 영역의 물리 어드레스에 맵핑할 수 있다. 호스트 장치(110)는 제1 라이트 요청(WRITE1)과 함께 제1 데이터(DATA1)를 컨트롤러(121)로 전송할 수 있고, 컨트롤러(121)는 호스트 장치(110)로부터 전송된 제1 데이터(DATA1)를 비휘발성 메모리 장치(122)의 선택된 메모리 영역에 저장할 수 있다. 실시 예에 따라, 제1 라이트 요청(WRITE1)은 제1 데이터(DATA1)를 포함하지 않을 수 있고, 컨트롤러(121)는 제1 데이터(DATA1)를 비휘발성 메모리 장치(122)에서 중복 물리 어드레스의 메모리 영역으로부터 리드하고, 리드된 제1 데이터(DATA1)를 선택된 메모리 영역에 저장할 수 있다.
실시 예에 따라, 컨트롤러(121)는 제1 데이터(DATA1)를 비휘발성 메모리 장치(122)의 선택된 메모리 영역에 저장할 때 선택된 메모리 영역의 물리 어드레스에 대응하는 중복 카운트를 0으로 저장할 수 있다.
실시 예에 따라, 호스트 장치(110)는 현재 논리 어드레스(W-LBA)를 포함하되 중복 논리 어드레스(D-LBA)를 포함하지 않는 제2 라이트 요청(미도시됨)을 컨트롤러(121)로 전송할 수 있다. 컨트롤러(121)는 제2 라이트 요청에 응답하여, 제2 라이트 요청에 대응하는 제2 데이터를 비휘발성 메모리 장치(122)의 메모리 영역들(MR) 중 선택된 메모리 영역에 저장하고 현재 논리 어드레스(W-LBA)를 선택된 메모리 영역의 물리 어드레스에 맵핑할 수 있다. 실시 예에 따라, 컨트롤러(121)는 제2 라이트 요청에 응답하여, 현재 논리 어드레스(W-LBA)에 맵핑되어 있었던 이전 물리 어드레스를 결정하고, 이전 물리 어드레스에 대응하는 중복 카운트가 0 초과일 때 이전 물리 어드레스에 대응하는 중복 카운트를 감소시킬 수 있다. 실시 예에 따라, 컨트롤러(121)는 제2 데이터를 선택된 메모리 영역에 저장할 때 선택된 메모리 영역의 물리 어드레스에 대응하는 중복 카운트를 0으로 저장할 수 있다.
컨트롤러(121)는 논리 어드레스에 맵핑된 물리 어드레스를 결정하기 위해서, 어드레스 맵핑 정보(MAP_IF)를 참조할 수 있다. 어드레스 맵핑 정보(MAP_IF)는 호스트 장치(110)가 사용하는 논리 어드레스들과 메모리 영역들(MR)의 물리 어드레스들의 맵핑 관계를 포함할 수 있다. 또한, 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)로부터 물리 어드레스에 대응하는 중복 카운트를 참조할 수 있다. 중복 카운트 정보(DCNT_IF)는 물리 어드레스들에 각각 대응하는 중복 카운트들을 포함할 수 있다.
비휘발성 메모리 장치(122)는 컨트롤러(121)의 제어에 따라, 컨트롤러(121)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(121)로 전송할 수 있다. 비휘발성 메모리 장치(122)는 서로 다른 물리 어드레스들에 각각 대응하는 복수의 메모리 영역들(MR)을 포함할 수 있다.
비휘발성 메모리 장치(122)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
비휘발성 메모리 장치(122)는 하나 이상의 플래인(Plane)들, 하나 이상의 메모리 칩들, 하나 이상의 메모리 다이들, 또는 하나 이상의 메모리 패키지들을 포함할 수 있다. 한편, 도1은 메모리 시스템(120)이 1개의 비휘발성 메모리 장치(122)를 포함하는 것으로 도시하나, 메모리 시스템(120)에 포함되는 비휘발성 메모리 장치들의 개수는 이에 제한되지 않는다.
도2a는 본 발명의 실시 예에 따른 컨트롤러(121)의 동작 방법을 도시하는 도면이다.
도2a를 참조하면, 호스트 장치(110)는 제1 라이트 요청(WRITE1)을 컨트롤러(121)로 전송할 수 있다. 제1 라이트 요청(WRITE1)은 현재 논리 어드레스(W-LBA)(즉, L2), 중복 논리 어드레스(D-LBA) (즉, L1) 및 제1 데이터(DATA1)를 포함할 수 있다. 호스트 장치(110)는 제1 데이터(DATA1)를 복사할 때, 현재 논리 어드레스(W-LBA)뿐만 아니라 중복 논리 어드레스(D-LBA)를 포함하는 제1 라이트 요청(WRITE1)을 컨트롤러(121)로 전송할 수 있다. 중복 논리 어드레스(D-LBA)는 기존의 제1 데이터(DATA1)에 할당되어 있던 논리 어드레스이고, 현재 논리 어드레스(W-LBA)는 복사된 제1 데이터(DATA1)에 새로 할당된 논리 어드레스일 수 있다. 따라서, 제1 라이트 요청(WRITE1)에 포함된 제1 데이터(DATA1)는 중복 데이터일 수 있다. 중복 데이터는 서로 다른 둘 이상의 논리 어드레스들에 할당된 동일한 데이터를 의미할 수 있다.
컨트롤러(121)는 제1 라이트 요청(WRITE1)을 수신하고, 제1 라이트 요청(WRITE1)에 근거하여 어드레스 맵핑 정보(MAP_IF) 및 중복 카운트 정보(DCNT_IF)를 필요에 따라 업데이트할 수 있다. 구체적으로, 컨트롤러(121)는 어드레스 맵핑 정보(MAP_IF)에 근거하여 중복 논리 어드레스(D-LBA)(L1)에 맵핑된 중복 물리 어드레스(P1)를 결정할 수 있다. 그리고, 컨트롤러(121)는 현재 논리 어드레스(W-LBA)(L2)를 중복 물리 어드레스(P1)에 맵핑함으로써 어드레스 맵핑 정보(MAP_IF)를 업데이트할 수 있다. 다시 말해, 컨트롤러(121)는 중복 논리 어드레스(D-LBA)(L1)와 현재 논리 어드레스(W-LBA)(L2)를 중복 물리 어드레스(P1)에 동일하게 맵핑함으로써 어드레스 맵핑 정보(MAP_IF)를 업데이트할 수 있다. 이 때, 컨트롤러(121)는 제1 라이트 요청(WRITE1)에 응답하여, 중복 데이터(DATA1)를 비휘발성 메모리 장치(122)의 메모리 영역에 실제로 저장하는 동작을 수행하지 않을 수 있다.
어드레스 맵핑 정보(MAP_IF)는, 예를 들어, 논리 어드레스들(LBA)을 인덱스로 하는 테이블로 구성될 수 있다. 실시 예에 따라, 도2b에 도시된 바와 같이 어드레스 맵핑 정보(MAP_IF_1)는 물리 어드레스들(PBA)을 인덱스로 하는 테이블로 구성될 수도 있다. 도2b의 어드레스 맵핑 정보(MAP_IF_1)는 각 물리 어드레스에 하나 또는 그 이상의 논리 어드레스들이 맵핑되는 멀티-맵핑 방식일 수 있다. 어드레스 맵핑 정보(MAP_IF_1)에서, 중복 물리 어드레스(P1)는 중복 논리 어드레스(D-LBA)(L1)와 현재 논리 어드레스(W-LBA)(L2)에 동시에 맵핑될 수 있다.
다시 도2a를 참조하면, 컨트롤러(121)는 중복 물리 어드레스(P1)에 대응하는 중복 카운트(DCNT)를 1만큼 증가시킴으로써 중복 카운트 정보(DCNT_IF)를 업데이트할 수 있다. 중복 카운트(DCNT)가 1 이상인 것은 중복 물리 어드레스(P1)에 복수의 논리 어드레스들이 맵핑되어 있음을 의미할 수 있다. 예를 들어, 중복 카운트(DCNT)가 k인 것은, 중복 물리 어드레스(P1)에 k+1개의 논리 어드레스들이 맵핑되어 있음을 의미할 수 있다. 중복 카운트(DCNT)가 1 이상인 것은 중복 물리 어드레스(P1)의 메모리 영역에 중복 데이터가 저장되어 있음을 의미할 수 있다.
도3은 본 발명의 실시 예에 따른 컨트롤러(121)의 동작 방법을 도시하는 도면이다. 컨트롤러(121)는 도2를 참조하여 설명된 방법과 달리, 중복 데이터, 즉, 제1 데이터(DATA1)에 대한 제1 라이트 요청(WRITE1)에 응답하여, 중복 카운트(DCNT)가 임계값(TH)을 초과하는지 여부를 더 판단할 수 있다.
구체적으로, 도3을 참조하면, 호스트 장치(110)는 제1 라이트 요청(WRITE1)을 컨트롤러(121)로 전송할 수 있다. 제1 라이트 요청(WRITE1)은 현재 논리 어드레스(W-LBA)(L2), 중복 논리 어드레스(D-LBA)(L1) 및 제1 데이터(DATA1)를 포함할 수 있다.
컨트롤러(121)는 제1 라이트 요청(WRITE1)을 수신하고, 제1 라이트 요청(WRITE1)에 근거하여 어드레스 맵핑 정보(MAP_IF) 및 중복 카운트 정보(DCNT_IF)를 필요에 따라 업데이트할 수 있다. 구체적으로, 컨트롤러(121)는 어드레스 맵핑 정보(MAP_IF)에 근거하여 중복 논리 어드레스(D-LBA)(L1)에 맵핑된 중복 물리 어드레스(P1)를 결정할 수 있다. 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)에 근거하여 중복 물리 어드레스(P1)에 대응하는 중복 카운트(DCNT)가 임계값(TH)과 동일할 때, 중복 카운트 정보(DCNT_IF)를 업데이트하지 않을 수 있다. 다시 말해, 중복 물리 어드레스(P1)에 대응하는 중복 카운트(DCNT)는 임계값(TH)과 동일한 상태로 유지될 수 있다. 그리고 컨트롤러(121)는 제1 데이터(DATA1)를 비휘발성 메모리 장치(122)의 선택된 메모리 영역에 저장하고, 현재 논리 어드레스(W-LBA)(L2)를 선택된 메모리 영역의 물리 어드레스(P2)에 맵핑함으로써 어드레스 맵핑 정보(MAP_IF)를 업데이트할 수 있다.
반면에, 컨트롤러(121)는 중복 물리 어드레스(P1)에 대응하는 중복 카운트(DCNT)가, 도3에 도시된 바와 달리, 임계값(TH) 미만일 때, 도2a를 참조하여 설명한 바와 같이 동작할 수 있다. 즉, 컨트롤러(121)는 현재 논리 어드레스(W-LBA)(L2)를 중복 물리 어드레스(P1)에 맵핑하고, 중복 데이터(DATA1)를 비휘발성 메모리 장치(122)의 메모리 영역에 실제로 저장하는 동작을 수행하지 않을 수 있다.
한편, 중복 데이터인 제1 데이터(DATA1)는 도2 및 도3에 도시된 바와 같이 제1 라이트 요청(WRITE1)과 함께 전송될 수 있다. 실시 예에 따라, 제1 라이트 요청(WRITE1)은 제1 데이터(DATA1)를 포함하지 않을 수 있고, 컨트롤러(121)는 중복 물리 어드레스(P1)에 대응하는 메모리 영역으로부터 제1 데이터(DATA1)를 리드하고 리드된 제1 데이터(DATA1)를 비휘발성 메모리 장치(122)의 선택된 메모리 영역에 저장할 수 있다.
실시 예에 따라 컨트롤러(121)는 물리 어드레스(P2)에 대응하는 중복 카운트(DCNT)를 0으로 저장함으로써 중복 카운트 정보(DCNT_IF)를 업데이트할 수 있다. 중복 카운트(DCNT)가 0인 것은 물리 어드레스(P2)에 하나의 논리 어드레스(즉, L2)만이 맵핑되어 있음을 의미할 수 있다.
도4a 및 도4b는 본 발명의 실시 예에 따른 컨트롤러(121)의 동작 방법을 도시하는 도면이다.
도4a를 참조하면, 호스트 장치(110)는 제2 라이트 요청(WRITE2)을 컨트롤러(121)로 전송할 수 있다. 제2 라이트 요청(WRITE2)은 현재 논리 어드레스(W-LBA)(L2) 및 제2 데이터(DATA2)를 포함할 수 있다. 예를 들어, 호스트 장치(110)는 현재 논리 어드레스(W-LBA)(L2)에 할당되어 있던 제2 데이터(DATA2)를 업데이트한 뒤, 업데이트된 제2 데이터(DATA2)에 현재 논리 어드레스(W-LBA)(L2)를 동일하게 할당할 수 있다. 이 때, 업데이트된 제2 데이터(DATA2)에 대한 제2 라이트 요청(WRITE2)은 중복 논리 어드레스(D-LBA)를 포함하지 않을 수 있다. 다른 예로서, 호스트 장치(110)는 현재 논리 어드레스(W-LBA)(L2)가 어떤 데이터에 할당되어 있지 않은 상태일 때, 현재 논리 어드레스(W-LBA)(L2)를 새로 생성된 제2 데이터(DATA2)에 할당할 수 있다. 이때, 새로운 데이터에 대한 제2 라이트 요청(WRITE2)은 중복 논리 어드레스(D-LBA)를 포함하지 않을 수 있다.
컨트롤러(121)는 제2 라이트 요청(WRITE2)을 수신하고, 제2 라이트 요청(WRITE2)에 근거하여 어드레스 맵핑 정보(MAP_IF) 및 중복 카운트 정보(DCNT_IF)를 필요에 따라 업데이트할 수 있다. 구체적으로, 컨트롤러(121)는 어드레스 맵핑 정보(MAP_IF)에 근거하여 현재 논리 어드레스(W-LBA)(L2)에 맵핑되어 있는 이전 물리 어드레스(P1)를 결정할 수 있다. 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)에 근거하여 이전 물리 어드레스(P1)에 대응하는 중복 카운트(DCNT)를 확인할 수 있다. 중복 카운트(DCNT)가 1 이상인 것은 이전 물리 어드레스(P1)의 메모리 영역에 중복 데이터가 저장되어 있음을 의미할 수 있다. 중복 카운트(DCNT)가 1 이상인 것은 현재 논리 어드레스(W-LBA)(L2)의 이전 데이터(즉, 제2 데이터(DATA2)로 업데이트되기 전의 데이터)가 중복 데이터라는 것을 의미할 수 있다. 따라서, 컨트롤러(121)는 중복 카운트(DCNT)를 1만큼 감소시킴으로써 중복 카운트 정보(DCNT_IF)를 업데이트할 수 있다. 그리고, 컨트롤러(121)는 제2 데이터(DATA2)를 선택된 메모리 영역에 저장하고, 현재 논리 어드레스(W-LBA)(L2)를 선택된 메모리 영역의 물리 어드레스(P2)에 맵핑함으로써 어드레스 맵핑 정보(MAP_IF)를 업데이트할 수 있다.
실시 예에 따라 컨트롤러(121)는 물리 어드레스(P2)에 대응하는 중복 카운트(DCNT)를 0으로 저장함으로써 중복 카운트 정보(DCNT_IF)를 업데이트할 수 있다. 즉, 중복 카운트(DCNT)가 0인 것은 물리 어드레스(P2)에 하나의 논리 어드레스(즉, L2)만이 맵핑되어 있음을 의미할 수 있다. 중복 카운트(DCNT)가 0인 것은 물리 어드레스(P2)의 메모리 영역에 저장된 데이터가 중복 데이터가 아님을 의미할 수 있다.
도4b를 참조하면, 이전 물리 어드레스(P1)에 대응하는 중복 카운트(DCNT)가 0인 경우를 도시한다. 중복 카운트(DCNT)가 0인 것은 물리 어드레스(P1)의 메모리 영역에 저장된 데이터가 중복 데이터가 아님을 의미할 수 있다. 따라서, 컨트롤러(121)는, 도4a를 참조하여 설명한 바와 같이, 이전 물리 어드레스(P1)에 대응하는 중복 카운트(DCNT)를 감소시킬 필요는 없을 것이다.
다만, 컨트롤러(121)는, 도4a를 참조하여 설명한 바와 같이, 제2 데이터(DATA2)를 선택된 메모리 영역에 저장하고, 현재 논리 어드레스(W-LBA)(L2)를 선택된 메모리 영역의 물리 어드레스(P2)에 맵핑함으로써 어드레스 맵핑 정보(MAP_IF)를 업데이트할 수 있다. 실시 예에 따라 컨트롤러(121)는 물리 어드레스(P2)에 대응하는 중복 카운트(DCNT)를 0으로 저장함으로써 중복 카운트 정보(DCNT_IF)를 업데이트할 수 있다.
실시 예에 따라, 제2 데이터(DATA2)가 업데이트된 데이터가 아닌 새로 생성된 데이터일 때, 어드레스 맵핑 정보(MAP_IF)에서 현재 논리 어드레스(W-LBA)(L2)는 어떤 물리 어드레스에도 맵핑되지 않은 상태일 수 있다. 이 경우 중복 카운트 정보(DCNT_IF)를 참조하는 동작은 생략될 수 있다.
실시 예에 따라, 중복 데이터에 대한 라이트 요청(예를 들어, 제1 라이트 요청(WRITE1))과 업데이트된 데이터(또는 새로운 데이터)에 대한 라이트 요청(예를 들어, 제2 라이트 요청(WRITE2))은 서로 다른 포맷들로 전송될 수 있다. 따라서, 컨트롤러(121)는 중복 데이터에 대한 라이트 요청과 업데이트된 데이터(또는 새로운 데이터)에 대한 라이트 요청을 구별하고, 도2a 내지 도4b를 참조하여 설명한 바와 같이 동작할 수 있다. 실시 예에 따라, 컨트롤러(121)는 라이트 요청이 중복 논리 어드레스(D-LBA)를 포함하는지 또는 포함하지 않는지를 판단함으로써, 중복 데이터에 대한 라이트 요청과 업데이트된 데이터(또는 새로운 데이터)에 대한 라이트 요청을 구별할 수 있다.
실시 예에 따라, 중복 카운트 정보(DCNT_IF)는 모든 물리 어드레스들에 대해 생성될 수 있다. 이 경우, 어떤 물리 어드레스에 대응하는 중복 카운트(DCNT)가 0인 것은 해당 물리 어드레스의 메모리 영역에 저장된 데이터가 중복 데이터가 아님을 의미할 수 있다. 어떤 물리 어드레스에 대응하는 중복 카운트(DCNT)가 0인 것은 해당 물리 어드레스의 메모리 영역이 빈 메모리 영역임을 의미할 수도 있다. 어떤 물리 어드레스에 대응하는 중복 카운트(DCNT)가 k일 때, 해당 물리 어드레스에 k+1개의 논리 어드레스들이 맵핑되어 있음을 의미할 수 있다.
실시 예에 따라, 중복 카운트 정보(DCNT_IF)는 유효 데이터가 저장된 메모리 영역들의 물리 어드레스들에 대해 생성될 수 있다. 이 경우, 어떤 물리 어드레스에 대응하는 중복 카운트(DCNT)가 0인 것은 해당 물리 어드레스의 메모리 영역에 저장된 데이터가 중복 데이터가 아님을 의미할 수 있다. 어떤 물리 어드레스에 대응하는 중복 카운트(DCNT)가 k일 때, 해당 물리 어드레스에 k+1개의 논리 어드레스들이 맵핑되어 있음을 의미할 수 있다. 어떤 물리 어드레스의 메모리 영역이 무효 데이터(예를 들어, 업데이트된 데이터의 이전 데이터)를 저장하게 되면, 해당 물리 어드레스의 중복 카운트(DCNT)는 중복 카운트 정보(DCNT_IF)에서 삭제(또는, 제거나 무효화)될 수 있다. 예를 들어, 도4b에서, 이전 물리 어드레스(P1)의 메모리 영역은 제2 데이터(DATA2)의 이전 데이터를 저장하고 있으므로, 이전 물리 어드레스(P1)의 중복 카운트(DCNT)는 중복 카운트 정보(DCNT_IF)에서 삭제(또는, 제거나 무효화)될 수 있다.
실시 예에 따라, 중복 카운트 정보(DCNT_IF)는 중복 데이터가 저장된 메모리 영역들의 물리 어드레스들에 대해서만 생성될 수 있다. 이 경우, 중복 카운트 정보(DCNT_IF)에 포함된 중복 카운트(DCNT)의 최솟값은 1일 수 있다. 어떤 물리 어드레스에 대응하는 중복 카운트(DCNT)가 k일 때, 해당 물리 어드레스에 k+1개의 논리 어드레스들이 맵핑되어 있음을 의미할 수 있다. 중복 카운트 정보(DCNT_IF)에 포함된 어떤 물리 어드레스가 더 이상 중복 데이터를 저장하지 않게 되면, 해당 물리 어드레스의 중복 카운트(DCNT)는 중복 카운트 정보(DCNT_IF)에서 삭제(또는, 제거나 무효화)될 수 있다.
본 발명에 따르면, 중복 데이터에 서로 다른 논리 어드레스들이 공통으로 할당될 때, 메모리 시스템(120)은 중복 데이터를 중복적으로 저장하지 않을 수 있다. 따라서, 전체 유효 데이터의 양이 감소되기 때문에, 유효 데이터를 새로운 메모리 영역으로 이동시키는 가비지 컬렉션 동작과 같은 메모리 시스템(120)의 관리 동작이 보다 효율적으로 수행될 수 있다.
도5는 본 발명의 실시 예에 따른 도1의 메모리 시스템(120)의 동작 방법을 도시하는 순서도이다. 도5에서 중복 카운트 정보(DCNT_IF)는 모든 물리 어드레스들에 대해 생성되는 것으로 가정한다.
도5를 참조하면, 단계(S101)에서, 컨트롤러(121)는 호스트 장치(110)로부터 라이트 요청을 수신할 수 있다.
단계(S102)에서, 컨트롤러(121)는 라이트 요청이 중복 논리 어드레스(D-LBA)를 포함하는지를 결정할 수 있다. 라이트 요청이 중복 논리 어드레스(D-LBA)를 포함한다고 결정될 때, 절차는 단계(S103)로 진행될 수 있다. 라이트 요청이 중복 논리 어드레스(D-LBA)를 포함하지 않는다고 결정될 때, 절차는 단계(S106)로 진행될 수 있다.
단계(S103)에서, 컨트롤러(121)는 어드레스 맵핑 정보(MAP_IF)에 근거하여 중복 논리 어드레스(D-LBA)에 맵핑된 중복 물리 어드레스를 결정할 수 있다.
단계(S104)에서, 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)에서 중복 물리 어드레스에 대응하는 중복 카운트를 1만큼 증가시킬 수 있다.
단계(S105)에서, 컨트롤러(121)는 현재 논리 어드레스(W-LBA)를 중복 물리 어드레스에 맵핑시킴으로써 어드레스 맵핑 정보(MAP_IF)를 업데이트할 수 있다.
단계(S106)에서, 컨트롤러(121)는 어드레스 맵핑 정보(MAP_IF)에 근거하여 현재 논리 어드레스(W-LBA)에 맵핑되어 있는 이전 물리 어드레스를 결정할 수 있다.
단계(S107)에서, 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)에 근거하여 이전 물리 어드레스에 대응하는 중복 카운트가 0 초과인지를 결정할 수 있다. 중복 카운트가 0 초과라고 결정될 때, 절차는 단계(S108)로 진행될 수 있다. 중복 카운트가 0 초과가 아니라고 결정될 때, 절차는 단계(S109)로 진행될 수 있다.
단계(S108)에서, 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)에서 이전 물리 어드레스에 대응하는 중복 카운트를 1만큼 감소시킬 수 있다.
단계(S109)에서, 컨트롤러(121)는 라이트 요청에 대응하는 데이터를 선택된 메모리 영역에 저장하고, 현재 논리 어드레스(W-LBA)를 선택된 메모리 영역의 물리 어드레스에 맵핑시킴으로써 어드레스 맵핑 정보(MAP_IF)를 업데이트할 수 있다.
단계(S110)에서, 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)에서 선택된 메모리 영역의 물리 어드레스에 대응하는 중복 카운트를 0으로 저장할 수 있다.
도6은 본 발명의 실시 예에 따른 도1의 메모리 시스템(120)의 동작 방법을 도시하는 순서도이다.
도6의 단계들(S201~S210)은 도5의 단계들(S101~S110)과 유사할 수 있다. 따라서, 상세한 설명은 생략될 것이다.
단계(S211)에서, 컨트롤러(121)는 중복 카운트 정보(DCNT_IF)에 근거하여 중복 물리 어드레스에 대응하는 중복 카운트가 임계값(TH) 미만인지를 결정할 수 있다. 중복 카운트가 임계값(TH) 미만이라고 결정될 때, 절차는 단계(S204)로 진행될 수 있다. 중복 카운트가 임계값(TH) 미만이 아니라고 결정될 때, 절차는 단계(S209)로 진행될 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다. 호스트 장치(1100)는 도1의 호스트 장치(110)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 도1의 컨트롤러(121)를 포함할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 7에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 10을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(120), 도 7의 SSD(1200), 도 8의 메모리 시스템(2200), 도 9의 메모리 시스템(3200)으로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 11을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 데이터 처리 장치
110: 호스트 장치
120: 메모리 시스템
121: 컨트롤러
122: 비휘발성 메모리 장치
MR: 메모리 영역들

Claims (20)

  1. 메모리 영역들을 포함하는 비휘발성 메모리 장치; 및
    제1 논리 어드레스 및 제2 논리 어드레스를 포함하는 제1 라이트 요청에 응답하여, 상기 제2 논리 어드레스에 맵핑된 중복 물리 어드레스를 결정하고, 상기 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 선택적으로 맵핑하도록 구성된 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는 상기 중복 카운트가 임계값 미만일 때, 상기 중복 카운트를 증가시키고 상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 맵핑하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 컨트롤러는 상기 중복 카운트가 임계값과 동일할 때, 상기 제1 라이트 요청에 대응하는 제1 데이터를 상기 메모리 영역들 중 선택된 메모리 영역에 저장하고 상기 제1 논리 어드레스를 상기 선택된 메모리 영역의 물리 어드레스에 맵핑하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는 상기 제1 데이터를 상기 중복 물리 어드레스의 메모리 영역으로부터 리드하고, 리드된 제1 데이터를 상기 선택된 메모리 영역에 저장하는 메모리 시스템.
  5. 제3항에 있어서,
    상기 컨트롤러는 상기 제1 데이터를 상기 선택된 메모리 영역에 저장할 때 상기 선택된 메모리 영역의 상기 물리 어드레스에 대응하는 중복 카운트를 0으로 저장하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 논리 어드레스를 포함하되 상기 제2 논리 어드레스를 포함하지 않는 제2 라이트 요청에 응답하여, 상기 제2 라이트 요청에 대응하는 제2 데이터를 상기 메모리 영역들 중 선택된 메모리 영역에 저장하고 상기 제1 논리 어드레스를 상기 선택된 메모리 영역의 물리 어드레스에 맵핑하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는 상기 제2 라이트 요청에 응답하여, 상기 제1 논리 어드레스에 맵핑되어 있었던 이전 물리 어드레스를 결정하고, 상기 이전 물리 어드레스에 대응하는 중복 카운트가 0 초과일 때 상기 이전 물리 어드레스에 대응하는 상기 중복 카운트를 감소시키는 메모리 시스템.
  8. 제1 논리 어드레스 및 제2 논리 어드레스를 포함하는 제1 라이트 요청을 수신하는 단계;
    상기 제1 라이트 요청에 응답하여, 상기 제2 논리 어드레스에 맵핑된 중복 물리 어드레스를 결정하는 단계; 및
    상기 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 맵핑할 것인지 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  9. 제8항에 있어서,
    상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 맵핑할 것인지 결정하는 단계는,
    상기 중복 카운트가 임계값 미만일 때, 상기 중복 카운트를 증가시키고 상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 맵핑할 것으로 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  10. 제8항에 있어서,
    상기 제1 논리 어드레스를 상기 중복 물리 어드레스에 맵핑할 것인지 결정하는 단계는,
    상기 중복 카운트가 임계값과 동일할 때, 상기 제1 라이트 요청에 대응하는 제1 데이터를 상기 메모리 영역들 중 선택된 메모리 영역에 저장하고 상기 제1 논리 어드레스를 상기 선택된 메모리 영역의 물리 어드레스에 맵핑할 것으로 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  11. 제8항에 있어서,
    상기 제1 논리 어드레스를 포함하되 상기 제2 논리 어드레스를 포함하지 않는 제2 라이트 요청을 수신하는 단계; 및
    상기 제2 라이트 요청에 응답하여, 상기 제2 라이트 요청에 대응하는 제2 데이터를 상기 메모리 영역들 중 선택된 메모리 영역에 저장하고 상기 제1 논리 어드레스를 상기 선택된 메모리 영역의 물리 어드레스에 맵핑하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 제2 라이트 요청에 응답하여, 상기 제1 논리 어드레스에 맵핑되어 있었던 이전 물리 어드레스를 결정하는 단계; 및
    상기 이전 물리 어드레스에 대응하는 중복 카운트가 0 초과일 때 상기 이전 물리 어드레스에 대응하는 상기 중복 카운트를 감소시키는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  13. 현재 논리 어드레스 및 중복 논리 어드레스를 포함하는 제1 라이트 요청을 생성하도록 구성된 호스트 장치; 및
    상기 호스트 장치로부터 상기 제1 라이트 요청을 수신하고, 상기 중복 논리 어드레스에 맵핑된 중복 물리 어드레스를 결정하고, 상기 중복 물리 어드레스에 대응하는 중복 카운트를 참조한 결과에 따라 상기 현재 논리 어드레스를 상기 중복 물리 어드레스에 선택적으로 맵핑하도록 구성된 메모리 시스템을 포함하는 데이터 처리 시스템.
  14. 제13항에 있어서,
    상기 호스트 장치는 데이터를 복사할 때 상기 제1 라이트 요청을 생성하고,
    상기 중복 논리 어드레스는 상기 데이터에 할당되어 있던 논리 어드레스이고, 상기 현재 논리 어드레스는 복사된 데이터에 새로 할당된 논리 어드레스인 데이터 처리 시스템.
  15. 제13항에 있어서,
    상기 메모리 시스템은 상기 중복 카운트가 임계값 미만일 때, 상기 중복 카운트를 증가시키고 상기 현재 논리 어드레스를 상기 중복 물리 어드레스에 맵핑하는 데이터 처리 시스템.
  16. 제13항에 있어서,
    상기 메모리 시스템은 상기 중복 카운트가 임계값과 동일할 때, 상기 제1 라이트 요청에 대응하는 제1 데이터를 비휘발성 메모리 장치의 메모리 영역들 중 선택된 메모리 영역에 저장하고 상기 현재 논리 어드레스를 상기 선택된 메모리 영역의 물리 어드레스에 맵핑하는 데이터 처리 시스템.
  17. 제16항에 있어서,
    상기 메모리 시스템은 상기 제1 데이터를 상기 중복 물리 어드레스의 메모리 영역으로부터 리드하고, 리드된 제1 데이터를 상기 선택된 메모리 영역에 저장하는 데이터 처리 시스템.
  18. 제16항에 있어서,
    상기 메모리 시스템은 상기 제1 데이터를 상기 선택된 메모리 영역에 저장할 때 상기 선택된 메모리 영역의 상기 물리 어드레스에 대응하는 중복 카운트를 0으로 저장하는 데이터 처리 시스템.
  19. 제13항에 있어서,
    상기 메모리 시스템은 상기 현재 논리 어드레스를 포함하되 상기 중복 논리 어드레스를 포함하지 않는 제2 라이트 요청에 응답하여, 상기 제2 라이트 요청에 대응하는 제2 데이터를 비휘발성 메모리 장치의 메모리 영역들 중 선택된 메모리 영역에 저장하고 상기 현재 논리 어드레스를 상기 선택된 메모리 영역의 물리 어드레스에 맵핑하는 데이터 처리 시스템.
  20. 제19항에 있어서,
    상기 메모리 시스템은 상기 제2 라이트 요청에 응답하여, 상기 현재 논리 어드레스에 맵핑되어 있었던 이전 물리 어드레스를 결정하고, 상기 이전 물리 어드레스에 대응하는 중복 카운트가 0 초과일 때 상기 이전 물리 어드레스에 대응하는 상기 중복 카운트를 감소시키는 데이터 처리 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6374266B1 (en) * 1998-07-28 2002-04-16 Ralph Shnelvar Method and apparatus for storing information in a data processing system
US8645334B2 (en) * 2009-02-27 2014-02-04 Andrew LEPPARD Minimize damage caused by corruption of de-duplicated data
US8671250B2 (en) * 2011-12-15 2014-03-11 Western Digital Technologies, Inc. Data storage device generating redundancy for data path protection of a parity sector
KR102559518B1 (ko) 2016-09-28 2023-07-26 에스케이하이닉스 주식회사 메모리 제어장치 및 방법
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JP7109992B2 (ja) * 2018-05-22 2022-08-01 キオクシア株式会社 メモリシステムおよび制御方法

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