KR20220111485A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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이미희
박성진
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Abstract

메모리 시스템은 메모리 시스템은 복수의 비휘발성 메모리 장치들; 상기 복수의 비휘발성 메모리 장치들 중 제1 비휘발성 메모리 장치에서 제1 슈퍼 블록에 대해 제1 불안정한 메모리 영역 서치 동작을 수행하도록 구성된 제1 코어부; 및 상기 제1 코어부와 병렬적으로, 상기 복수의 비휘발성 메모리 장치들 중 상기 제1 비휘발성 메모리 장치와 다른 제2 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록과 다른 제2 슈퍼 블록에 대해 제1 불안정한 메모리 영역 서치 동작을 수행하도록 구성된 제2 코어부를 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 비정상적인 파워 이벤트에 대한 복구 프로세스를 신속하게 수행할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 비휘발성 메모리 장치들; 상기 복수의 비휘발성 메모리 장치들 중 제1 비휘발성 메모리 장치에서 제1 슈퍼 블록에 대해 제1 불안정한 메모리 영역 서치 동작을 수행하도록 구성된 제1 코어부; 및 상기 제1 코어부와 병렬적으로, 상기 복수의 비휘발성 메모리 장치들 중 상기 제1 비휘발성 메모리 장치와 다른 제2 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록과 다른 제2 슈퍼 블록에 대해 제2 불안정한 메모리 영역 서치 동작을 수행하도록 구성된 제2 코어부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 제1 코어부가 제1 비휘발성 메모리 장치에서 제1 슈퍼 블록의 제1 불안정한 메모리 영역을 서치하는 단계; 및 제2 코어부가 상기 제1 코어부와 병렬적으로, 상기 제1 비휘발성 메모리 장치와 다른 제2 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록과 다른 제2 슈퍼 블록의 제2 불안정한 메모리 영역을 서치하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 비휘발성 메모리 장치들; 및 상기 복수의 비휘발성 메모리 장치들에 각각 포함된 메모리 블록들로 구성된 제1 슈퍼 블록을 관리하도록 구성된 제1 코어부를 포함하되, 상기 제1 코어부는 상기 복수의 비휘발성 메모리 장치들 중 제1 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록에 대해 제1 불안정한 메모리 영역 서치 동작을 수행하여 제1 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 제1 불안정한 메모리 영역을 서치하고, 상기 제1 불안정한 메모리 영역을 참조하여 상기 복수의 비휘발성 메모리 장치들 중 상기 제1 불안정한 메모리 영역 서치 동작을 수행하지 않은 제2 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 제1 후보 불안정한 메모리 영역에 대해 복구 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 비정상적인 파워 이벤트에 대한 복구 프로세스를 신속하게 수행할 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 도1의 제1 및 제2 코어들이 제1 및 제2 불안정한 메모리 영역 서치 동작들을 수행하는 방법을 도시하는 도면,
도3은 도1의 제1 및 제2 코어들이 복구 동작들을 수행하는 방법을 도시하는 도면,
도4는 도1의 메모리 시스템의 동작 방법을 도시하는 순서도,
도 5는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive)를 포함할 수 있다.
메모리 시스템(100)은 컨트롤러(110), 제1 비휘발성 메모리 장치(NVM1), 및 제2 비휘발성 메모리 장치(NVM2)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치의 지시에 따라 포그라운드 동작을 수행하기 위해 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)을 제어할 수 있다. 포그라운드 동작은 호스트 장치의 지시, 즉, 라이트 요청 및 리드 요청에 따라 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)에 데이터를 라이트하고 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)로부터 데이터를 리드하는 동작을 포함할 수 있다.
또한, 컨트롤러(110)는 호스트 장치와 독립적으로 내부적으로 필요한 백그라운드 동작을 수행하기 위해서 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)을 제어할 수 있다. 백그라운드 동작은 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)에 대한 웨어 레벨링 동작, 가비지 컬렉션 동작, 소거 동작, 리드 리클레임 동작, 및 리프레시 동작 중 적어도 하나를 포함할 수 있다. 백그라운드 동작은 포그라운드 동작처럼 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)에 데이터를 라이트하고 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)로부터 데이터를 리드하는 동작을 포함할 수 있다.
컨트롤러(110)는 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)을 슈퍼 블록의 단위로 관리할 수 있다. 슈퍼 블록은 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)에 걸쳐 형성될 수 있다. 예를 들어, 제1 슈퍼 블록(SB1)은 제1 비휘발성 메모리 장치(NVM1)의 메모리 블록(MB11) 및 제2 비휘발성 메모리 장치(NVM2)의 메모리 블록(MB21)을 포함할 수 있다. 제2 슈퍼 블록(SB2)은 제1 비휘발성 메모리 장치(NVM1)의 메모리 블록(MB12) 및 제2 비휘발성 메모리 장치(NVM2)의 메모리 블록(MB22)을 포함할 수 있다. 미도시되었지만, 컨트롤러(110)는 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)에 대해 제1 및 제2 슈퍼 블록들(SB1, SB2) 이외의 복수의 슈퍼 블록들을 더 관리할 수 있다.
한편, 도1은 제1 및 제2 슈퍼 블록들(SB1, SB2) 각각이 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2) 각각에서 하나의 메모리 블록을 포함하는 것으로 도시하지만, 각 슈퍼 블록은 각 비휘발성 메모리 장치에서 둘 이상의 메모리 블록들을 포함할 수도 있다. 예를 들어, 제1 슈퍼 블록(SB1)은 제1 비휘발성 메모리 장치(NVM1)에서 동일한 블록 어드레스의 복수의 메모리 블록들 및 제2 비휘발성 메모리 장치(NVM2)에서 동일한 블록 어드레스의 복수의 메모리 블록들을 포함할 수 있지만, 본 발명의 실시 예는 블록 어드레스가 동일한 것으로 제한되지 않는다.
복수의 슈퍼 블록들 중 오픈 슈퍼 블록은 데이터를 저장하기 위해 사용 중인 슈퍼 블록일 수 있다. 컨트롤러(110)는 빈 슈퍼 블록들 중 오픈 슈퍼 블록으로 사용할 슈퍼 블록을 선택하고, 오픈 슈퍼 블록이 더 이상 빈 메모리 영역을 포함하지 않을 때까지 오픈 슈퍼 블록의 메모리 영역들에 데이터를 소정 순서, 예를 들어, 워드라인들의 순서에 따라 순차적으로 저장할 수 있다. 컨트롤러(110)는 데이터를 저장하는 시점의 오픈 슈퍼 블록에 대해서만 라이트 동작을 수행하고, 오픈 슈퍼 블록이 아닌 슈퍼 블록에 대해서는 라이트 동작을 수행하지 않을 수 있다. 컨트롤러(110)는 현재의 오픈 슈퍼 블록들에 대한 정보를 소정의 시스템 영역에 저장할 수 있다.
컨트롤러(110)는 소정 개수의 오픈 슈퍼 블록들을 동시에 사용할 수 있다. 예를 들어, 컨트롤러(110)는 서로 다른 타입들의 데이터를 각각 저장하기 위해 서로 다른 오픈 슈퍼 블록들을 동시에 사용할 수 있다. 예를 들어, 컨트롤러(110)는 논리 어드레스와 물리 어드레스 간의 맵핑 관계를 나타내는 맵 데이터를 제1 슈퍼 블록(SB1)에 저장하기 위해서 제1 슈퍼 블록(SB1)을 제1 오픈 슈퍼 블록으로 사용하고, 동시에, 호스트 장치로부터 전송된 데이터를 제2 슈퍼 블록(SB2)에 저장하기 위해서 제2 슈퍼 블록(SB2)을 제2 오픈 슈퍼 블록으로 사용할 수 있다. 이 외에도 컨트롤러(110)는 가비지 컬렉션 동작을 통해 이동된 데이터를 저장하기 위해 제3 오픈 슈퍼 블록을 사용할 수도 있다.
다른 예로서, 컨트롤러(110)는 서로 다른 프로그램 방식들로 데이터를 각각 저장하기 위해 서로 다른 오픈 슈퍼 블록들을 동시에 사용할 수 있다. 예를 들어, 컨트롤러(110)는 제1 슈퍼 블록(SB1)에 SLC 프로그램 방식으로 데이터를 저장하기 위해서 제1 슈퍼 블록(SB1)을 제1 오픈 슈퍼 블록으로 사용하고, 동시에, 제2 슈퍼 블록(SB2)에 MLC 프로그램 방식으로 데이터를 저장하기 위해서 제2 슈퍼 블록(SB2)을 제2 오픈 슈퍼 블록으로 사용할 수 있다. 이 외에도 컨트롤러(110)는 TLC 프로그램 방식으로 데이터를 저장하기 위해 제3 오픈 슈퍼 블록을 사용할 수도 있다.
컨트롤러(110)는 비정상적인 파워 이벤트가 발생하면, 파워가 다시 안정화된 뒤 복구 프로세스를 진행할 수 있다. 예를 들어, 컨트롤러(110)는 부팅 동작에서 비정상적인 파워 이벤트가 앞서 발생했던 것으로 판단될 때, 복구 프로세스를 진행할 수 있다. 비정상적인 파워 이벤트는 SPL(Sudden Power Loss) 및 SPO(Sudden Power Off)를 포함할 수 있다. 비정상적인 파워 이벤트는 파워가 비정상적으로/불안정하게 공급되는 상황을 포함할 수 있다. 비정상적인 파워 이벤트는 파워가 비정상적으로/불안정하게 차단되는 상황을 포함할 수 있다.
컨트롤러(110)의 복구 프로세스는 오픈 슈퍼 블록에 대한 불안정한 메모리 영역 서치 동작 및 복구 동작을 포함할 수 있다.
복구 프로세스의 불안정한 메모리 영역 서치 동작은 오픈 슈퍼 블록에 포함된 각 메모리 블록에서 마지막으로 라이트된 메모리 영역(이하, 불안정한 메모리 영역)을 서치하기 위한 것일 수 있다. 오픈 슈퍼 블록은 복수의 메모리 블록들을 포함하므로, 오픈 슈퍼 블록은 복수의 불안정한 메모리 영역들을 포함할 수 있다. 오픈 슈퍼 블록의 각 불안정한 메모리 영역은 비정상적인 파워 이벤트로 인해 불안정해진 데이터를 저장할 수 있다.
복구 프로세스의 복구 동작은 불안정한 메모리 영역 서치 동작 이후에 수행되고, 각 불안정한 메모리 영역에 저장된 불안정한 데이터를 복구하기 위한 것일 수 있다. 예를 들어, 복구 동작은 오픈 슈퍼 블록의 각 메모리 블록에서, 불안정한 메모리 영역에 후속하는 제1 후속 메모리 영역에 더미 데이터를 저장하고, 제1 후속 메모리 영역에 후속하는 제2 후속 메모리 영역에 불안정한 메모리 영역에 저장된 불안정한 데이터를 새로 저장하는/카피하는 동작을 포함할 수 있다. 오픈 슈퍼 블록의 각 메모리 블록에서, 불안정한 메모리 영역, 제1 후속 메모리 영역, 및 제2 후속 메모리 영역은 연속하는 워드라인들에 각각 대응할 수 있다.
컨트롤러(110)는 제1 코어(CORE1) 및 제2 코어(CORE2)를 포함할 수 있다.
제1 및 제2 코어들(CORE1, CORE2)은 병렬적으로 연산을 처리하여 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)을 제어할 수 있다. 예를 들어, 제1 및 제2 코어들(CORE1, CORE2)은 상술한 포그라운드 동작 및 백그라운드 동작을 병렬적으로 수행할 수 있다. 예를 들어, 제1 및 제2 코어들(CORE1, CORE2)은 소프트웨어 및/또는 펌웨어(예를 들어, FTL(Flash Translation Layer))를 병렬적으로 구동할 수 있다.
제1 및 제2 코어들(CORE1, CORE2)은 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)의 서로 다른 오픈 슈퍼 블록들에 대해 제1 및 제2 불안정한 메모리 영역 서치 동작들(SO1, SO2)을 각각 병렬적으로 수행할 수 있다. 보다 자세히 말하면, 예를 들어, 제1 및 제2 슈퍼 블록들(SB1, SB2)이 오픈 슈퍼 블록들일 때, 제1 코어(CORE1)는 제1 비휘발성 메모리 장치(NVM1)에 포함된 제1 슈퍼 블록(SB1)의 메모리 블록(MB11)에 대해 제1 불안정한 메모리 영역 서치 동작(SO1)을 수행하고, 이와 병렬적으로 제2 코어(CORE2)는 제2 비휘발성 메모리 장치(NVM2)에 포함된 제2 슈퍼 블록(SB2)의 메모리 블록(MB22)에 대해 제2 불안정한 메모리 영역 서치 동작(SO2)을 수행할 수 있다. 제1 코어(CORE1)의 제1 불안정한 메모리 영역 서치 동작(SO1)과 제2 코어(CORE2)의 제2 불안정한 메모리 영역 서치 동작(SO2)은 서로 다른 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)을 액세스하는 것이므로 동시에 수행될 수 있다. 그 결과 서로 다른 제1 및 제2 슈퍼 블록들(SB1, SB2)에서 불안정한 메모리 영역들이 동시에 서치되므로 복구 프로세스가 신속하게 완료될 수 있다.
그리고 도2를 참조하여 설명될 바와 같이 제1 코어(CORE1)는 제1 불안정한 메모리 영역 서치 동작(SO1)을 통해 제1 비휘발성 메모리 장치(NVM1)에서 제1 슈퍼 블록(SB1)의 제1 불안정한 메모리 영역을 서치한 뒤, 제1 불안정한 메모리 영역에 대해 복구 동작을 수행할 뿐만 아니라 제2 비휘발성 메모리 장치(NVM2)에 포함된 제1 슈퍼 블록(SB1)의 제1 후보 불안정한 메모리 영역에 대해 복구 동작을 수행할 수 있다. 제1 후보 불안정한 메모리 영역은 제2 비휘발성 메모리 장치(NVM2)에 포함된 제1 슈퍼 블록(SB1)의 메모리 블록(MB21)에서 제1 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역일 수 있다.
유사하게, 제2 코어(CORE2)는 제2 불안정한 메모리 영역 서치 동작(SO2)을 통해 제2 비휘발성 메모리 장치(NVM2)에서 제2 슈퍼 블록(SB2)의 제2 불안정한 메모리 영역을 서치한 뒤, 제2 불안정한 메모리 영역에 대해 복구 동작을 수행할 뿐만 아니라 제1 비휘발성 메모리 장치(NVM1)에 포함된 제2 슈퍼 블록(SB2)의 제2 후보 불안정한 메모리 영역에 대해 복구 동작을 수행할 수 있다. 제2 후보 불안정한 메모리 영역은 제1 비휘발성 메모리 장치(NVM1)에 포함된 제2 슈퍼 블록(SB2)의 메모리 블록(MB12)에서 제2 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역일 수 있다. 제1 및 제2 코어들(CORE1, CORE2)은 복구 동작을 병렬적으로 수행할 수 있다.
제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)은 컨트롤러(110)의 제어에 따라, 컨트롤러(110)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(110)로 전송할 수 있다. 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)은 서로 다른 채널들 또는 웨이들을 통해 컨트롤러(110)와 연결될 수 있다. 다시 말해, 컨트롤러(110)는 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)을 서로 다른 채널들 또는 웨이들을 통해 병렬적으로 동시에 액세스할 수 있다.
제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)은 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
한편, 도1은 컨트롤러(110)가 2개의 제1 및 제2 코어들(CORE1, CORE2)을 포함하는 것으로 도시하나, 컨트롤러(110)에 포함되는 코어들의 개수는 이에 제한되지 않는다. 또한, 도1은 메모리 시스템(100)이 2개의 제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)을 포함하는 것으로 도시하나, 메모리 시스템(100)에 포함되는 비휘발성 메모리 장치들의 개수는 이에 제한되지 않는다.
도2는 도1의 제1 및 제2 코어들(CORE1, CORE2)이 제1 및 제2 불안정한 메모리 영역 서치 동작들(SO1, SO2)을 수행하는 방법을 도시하는 도면이다.
제1 비휘발성 메모리 장치(NVM1)에 포함된 제1 슈퍼 블록(SB1)의 메모리 블록(MB11)은 워드라인들(MB11_WL1~MB11_WLn)에 대응하는 메모리 영역들(MB11_R1~MB11_Rn)을 포함할 수 있다. 제1 비휘발성 메모리 장치(NVM1)는 워드라인들(MB11_WL1~MB11_WLn) 각각에 전압을 인가함으로써 대응하는 메모리 영역을 액세스할 수 있다. 다른 메모리 블록들(MB21, MB12, MB22)도 메모리 블록(MB11)과 유사하게 구성될 수 있다.
제1 및 제2 비휘발성 메모리 장치들(NVM1, NVM2)은 서로 다른 채널들 또는 웨이들을 통해 컨트롤러(110)와 연결되므로, 컨트롤러(110)는 제1 슈퍼 블록(SB1)의 메모리 블록들(MB11, MB21)에서 동일한 순서의 워드라인들에 대응하는 메모리 영역들에 동시에 데이터를 저장할 수 있다. 따라서, 비정상적인 파워 이벤트가 발생한 순간에 메모리 블록(MB11)에서 마지막으로 라이트된 메모리 영역(MB11_Ri)과 메모리 블록(MB21)에서 마지막으로 라이트된 메모리 영역(MB21_Ri)은 동일한 순서의 워드라인들, 즉, i번째 워드라인들(MB11_WLi, MB21_WLi)에 각각 대응할 수 있다.
복구 프로세스가 진행될 때, 제1 코어(CORE1)는 제1 비휘발성 메모리 장치(NVM1)에 포함된 제1 슈퍼 블록(SB1)의 메모리 블록(MB11)에 대해서는 제1 불안정한 메모리 영역 서치 동작(SO1)을 수행하지만, 제2 비휘발성 메모리 장치(NVM2)에 포함된 제1 슈퍼 블록(SB1)의 메모리 블록(MB21)에 대해서는 제1 불안정한 메모리 영역 서치 동작(SO1)을 수행하지 않을 수 있다.
제1 코어(CORE1)는 메모리 블록(MB11)의 메모리 영역들(MB11_R1~MB11_Rn) 각각으로부터 데이터를 리드하고 리드된 데이터에 근거하여 해당 메모리 영역이 비어있는지 여부를 확인함으로써, 메모리 블록(MB11)에 대한 제1 불안정한 메모리 영역 서치 동작(SO1)을 수행할 수 있다. 제1 코어(CORE1)는, 예를 들어, 메모리 블록(MB11)의 첫번째 워드라인(MB11_WL1)에 대응하는 첫번째 메모리 영역(MB11_R1)부터 확인할 수 있지만, 본 발명의 실시 예는 이에 제한되지 않는다.
제1 코어(CORE1)는 제1 불안정한 메모리 영역 서치 동작(SO1)을 통해 메모리 블록(MB11)에서 마지막으로 라이트된 메모리 영역(MB11_Ri)을 제1 불안정한 메모리 영역(TR1)으로서 서치할 수 있다. 다시 말해, 메모리 블록(MB11)에서 제1 불안정한 메모리 영역(TR1) 이전의 메모리 영역들(MB11_R1~MB11_Ri-1)은 데이터를 저장하고, 메모리 블록(MB11)에서 제1 불안정한 메모리 영역(TR1) 이후의 메모리 영역들(MB11_Ri+1~MB11_Rn)은 비어있을 수 있다.
이 경우, 비록 메모리 블록(MB21)에 대해서는 제1 불안정한 메모리 영역 서치 동작(SO1)이 수행되지 않았지만, 메모리 블록(MB11)에서 제1 불안정한 메모리 영역(TR1)과 동일한 순서의 워드라인(MB21_WLi)에 대응하는 메모리 영역(MB21_Ri)이 메모리 블록(MB21)에서 마지막으로 라이트된 메모리 영역인 것으로 간주될 수 있다. 메모리 영역(MB21_Ri)은 후술될 복구 동작의 제1 후보 불안정한 메모리 영역(CR1)이 될 수 있다.
유사하게, 제2 코어(CORE2)는 복구 프로세스가 진행될 때, 제2 비휘발성 메모리 장치(NVM2)에 포함된 제2 슈퍼 블록(SB2)의 메모리 블록(MB22)에 대해서는 제2 불안정한 메모리 영역 서치 동작(SO2)을 수행하지만, 제1 비휘발성 메모리 장치(NVM1)에 포함된 제2 슈퍼 블록(SB2)의 메모리 블록(MB12)에 대해서는 제2 불안정한 메모리 영역 서치 동작(SO2)을 수행하지 않을 수 있다.
제2 코어(CORE2)는 메모리 블록(MB22)의 메모리 영역들(MB22_R1~MB22_Rn) 각각으로부터 데이터를 리드하고 리드된 데이터에 근거하여 해당 메모리 영역이 비어있는지 여부를 확인함으로써, 메모리 블록(MB22)에 대한 제2 불안정한 메모리 영역 서치 동작(SO2)을 수행할 수 있다. 제2 코어(CORE2)는, 예를 들어, 메모리 블록(MB22)의 첫번째 워드라인(MB22_WL1)에 대응하는 첫번째 메모리 영역(MB22_R1)부터 확인할 수 있지만, 본 발명의 실시 예는 이에 제한되지 않는다.
제2 코어(CORE2)는 제2 불안정한 메모리 영역 서치 동작(SO2)을 통해 메모리 블록(MB22)에서 마지막으로 라이트된 메모리 영역(MB22_Rj)을 제2 불안정한 메모리 영역(TR2)으로서 서치할 수 있다. 다시 말해, 메모리 블록(MB22)에서 제2 불안정한 메모리 영역(TR2) 이전의 메모리 영역들(MB22_R1~MB22_Rj-1)은 데이터를 저장하고, 메모리 블록(MB22)에서 제2 불안정한 메모리 영역(TR2) 이후의 메모리 영역들(MB22_Rj+1~MB22_Rn)은 비어있을 수 있다.
이 경우, 비록 메모리 블록(MB12)에 대해서는 제2 불안정한 메모리 영역 서치 동작(SO2)이 수행되지 않았지만, 메모리 블록(MB12)에서 제2 불안정한 메모리 영역(TR2)과 동일한 순서의 워드라인(MB12_WLj)에 대응하는 메모리 영역(MB12_Rj)이 메모리 블록(MB12)에서 마지막으로 라이트된 메모리 영역인 것으로 간주될 수 있다. 메모리 영역(MB12_Rj)은 후술될 복구 동작의 제2 후보 불안정한 메모리 영역(CR2)이 될 수 있다.
도3은 도1의 제1 및 제2 코어들(CORE1, CORE2)이 복구 동작들(RO1, RO2)을 수행하는 방법을 도시하는 도면이다.
제1 코어(CORE1)는 제1 불안정한 메모리 영역 서치 동작(SO1)을 통해 결정된 제1 불안정한 메모리 영역(TR1)을 기반으로 복구 동작(RO1)을 수행할 수 있다. 구체적으로 제1 코어(CORE1)는 메모리 블록(MB11)의 제1 불안정한 메모리 영역(TR1)에 대해 복구 동작(RO1)을 수행할 뿐만 아니라 메모리 블록(MB21)의 제1 후보 불안정한 메모리 영역(CR1)에 대해서도 복구 동작(RO1)을 수행할 수 있다.
구체적으로, 제1 코어(CORE1)는 제1 불안정한 메모리 영역(TR1)에 대한 복구 동작(RO1)을 다음과 같이 수행할 수 있다. 제1 코어(CORE1)는 제1 불안정한 메모리 영역(TR1)에 후속하는 메모리 영역(MB11_Ri+1)에 더미 데이터를 저장하고, 제1 불안정한 메모리 영역(TR1)에 저장된 데이터를 메모리 영역(MB11_Ri+1)에 후속하는 메모리 영역(MB11_Ri+2)에 새로 저장할 수 있다. 제1 불안정한 메모리 영역(TR1), 메모리 영역(MB11_Ri+1), 및 메모리 영역(MB11_Ri+2)은 연속하는 워드라인들(MB11_WLi, MB11_WLi+1, MB11_WLi+2)에 각각 대응할 수 있다. 제1 코어(CORE1)는 제1 후보 불안정한 메모리 영역(CR1)에 대한 복구 동작(RO1)을 제1 불안정한 메모리 영역(TR1)에 대한 복구 동작(RO1)과 동시에 유사하게 수행할 수 있다.
제2 코어(CORE2)는 제2 불안정한 메모리 영역 서치 동작(SO2)을 통해 결정된 제2 불안정한 메모리 영역(TR2)을 기반으로 복구 동작(RO2)을 수행할 수 있다. 구체적으로 제2 코어(CORE2)는 메모리 블록(MB22)의 제2 불안정한 메모리 영역(TR2)에 대해 복구 동작(RO2)을 수행할 뿐만 아니라 메모리 블록(MB12)의 제2 후보 불안정한 메모리 영역(CR2)에 대해서도 복구 동작(RO2)을 수행할 수 있다. 제2 코어(CORE2)는 복구 동작(RO2)을 상술한 복구 동작(RO1)과 병렬적으로 유사하게 수행할 수 있다.
한편, 도1의 메모리 시스템(100)이 복수의 코어들 및 복수의 비휘발성 메모리 장치들을 포함할 때, 복구 프로세스는 상술한 바와 유사하게 진행될 수 있다. 구체적으로, 복수의 비휘발성 메모리 장치들은 서로 겹치지 않는 복수의 비휘발성 메모리 장치 그룹들로 분할될 수 있다. 그리고 복수의 코어들은 복수의 비휘발성 메모리 장치 그룹들에서 서로 다른 슈퍼 블록들에 대해 불안정한 메모리 영역 서치 동작을 병렬적으로 수행할 수 있다. 예를 들어, 제1 코어(CORE1)는 제1 비휘발성 메모리 장치 그룹에서 제1 슈퍼 블록의 제1 불안정한 메모리 영역들을 서치하고, 제2 코어(CORE2)는 제2 비휘발성 메모리 장치 그룹에서 제2 슈퍼 블록의 제2 불안정한 메모리 영역들을 서치하고, 제3 코어는 제3 비휘발성 메모리 장치 그룹에서 제3 슈퍼 블록의 제3 불안정한 메모리 영역들을 서치할 수 있다.
이후, 제1 코어(CORE1)는 제1 비휘발성 메모리 장치 그룹에 포함된 제1 슈퍼 블록의 제1 불안정한 메모리 영역들에 대해 복구 동작을 수행할 뿐만 아니라 제2 및 제3 비휘발성 메모리 장치 그룹들에 포함된 제1 슈퍼 블록의 제1 후보 불안정한 메모리 영역들에 대해서도 복구 동작을 수행할 수 있다. 제1 후보 불안정한 메모리 영역들은 제2 및 제3 비휘발성 메모리 장치 그룹들에 포함된 제1 슈퍼 블록의 메모리 영역들 중 제1 불안정한 메모리 영역들과 동일한 순서의 워드라인들에 대응하는 메모리 영역들일 수 있다.
그리고 제2 코어(CORE2)는 제2 비휘발성 메모리 장치 그룹에 포함된 제2 슈퍼 블록의 제2 불안정한 메모리 영역들에 대해 복구 동작을 수행할 뿐만 아니라 제1 및 제3 비휘발성 메모리 장치 그룹들에 포함된 제2 슈퍼 블록의 제2 후보 불안정한 메모리 영역들에 대해서도 복구 동작을 수행할 수 있다. 제2 후보 불안정한 메모리 영역들은 제1 및 제3 비휘발성 메모리 장치 그룹들에 포함된 제2 슈퍼 블록의 메모리 영역들 중 제2 불안정한 메모리 영역들과 동일한 순서의 워드라인들에 대응하는 메모리 영역들일 수 있다.
그리고 제3 코어는 제3 비휘발성 메모리 장치 그룹에 포함된 제3 슈퍼 블록의 제3 불안정한 메모리 영역들에 대해 복구 동작을 수행할 뿐만 아니라 제1 및 제2 비휘발성 메모리 장치 그룹들에 포함된 제3 슈퍼 블록의 제3 후보 불안정한 메모리 영역들에 대해서도 복구 동작을 수행할 수 있다. 제3 후보 불안정한 메모리 영역들은 제1 및 제2 비휘발성 메모리 장치 그룹들에 포함된 제3 슈퍼 블록의 메모리 영역들 중 제3 불안정한 메모리 영역들과 동일한 순서의 워드라인들에 대응하는 메모리 영역들일 수 있다.
도4는 도1의 메모리 시스템(100)의 동작 방법을 도시하는 순서도이다.
도4를 참조하면, 단계(S110)에서, 제1 코어부(CORE1)가 제1 비휘발성 메모리 장치(NVM1)에서 제1 오픈 슈퍼 블록인 제1 슈퍼 블록(SB1)의 제1 불안정한 메모리 영역을 서치하고, 제2 코어부(CORE2)가 제1 코어부(CORE1)와 병렬적으로 제2 비휘발성 메모리 장치(NVM2)에서 제2 오픈 슈퍼 블록인 제2 슈퍼 블록(SB2)의 제2 불안정한 메모리 영역을 서치할 수 있다.
단계(S120)에서, 제1 코어부(CORE1)가 제1 불안정한 메모리 영역 및 제2 비휘발성 메모리 장치(NVM2)에 포함된 제1 슈퍼 블록(SB1)의 제1 후보 불안정한 메모리 영역에 대해 복구 동작을 수행하고, 제2 코어부(CORE2)가 제2 불안정한 메모리 영역 및 제1 비휘발성 메모리 장치(NVM1)에 포함된 제2 슈퍼 블록(SB2)의 제2 후보 불안정한 메모리 영역에 대해 복구 동작을 수행할 수 있다. 제1 후보 불안정한 메모리 영역은 제2 비휘발성 메모리 장치(NVM2)에 포함된 제1 슈퍼 블록(SB1)의 메모리 영역들 중 제1 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역일 수 있다. 제2 후보 불안정한 메모리 영역은 제1 비휘발성 메모리 장치(NVM1)에 포함된 제2 슈퍼 블록(SB2)의 메모리 영역들 중 제2 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역일 수 있다.
도 5는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 5를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
컨트롤 유닛(1212)은 도1의 제1 코어(CORE1) 및 제2 코어(CORE2)를 포함할 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 5에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 5에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 8을 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 5의 SSD(1200), 도 6의 메모리 시스템(2200), 도 7의 메모리 시스템(3200)으로 구성될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 9를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 메모리 시스템
110: 컨트롤러
CORE1, CORE2: 제1 및 제2 코어들
NVM1, NVM2: 제1 및 제2 비휘발성 메모리 장치들
MB11, MB12, MB21, MB22: 메모리 블록들

Claims (16)

  1. 복수의 비휘발성 메모리 장치들;
    상기 복수의 비휘발성 메모리 장치들 중 제1 비휘발성 메모리 장치에서 제1 슈퍼 블록에 대해 제1 불안정한 메모리 영역 서치 동작을 수행하도록 구성된 제1 코어부; 및
    상기 제1 코어부와 병렬적으로, 상기 복수의 비휘발성 메모리 장치들 중 상기 제1 비휘발성 메모리 장치와 다른 제2 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록과 다른 제2 슈퍼 블록에 대해 제2 불안정한 메모리 영역 서치 동작을 수행하도록 구성된 제2 코어부를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 코어부는 상기 제1 불안정한 메모리 영역 서치 동작을 통해 상기 제1 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록의 제1 불안정한 메모리 영역을 서치한 뒤, 상기 제1 불안정한 메모리 영역 및 상기 제2 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 제1 후보 불안정한 메모리 영역에 대해 복구 동작을 수행하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 제1 후보 불안정한 메모리 영역은 상기 제2 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 메모리 영역들 중 상기 제1 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역인 메모리 시스템.
  4. 제1항에 있어서,
    상기 제2 코어부는 상기 제2 불안정한 메모리 영역 서치 동작을 통해 상기 제2 비휘발성 메모리 장치에서 상기 제2 슈퍼 블록의 제2 불안정한 메모리 영역을 서치한 뒤, 상기 제2 불안정한 메모리 영역 및 상기 제1 비휘발성 메모리 장치에 포함된 상기 제2 슈퍼 블록의 제2 후보 불안정한 메모리 영역에 대해 복구 동작을 수행하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제2 후보 불안정한 메모리 영역은 상기 제1 비휘발성 메모리 장치에 포함된 상기 제2 슈퍼 블록의 메모리 영역들 중 상기 제2 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역인 메모리 시스템.
  6. 제1 코어부가 제1 비휘발성 메모리 장치에서 제1 슈퍼 블록의 제1 불안정한 메모리 영역을 서치하는 단계; 및
    제2 코어부가 상기 제1 코어부와 병렬적으로, 상기 제1 비휘발성 메모리 장치와 다른 제2 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록과 다른 제2 슈퍼 블록의 제2 불안정한 메모리 영역을 서치하는 단계를 포함하는 메모리 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 제1 불안정한 메모리 영역을 서치하는 단계 이후에, 상기 제1 코어부가 상기 제1 불안정한 메모리 영역 및 상기 제2 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 제1 후보 불안정한 메모리 영역에 대해 복구 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  8. 제7항에 있어서,
    상기 제1 후보 불안정한 메모리 영역은 상기 제2 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 메모리 영역들 중 상기 제1 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역인 메모리 시스템의 동작 방법.
  9. 제6항에 있어서,
    상기 제2 불안정한 메모리 영역을 서치하는 단계 이후에, 상기 제2 코어부가 상기 제2 불안정한 메모리 영역 및 상기 제1 비휘발성 메모리 장치에 포함된 상기 제2 슈퍼 블록의 제2 후보 불안정한 메모리 영역에 대해 복구 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 제2 후보 불안정한 메모리 영역은 상기 제1 비휘발성 메모리 장치에 포함된 상기 제2 슈퍼 블록의 메모리 영역들 중 상기 제2 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역인 메모리 시스템의 동작 방법.
  11. 복수의 비휘발성 메모리 장치들; 및
    상기 복수의 비휘발성 메모리 장치들에 각각 포함된 메모리 블록들로 구성된 제1 슈퍼 블록을 관리하도록 구성된 제1 코어부를 포함하되,
    상기 제1 코어부는 상기 복수의 비휘발성 메모리 장치들 중 제1 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록에 대해 제1 불안정한 메모리 영역 서치 동작을 수행하여 제1 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 제1 불안정한 메모리 영역을 서치하고, 상기 제1 불안정한 메모리 영역을 참조하여 상기 복수의 비휘발성 메모리 장치들 중 상기 제1 불안정한 메모리 영역 서치 동작을 수행하지 않은 제2 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 제1 후보 불안정한 메모리 영역에 대해 복구 동작을 수행하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 제1 후보 불안정한 메모리 영역은 상기 제2 비휘발성 메모리 장치에 포함된 상기 제1 슈퍼 블록의 메모리 영역들 중 상기 제1 불안정한 메모리 영역과 동일한 순서의 워드라인에 대응하는 메모리 영역인 메모리 시스템.
  13. 제11항에 있어서,
    상기 제1 코어부는 상기 제1 불안정한 메모리 영역에 대해 복구 동작을 수행하면서 상기 제1 후보 불안정한 메모리 영역에 대해 상기 복구 동작을 수행하는 메모리 시스템.
  14. 제11항에 있어서,
    상기 제1 코어부와 병렬적으로, 상기 제2 비휘발성 메모리 장치에서 상기 제1 슈퍼 블록과 다른 제2 슈퍼 블록에 대해 제2 불안정한 메모리 영역 서치 동작을 수행하도록 구성된 제2 코어부를 더 포함하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 제2 코어부는 상기 제1 비휘발성 메모리 장치에서 상기 제2 슈퍼 블록에 대해 상기 제2 불안정한 메모리 영역 서치 동작을 수행하지 않는 메모리 시스템.
  16. 제15항에 있어서,
    상기 제2 코어부는 상기 제2 불안정한 메모리 영역 서치 동작을 수행하여 상기 제2 비휘발성 메모리 장치에 포함된 상기 제2 슈퍼 블록의 제2 불안정한 메모리 영역을 서치하고, 상기 제2 불안정한 메모리 영역을 참조하여 상기 제1 비휘발성 메모리 장치에 포함된 상기 제2 슈퍼 블록의 제2 후보 불안정한 메모리 영역에 대해 복구 동작을 수행하는 메모리 시스템.
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