CN1397951A - 半导体存储器以及驱动半导体存储器的方法 - Google Patents

半导体存储器以及驱动半导体存储器的方法 Download PDF

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Abstract

在执行把数据写入到存储单元的过程中，把正电压(在大约电源电压Vcc的1/2到电源电压的范围内的电压)提供到用于把参考电压提供到存储单元的一条线路(存储单元电源线)。即使位线和存储单元电源线短路，至少在锁存缓冲器单元中的一个节点与位线电连接的过程中，可以保持该节点的电势。由于可以确定该编程操作正常完成，并且完成编程确认操作，因此由于位线与存储单元电源线之间的短路所造成的缺陷可以通过使用冗余电路而修复。

Description

半导体存储器以及驱动半导体存储器的方法
对相关申请的交叉引用
本申请基于2001年7月18日递交的日本专利申请No.2001-217660并要求它的优先权，其内容被包含于此，以供参照。
技术领域
本发明涉及半导体存储器以及驱动半导体存储器的方法，特别涉及一种适合应用于NAND快速存储器的半导体存储器以及驱动半导体存储器的方法。
现有技术
在常规NAND快速存储器中，当在存储单元中写入或擦除数据时，通过执行检查该存储单元阈值电压Vth相对于读取判定电平(电压)是否具有足够的读取容限的确认操作，而控制存储单元阈值电压Vth。
对共享相同字线并且同时连接到NAND快速存储器的多个位线(大约4000线)的存储单元执行NAND快速存储器的确认操作。如果在确认操作中没有获得足够的读取容限，则再次执行对存储单元的数据写入或擦除，并且重复执行该确认操作，直到确定所有位线具有足够的读取容限为止。
并且，在NAND快速存储器的多位存储单元组成的模块中，形成由共享一条字线的NAND快速存储器的存储单元相同的冗余存储单元所构成的冗余电路。如果在NAND快速存储器的制造工艺中出现相邻位线的短路这样的缺陷，则用冗余电路代替作为一个单位包括缺陷位线的几条位线。
但是，在上文所述的NAND快速存储器中，对共享相同字线并且同时连接到多个位线的存储单元执行确认操作。也就是说，对连接到冗余电路的位线以及缺陷位线的存储单元执行该确认操作。相应地，如果由于相邻位线的短路而出现一个缺陷，则禁止对连接到缺陷位线的存储单元的数据写入，以避免缺陷位线的电势波动，为了使该状态与存储单元阈值电压Vth具有足够的读取容限的状态相同，从而完成确认操作。
不幸的是，如果一个缺陷是由于位线与把参照电势(源电势)提供到存储单元的线路(在下文中称为“存储单元电源线”)之间的短路所造成的，则即使当禁止把数据写入到连接该缺陷位线的存储单元以使得该状态与存储单元阈值电压Vth具有足够的读取容限的状态相同时，缺陷位线的电势可能由于该存储单元电源线而波动。这使得不可能完成确认操作。也就是说，如果一个缺陷是由于位线与存储单元电源线之间的短路所造成的，则即使使用冗余电路也不能够修复该缺陷。
发明内容
本发明用于解决上处问题，并且它的一个目的是修复位线与用于把参照电势提供到存储单元的线路之间的短路所造成的缺陷。
本发明的半导体存储器包括存储单元，其中包括具有存储数据的控制栅极和浮置栅极(floating gate)的晶体管以及把参照电势提供到存储单元的线路。在执行把数据写入到存储单元中的时间段内，用于把参照电势提供到存储单元的线路的电势被设置在正电势。
在如上配置的本发明中，即使用于在存储单元输入和输出数据的位线以及用于把参照电势提供到该存储单元的线路(存储单元电源线)被短路，在把数据写入存储单元的过程中，该位线的电势波动被抑制，从而在连接到该位线的锁存电路中的数据被保持，从而避免锁存电路中数据的反转。相应地，可以完成在数据写入之后执行的确认操作。
附图简述
图1A为示出应用本发明的一个实施例的半导体存储器的NAND快速存储器的存储器部分的结构的示意图；
图1B为沿着图1A的线I-I截取的截面视图；
图2为示出NAND快速存储器的存储器部分的等效电路的示意图；
图3为示出NAND快速存储器的存储器单元阵列的排列的示意图；
图4为示出页缓冲器的排列的方框图；
图5A为示出存储单元晶体管的截面和数据存储的状态(数据值为“1”)的示意图；
图5B为示出存储单元晶体管的截面和数据存储的状态(数据值为“0”)的示意图；
图6A为NAND快速存储器的读取操作(读取数据值“1”)的时序图；
图6B为NAND快速存储器的读取操作(读取数据值“0”)的时序图；
图7A为NAND快速存储器的编程操作(在数据写入过程中)的时序图；
图7B为NAND快速存储器的编程操作(当禁止数据写入时)的时序图；
图8A为NAND快速存储器的编程确认操作(当数据写入完成时)的时序图；
图8B为NAND快速存储器的编程确认操作(当数据写入不足时)的时序图；
图9A为在位线与存储单元电源线之间短路的情况中常规NAND快速存储器的编程操作(当禁止数据写入时)的时序图；
图9B为在位线与存储单元电源线之间短路的情况中常规NAND快速存储器的编程确认操作的时序图；
图10A为NAND快速存储器的擦除确认操作(当数据擦除完成时)的时序图；
图10B为NAND快速存储器的擦除确认操作(当数据擦除不足时)的时序图；
图11为示出在NAND快速存储器的不同操作中所施加电压的例子的示意图。
具体实施方式
下文将参照附图描述本发明的实施例。
(快速存储器的结构)
图1A为示出应用本发明的实施例的半导体存储器的NAND快速存储器的存储器部分的结构的示意图。
在图1A中，参照标号101表示由金属所制成的位线，并且通过接点102连接到半导体基片，其上面形成存储单元晶体管；以及103表示形成在半导体基片上以连接位线101的扩散层。
参考标号SG1和SG2分别表示用于控制第一和第二选择门晶体管的控制信号线；WLn(n为后缀，n＝从0至15的整数)表示用于选择一个存储单元的字线；以及ARVSS表示把参考电势(存储单元晶体管的源电势)提供到存储单元的线路(在下文中称为“存储单元电源线”)。
图1B为沿着图1A的线I-I截取的截面视图。
在图1B中，参考标号G1和G2分别表示第一和第二选择门晶体管的栅极。控制电压被分别通过图1A中所示的控制信号线SG1和SG2提供到这些栅极G1和G2。
参考标号105、107和109表示形成在半导体基片上的扩散层，作为每个存储单元晶体管的漏极和源极；以及106、108和110表示氧化膜。参考标号CG1和CG2表示每个存储单元晶体管的控制栅极，从图1A中所示的字线WLn提供电压到该控制栅极；以及FG1和FG2表示每个存储单元晶体管的浮置栅极。
参考标号111表示用于形成存储单元电源线的扩散层；以及112表示氧化膜。
参见图1B，第一选择门晶体管由栅极G1、作为漏极的扩散层103、以及作为源极的扩散层105所构成。并且，一个存储单元晶体管包括控制栅极CG1、浮置栅极FG1、作为漏极的扩散层105和作为源极的扩散层107。类似地，另一个存储单元晶体管包括控制栅极CG2、浮置栅极FG2、作为漏极的扩散层107和作为源极的扩散层109。也就是说，在该NAND快速存储器中，第一选择门晶体管的源极、该存储单元晶体管的漏极和源极、以及第二选择门晶体管的漏极与相邻的晶体管共享扩散层。
当存储单元电源线ARVSS仅仅由扩散层111所形成时，该存储单元电源线ARVSS的电阻增加。尽管未在图1A和1B中示出，因此，形成金属的存储单元电源线ARVSS作为一个单元，与多条位线101相平行，并且类似于位线101通过接点连接到半导体基片上的扩散层。
图2为示出具有图1A和1B中所示的结构的NAND快速存储器的存储器部分的等效电路的示意图。
如图2中所示，在该NAND快速存储器的存储器部分的等效电路中，第一选择门晶体管的漏极和栅极分别连接到位线BL和控制信号线SG1。第二选择门晶体管的栅极和源极分别连接到控制信号线SG2和存储单元电源线ARVSS。另外，在第一和第二选择门晶体管之间，多个存储单元晶体管相串联，使得它们的控制栅极一一对应地连接到字线WLn(n＝0-15)。
在下文的描述中，如图2中所示第一选择门晶体管、多个存储单元晶体管以及第二选择门晶体管相串联的结构被称为一串列(string)。在该NAND快速存储器中，多个这样的串列连接到一条位线。
图3为示出NAND快速存储器的存储器单元阵列的排列的示意图。
请注意，图3示出由串列构成的一个NAND快速存储器，每个串列包括一个第一选择门晶体管、四个存储单元晶体管以及一个第二选择门晶体管。
在图3中，参考标号301表示由在一端连接到存储单元电源线ARVSS并且在另一个端连接到第一至第四位线BL1至BL4的四个串列所构成的第一模块。类似地，参考标号302表示由在一端连接到存储单元电源线ARVSS并且在另一个端连接到第一至第四位线BL1至BL4的与构成第一模块的串列不同的四个串列所构成的第二模块。
参考标号303-1、303-2、303-3和303-4表示分别连接到第一、第二、第三和第四位线BL1、BL2、BL3、BL4的分页缓冲器。这些分页缓冲器303-1至303-4控制位线BL1至BL4的电势，以把所提供的数据写入到存储单元晶体管，并且根据位线BL1至BL4的电势把数据输出到外部。
图4为示出图3中所示的每个分页缓冲器303-1至303-4的结构。
参见图4，该分页缓冲器包括读出放大器单元401和锁存缓冲器单元411。
读出放大器单元401包括一个P-沟道MOS晶体管(在下文中称为“Pch-Tr”)402以及五个N-沟道MOS晶体管(在下文中称为“Nch-Tr”)403、404、405、406和407。
电源电压Vcc被提供到Pch-Tr402的源极，并且Pch-Tr402的栅极和漏极分别连接到信号线PBIAS和Nch-Tr403的漏极。Nch-Tr403的栅极和源极分别连接到信号线BLCTL和Nch-Tr的漏极404。该Nch-Tr404的栅极和源极分别连接到信号线BLPRT和位线BL。
Nch-Tr405的漏极、栅极和源极分别连接到节点NB(在下文中描述)、Pch-Tr402和Nch-Tr403的漏极之间的互连点SNS、以及Nch-Tr406的漏极。Nch-Tr406的栅极和源极分别连接到信号线SET和地电势(GND)。Nch-Tr407的漏极、栅极和源极分别连接到节点NA(在下文中描述)、信号线PGMON、以及Pch-Tr402和Nch-Tr403的漏极之间的互连点。
锁存缓冲器单元411包括两个反相器412和413、两个Pch-Tr414和415以及四个Nch-Tr416、417、418和419。
节点NA连接到反相器412的输入端，并且节点NA连接到反相器412的输出端。该节点NB还连接到反相器413的输入端，并且节点NA连接到反相器413的输出端。也就是说，这些反相器412和413构成一个锁存电路。
电源电压Vcc被提供到Pch-Tr414的源极，并且Pch-Tr414的栅极和漏极分别连接到节点NA和Pch-Tr415的源极。Pch-Tr415的栅极和漏极分别连接到信号线LD和Nch-Tr416的漏极。Nch-Tr416的栅极和源极分别连接到信号线RD和Nch-Tr417的漏极。Nch-Tr417的栅极和源极分别连接到节点NA和地电势(GND)。
Nch-Tr418的源极、栅极和漏极分别连接到信号线PBOUT、信号线YD、以及Pch-Tr405和Nch-Tr416的漏极之间的互连点。Nch-Tr419的源极、栅极和漏极分别连接到Pch-Tr415和Nch-Tr416之间的互连点、信号线LD和节点NA。
在数据读取时，分别从信号线LD和RD提供“L”(0V)以及“H”(电源电压Vcc，例如3.3V)，以导通Pch-Tr415和Nch-Tr416，并且截止Nch-Tr419。相应地，Pch-Tr414和Nch-Tr417构成一个反相器(缓冲器)，以把节点NA处的信号反相，并且把反相的信号提供给Nch-Tr418。该Nch-Tr418被根据对应于一个地址的信号而控制，从该地址读出通过信号线YD提供的数据，并且通过使节点NA处的信号反相而形成的信号经信号线PBOUT输出。按照这种方式，在锁存电路中的数据被确定之前，可以避免由于外部线路电容(信号线PBOUT)等等造成由反相器412和413所构成的锁存器中的数据的反相。请注意，将在下文中描述在数据读取过程中在锁存缓冲器单元411中位线BL和节点NA之间的操作。
另一方面，在数据写入时，分别从信号线LD和RD提供“L”(0V)以及“H”(电源电压Vcc，例如3.3V)，以截止Pch-Tr415和Nch-Tr416，并且导通Nch-Tr419。被根据对应于一个写入通过信号线YD提供的数据的地址的信号而控制的Nch-Tr418通过信号线PBOUT接收数据，并且把所接收的数据提供到NA。请注意，将在下文中描述在数据写入过程中在锁存缓冲器单元411中位线BL和节点NA之间的操作。
下面参照图5A和5B描述存储单元晶体管的截面和数据存储器的状态。
图5A为示出当存储“1”作为数据值时存储单元晶体管的状态的示意图。
参见图5A，该存储单元晶体管是具有控制栅极、浮置栅极502、氧化膜(隧道氧化膜)503以及扩散层504的Nch-Tr。当数据值“1”存储在该存储单元晶体管中时，在浮置栅极502中没有电子积累，因为它们被从浮置栅极中排出。在该状态中，存储单元晶体管的阈值电压Vth为负，从而存储单元晶体管作为一个耗尽型(通常为导通的类型)的晶体管。
图5B为示出当“0”被作为数据值而存储时的存储单元晶体管的状态的示意图。
如图5B中所示，当数据值“0”存储在该存储单元晶体管中，电子505被注入并积累在浮置栅极502中。这种状态中，存储单元晶体管的阈值电压Vth为正，从而该存储单元晶体管作为一个增强型(通常为截止的类型)的晶体管。
下面将依次说明NAND快速存储器的读取操作、编程(数据写入)操作、编程确认操作、以及擦除确认操作。
在下文的描述中，假设在读取操作、编程操作以及编程确认操作中，选择由字线WL0所选择的存储单元晶体管(在下文中简称为“存储单元”)。为了方便起见，在下文中将把“通过信号线提供特定电压(特定电压电平)”表达为“把信号设置在特定电压(特定电压电平)”。
(读取操作)
图6A和6B为NAND快速存储器的读取操作的时序图。
为了读出由字线WL0所选择的存储单元的数据值，该字线WL0被设置为0V，并且除了字线WL0之外的其它字线被设置在大约4V。另外，具有要读出数值的存储单元的串列的控制信号SG1和SG2被设置在大约4V，从而选择具有要读出数值的存储单元的串列。并且，存储单元电源线ARVSS被设置在0V。结果，在具有要读出数值的存储单元的串列中，除了要由字线WL0所选择的存储单元之外的其它存储单元以及第一和第二选择门晶体管被导通。请注意，信号SET和PGMON被设置在0V。
接着，把信号BLCTL和BLPRT设置在高电平(在下文中简称为“H”)，以导通在读出放大器单元401中的Nch-Tr403和404，从而使锁存缓冲器单元411和位线可以电连接。并且，信号线PBIAS被设置在低电平(在下文中称为“L”)，以导通Pch-Tr402，把电流提供到位线BL。该电流是用于检查存储单元的数值是否为“1”或“0”的基准。
在上述操作完成之前，在锁存缓冲器单元411中的节点NA和NB被分别设置在“L”和“H”。
在这种情况上，如果存储单元的数值是“1”，则存储单元的阈值电压Vth为负。因此，即使当字线WL0处于0V时，要读出数值的存储单元被导通，从而电流流动。这把Pch-Tr402和Nch-Tr403的漏极之间的互连点SNS处的电势降低(为“L”)，这两个晶体管都电连接到位线DL。
在此之后，信号SET被升高的“H”。由于在互连点SNS处的电势为“L”，因此，Nch-Tr405被截止。因此，即使当信号SET升高到“H”，在锁存缓冲器单元411中的节点NB保持为“H”。当信号SET返回到“L”时，因此，在锁存缓冲器单元411中的节点NA和NB分别为“L”和“H”，从而数值为“1”的状态被保存在锁存电路中(图6A)。
另一方面，如果存储单元的数值为“0”，则该存储单元的阈值电压Vth为正。另外，由于字线为0V，则要读出数值的存储单元被截止，从而没有电流流动。这把电连接到位线BL的互连点SNS处的电势升高(到“H”)。
在此之后当信号SET被升高到“H”时，Nch-Tr406被导通。由于在互连点SNS处的电势为“H”，即，Nch-Tr405为导通，则在锁存缓冲器单元411中的节点NB被接地，从而该节点NB变为“L”。当信号SET返回到“L”时，因此，在锁存缓冲器单元411中的节点NA和NB分别为“H”或“L”，从而数值为“0”的状态被保持在锁存电路中(图6B)。
当Nch-Tr418在参照图4所述的控制下导通时，保持在锁存缓冲器单元411中的状态被作为信号PBOUT而输出。
信号BLCTL和BLPRT被设置在0V，并且PBIAS被设置在Vcc，以断开分页缓冲器与位线BL之间的电连接。另外，所有字线WLn和控制线SG1和SG2被设置在0V，从而不选择串列，由此完成读取操作。
(编程操作)
图7A和7B为NAND快速存储器的编程操作的时序图。
通过把具有要进行编程操作的存储单元的串列的控制信号SG1和SG2分别设置在电源电压Vcc和0V，而选择该串列。在该编程操作中，存储单元电源线ARVSS被设置在电源电压Vcc。请注意信号SET被设置在0V。
并且，为了把数据(数据值“0”)写入在存储单元中，执行参照图4所述的控制，以把锁存缓冲器单元411中的节点NA和NB分别设置在“L”和“H”。为了防止数据写入到存储单元(保持数据值“1”)，执行上文参照图4所述的控制，以把锁存缓冲器单元411中的节点NA和NB分别设置在“H”和“L”。
在该状态中，信号BLCTL、BLPRT和PGMON变为“H”，以导通读出放大器单元401中的Nch-Tr403、404和407，从而使锁存缓冲器单元411和位线BL可以电连接。另外，字线WL0被设置在15至20V的电压(例如，18V)，并且除了该字线WL0之外的字线被设置在大约10V。
相应地，为了把数据写入在存储单元中，通过把经Nch-Tr407提供的电压电平设置在411中的节点NA上，在互连点SNS处的电势，即位线BL的电势，被设置在0V(“L”)。结果，被写入数据的存储单元的控制栅极被设置在15至20V，并且扩散层被设置在0V。控制栅极与扩散层之间的15至20V的电势差把电子从存储单元沟道部分注入到浮置栅极，把数据值“0”写入在存储单元中(图7A)。
另一方面，为了禁止数据写入到存储单元，通过把经Nch-Tr407提供的电压电平设置在锁存缓冲器单元411的接点NA上，在互连点SNS处的电势，即位线BL的电势，被设置在“H”。从而，15至20V的电压被提供到由字线WL0所选择的存储单元的控制栅极。但是，由于扩散层为“H”，没有电子从存储单元沟道部分注入到浮置栅极，从而没有数据被写入在存储单元中(图7B)。
信号BLCTL、BLPRT和PGMON被设置在0V，以断开位线BL和分页缓冲器之间的电连接。另外，所有字线WLN和控制信号SG1和SG2被设置在0V，而不选择串列。另外，存储单元电源线ARVSS被设置在0V，以完成编程操作。
在上述编程操作中，存储单元电源线被设置在电源电压Vcc。但是，如果可以禁止在锁存缓冲器单元411中的节点NA和NB上的电压电平被反相，则可以还使用比该电源电压Vcc更低的电压。该电压最好大约为电源电压Vcc的1/2或更大，并且小于电源电压Vcc。
(编程确认操作)
图8A和8B为NAND快速存储器的编程确认操作的时序图。该编程确认操作的基本操作与上述读操作相同，只是在该编程确认操作中要被选择的字线WL0被设置在特定的正电势。例如，当字线WL0被设置在0.8V时，可以对在读取操作中读出数据值“0”的存储单元的最小阈值电压Vth获得0.8V的读取容限。
在编程确认操作中，在锁存缓冲器单元411中的节点NA和NB处的电压电平是在编程操作结束时这些节点NA和NB的电平。也就是说，当数据被写入存储单元时，在锁存缓冲器单元411中的节点NA和NB处的电压电平分别为“L”和“H”，并且当禁止数据写入存储单元时，分别为“H”和“L”。
由编程确认操作所确定的正常执行编程操作的条件(存储单元阈值电压Vth具有足够的读取容限)是在锁存缓冲器单元411中的节点NA和NB分别为“H”和“L”。另外，在NAND快速存储器中，同时对同享相同字线的所有存储单元执行编程确认操作。因此，当每个分页缓冲器的在锁存缓冲器单元411中的节点NA和NB分别为“H”和“L”时，确定在该NAND快速存储器中正常完成编程操作。
首先，字线WL0被设置在0.8V，并且除了该字线WL0之外的其它字线被设置在4V。另外，具有受到编程确认的存储单元的串列的控制信号SG1和SG2被设置在大约4V，从而选择具有要受到编程确认的存储单元的串列。并且，存储单元电源线ARVSS被设置在0V。结果，在具有要受到编程确认的存储单元的串列中，除了要由字线WL0所选择的存储单元之外的存储单元以及第一和第二选择门晶体管被导通。请注意信号SET和PGMON被设置在0V。
接着，信号BLCTL和BLPRT变为“H”，并且信号PBIAS改变为“L”，以导通在读出放大器单元401中的Pch-Tr402和Nch-Tr403和404，从而使锁存缓冲器单元411和位线BL可以电连接，并且把电流提供到位线BL。该电流是用于检测该数据(数据值“0”)是否正常写入在存储单元中(该存储单元是否具有足够的读取容限)的基准。
如果该数据(数据值“0”)被正常写入在该存储单元中，则该存储单元的阈值电压Vth大于字线WL0的0.8V。因此，该存储单元被截止，从而没有电流流过。则升高在电连接到位线BL的互连点SNS处的电势，并且使Nch-Tr405导通。
在此之后当信号SET升高到“H”时，Nch-Tr406被导通，使在锁存缓冲器单元411中的节点NB接地，从而该节点NB变为“L”。相应地，当信号SET返回到“L”时，在锁存缓冲器单元411中的节点NA和NB分别变为“H”和“L”。因此，确定数据被正常写入到存储单元中(正常完全编程操作)(图8A)。
另一方面，如果数据没有正常写入在存储单元中，则存储单元阈值电压Vth小于字线WL0的0.8V。因此，存储单元导通，并且电流流过。这降低在电连接到位线BL的互连点SNS的电势。
在此之后，信号SET升高到“H”。由于在互连点SNS处的电势为“L”，因此Nch-Tr405被截止。因此，即使信号SET升高到“H”，在锁存缓冲器单元411中的节点NB保持为“H”。因此，当信号SET返回到“L”时，在锁存缓冲器单元411中的节点NA和NB仍然分别为“L”和“H”，从而确定数据没有正常写入在存储单元中，即，编程操作失败(图8B)。
信号BLCTL和BLPRT被设置在0V，并且PBIAS被设置在Vcc，以断开分页缓冲器与位线BL之间的电连接。另外，所有字线WLn和控制信号SG1和SG2被设置在0V，而不选择串列，从而完成编程确认操作。
如上文所述，如果确定该数据没有正常写入在存储单元中，则结束该编程确认操作。在此之后，对存储单元重复执行编程操作和编程确认操作，直到确定数据正常写入在存储单元中为止。
并且，尽管未示出，在编程操作中，没有数据写入的存储单元的阈值电压Vth被比字线WL0的0.8V更低，从而存储单元导通，以允许电流流过。由于这降低在互连点SNS上的电势，即位线BL的电势，从而Nch-Tr405被截止。因此，即使当信号SET升高到“H”然后返回到“L”时，在锁存缓冲器单元411中的节点NA和NB分别保持在“H”和“L”。相应地，确定正常执行编程操作，从而完成编程确认操作。
下面将描述对连接到由于位线BL与存储单元电源线ARVSS之间的短路而造成缺陷的位线的存储单元执行的编程操作和编程确认操作，由于如上文所述形成与位线BL相平行的由金属制成的存储单元电源线ARVSS，在制造工艺中容易出现所述短路情况。
由于通常不使用连接到发现存在缺陷的位线的存储单元，在编程操作中禁止把数据写入到该存储单元。也就是说，通过把在锁存缓冲器单元411中的节点NA和NB分别设置为“H”和“L”而执行编程操作。
与上述编程操作相类似，选择具有受到编程操作的存储单元的串列，并且把存储单元电源线ARVSS设置在电源电压Vcc。请注意信号SET被设置在0V。
在该状态中，信号BLCTL、BLPRT和PCMON变为“H”，以使得锁存缓冲器单元411和位线BL可以电连接。由于在锁存缓冲器单元411中的节点NA和NB分别为“H”和“L”，并且被短路到位线BL的存储单元电源线ARVSS为“H”(电源电压Vcc)，在互连点SNS上的电势，即位线BL的电势，变为H”。
在此之后，执行与图7B中所示当禁止数据写入到存储单元时相类似的编程操作。
在编程确认操作中，当位线BL和存储单元电源线ARVSS被短路时，位线BL的电势，即在互连点SNS的电势为“L”，而与存储单元中的数据无关，因为位线BL和存储单元电源线ARVSS被短路。则使得栅极连接到互连点SNS的Nch-Tr405截止。因此，当信号SET升高到“H”然后返回到“L”时，在锁存缓冲器单元411中的节点NA和NB分别保持在“H”和“L”。相应地，确定正常执行编程操作，从而完成编程确认操作。
相反，在连接到由于传统NAND快速存储器中的位线BL与存储单元电源线ARVSS之间短路所造成缺陷的位线的存储单元的编程操作中，如图9A中所示，在锁存缓冲器单元411中的节点NA和NB的电压电平由于下述原因而改变。也就是说，短路到位线BL的存储单元电源线ARVSS为“L”。因此，当锁存缓冲器单元411和位线BL电连接时，在互连点SNS处的电势变为“L”，从而在通过Nch-Tr407连接到该互连点SNS的锁存缓冲器单元411中的节点NA从“H”变为“L”。
另外，当对于分别处在“L”和“H”的在锁存缓冲器单元411中的节点NA和NB执行编程确认操作时，如图9B中所示，位线BL的电势，即在互连点SNS的电势变为“L”，而与存储单元中的数据无关，由于位线BL和存储单元电源线ARVSS被短路。因此，当信号SET被升高到“H”然后返回到“L”时，在锁存缓冲器单元411中的节点NA和NB分别保持在“L”和“H”。相应地，确定没有正常执行编程操作，从而在结束编程确认操作之后再次执行编程操作。
但是，如果位线BL和存储单元电源线ARVSS被短路，编程操作把在锁存缓冲器单元411中的节点NA和NB分别变为“L”和“H”，并且编程确认操作保持该状态。结果，编程确认操作不会确定该编程操作正常完成，从而重复执行编程和编程确认操作。
在根据本实施例的编程操作中，另一方面，在执行编程操作的时间段内，存储单元电源线ARVSS被设置在电源电压Vcc。因此，如果位线BL与存储单元电源线ARVSS短路，则位线BL的电势保持为“H”。从而，在编程操作之后执行的编程确认操作确定该编程操作正常完成，从而可以结束该编程确认操作。
(擦除确认操作)
图10A和10B为NAND快速存储器的擦除确认操作的时序图。该擦除确认操作的基本操作与上述读取操作相同，只是该擦除确认操作在所选择的模块中(擦除单元)执行。也就是说，在该模块中的所有字线WLn被设置在0V，并且存储单元电源线ARVSS被设置在特定的正电势。按照这种方式，相对于存储单元的源极的控制栅极的电势相当于被设置在负电势，从而保证该存储单元的阈值电压Vth。例如，当存储单元电源线ARVSS被设置在0.6V时，可以相对于在读取操作中读出数据值“1”的存储单元的最小阈值电压Vth(绝对值)获得0.6V的读取容限。
在擦除确认操作中，确定存储单元中的数据被正常擦除的条件是在锁存缓冲器单元411中的节点NA和NB分别为“L”和“H”。
在擦除确认操作中，在所选择模块中的所有字线WLn被设置在0V，并且包含在该模块中的串列的控制信号SG1和SG2被设置在大约4V。从而，存储单元电源线ARVSS被设置在0.6V。请注意，信号SET和PGMN被设置在0V。
接着，信号BLCTL和BLPRT变为“H”，并且信号PBIAS变为“L”，以使得读出放大器单元401中的Pch-Tr402和Nch-Tr403和404导通，从而使锁存缓冲器单元411和位线BL可以电连接，并且把电流提供到位线BL。该电流是用于检查存储单元中的数据是否被正常擦除的基准。
请注意，在上述读取操作、编程操作以及操作确认操作中，信号线BLCTL被设置在大约1V。但是，在该擦除确认操作中，信号BLCTL被设置在大约1.6V(当存储单元电源线ARVSS为0.6V时)。这把足够的漏极-源极电压提供到串列中的每个存储单元。
在上述操作完成之前，在锁存缓冲器单元411中的节点NA和NB被分别设置在“L”和“H”。
如果在存储单元中的数据被正常擦除，则该存储单元的阈值电压Vth低于字线WLn与存储单元电源线ARVSS之间的-0.6V电势差。因此，存储单元被导通，并且电流流过。这把在电连接到位线BL的互连点SNS处的电势降低(到“L”)。
当信号SET升高到“H”然后返回到“L”时，在锁存缓冲器单元411中的节点NA和NB分别保持在“L”和“H”，从而确定在存储单元中的数据被正常擦除(图10A)。
信号BLCTL和BLPRT被设置在0V，并且PBIAS被设置在Vcc以断开页面缓冲器和位线BL之间的电连接，并且控制信号SG1和SG2被设置在0V，而不选择串列。另外，存储单元电源线ARVSS被设置在0V，以完成擦除确认操作。
另一方面，如果在存储单元中的数据没有被正常擦除，则该存储单元的阈值电压Vth大于字线WLn与存储单元电源线ARVSS之间的电势差-0.6V。因此，该存储单元被截止，并且没有电流流过。这把电连接到位线BL的互连点SNS处的电势升高(充电到“H”)，并且导通Nch-Tr405。
在此之后当信号SET升高到“H”时，Nch-Tr406被导通以把在锁存缓冲器单元411中的节点NB接地，从而该节点NB变为“L”。因此，当信号SET返回到“L”时，在锁存缓冲器单元411中的节点NA和NB分别变为“H”和“L”。从而，确定在存储单元中的数据没有被正常擦除，即，擦除操作不成功(图10B)。
如果这样确定没有正常执行擦除操作，则在如上文所述完成该擦除确认操作之后，再次执行擦除操作和擦除确认操作。请注意，该擦除操作是通过把所选择模块中的所有字线WLn设置在0V而执行的，把大约20V的电压提供到形成一个存储单元的井(well)中，并且从该存储单元的浮置栅极提取电子到该井中。
图11示出通过控制信号线SG1和SG2、字线WL(所选择字线和未选择字线)以及存储单元电源线ARVSS提供电压的例子，以及在上述读取操作、编程操作、编程确认操作和擦除确认操作中位线BL的相应电压。
在如上文所述的实施例中，在把数据写入到存储单元的编程操作中，至少在用于把在锁存缓冲器单元411中的节点NA电连接到位线BL的信号PGMON被设置在“H”过程中，把正电压(在大约电源电压Vcc的1/2到电源电压Vcc的范围内的电压)提供到存储单元电源线ARVSS。
相应地，即使位线BL和存储单元电源线ARVSS短路，至少在信号PGMON为“H”的时间段内，可以通过把位线BL以及连接到该位线BL的节点NA的电势设置在特定的电势(大约电源电压Vcc的1/2至电源电压Vcc的范围内的电压)，而把节点NA保持在“H”。因此，在该编程操作之后执行编程确认操作中，可以确定该编程操作正常完成，并且完成编程确认操作。从而，由于位线与存储单元电源线之间的短路所造成的缺陷可以通过使用冗余电路而修复。
上述实施例仅仅表示在实现本发明中的一个实际例子，从而本发明的技术范围不限于本实施例。也就是说，可以用各种形式执行本发明而不脱离本发明的技术思想或主要特征。
在上述本发明中，在把数据写入存储单元的过程中，用于把参考电势提供到用于存储数据的存储单元的线路被设置在正电势。
相应地，即使用于把数据输入输出该存储单元的位线和用于把参考电势提供到存储单元的线路短路，也可以抑制在数据写入过程中位线的电势波动，并且在数据写入之后完成确认操作。这可以修复位线与用于提供参考电势的线路之间的短路所造成的缺陷。从而，可以提高半导体存储器制造工艺中的成品率(可以出货的产品数相对于总成品数的比例)。

Claims (15)

1.一种半导体存储器包括：
存储单元，其中包括具有存储数据的控制栅极和浮置栅极(floating gate)的晶体管；以及
把参照电势提供到所述存储单元的线路，
其中，在执行把数据写入到所述存储单元中的时间段内，用于把参照电势提供到所述存储单元的所述线路的电势被设置在正电势。
2.根据权利要求1所述的存储器，其特征在于，该正电势不大于所述半导体存储器的电源电势并且不小于该电源电势的1/2。
3.根据权利要求2所述的存储器，其特征在于，在执行用于检查由数据写入操作所写入的数据的编程确认操作过程中，用于把参考电势提供到所述存储单元的所述线路的电势被设置在0V。
4.根据权利要求2所述的存储器，其特征在于，该正电势为所述半导体存储器的电源电势。
5.根据权利要求2所述的存储器，其特征在于，该电源电势基本上为所述半导体存储器的电源电压1/2。
6.根据权利要求1所述的存储器，其特征在于，所述多个存储单元相串联，串联的存储单元的一端连接到用于把数据输入和输出所述存储单元的位线，并且该串联的存储单元的另一端连接到用于把参考电势提供到所述存储单元的所述线路。
7.根据权利要求6所述的存储器，其特征在于，在所述位线的电势被设置在对应于把数据写入到所述存储单元的电势过程中，所述用于把参考电势提供到所述存储单元的所述线路的电势被设置在正电势。
8.根据权利要求7所述的存储器，其特征在于，该正电势不大于所述半导体存储器的电源电压并且不小于该电源电压的1/2。
9.根据权利要求8所述的存储器，其特征在于，在执行用于检查由数据写入操作所写入的数据的编程确认操作过程中，用于把参考电势提供到所述存储单元的所述线路的电势被设置在0V。
10.一种用于驱动半导体存储器的方法，其在包含具有控制栅极和浮置栅极的晶体管的存储单元中存储数据，
其特征在于在执行对存储单元的数据写入操作过程中，一个正电势被提供到用于把参考电势提供到存储单元的线路。
11.根据权利要求10所述的方法，其特征在于，该正电势不大于所述半导体存储器的电源电压并且不小于该电源电压的1/2。
12.根据权利要求11所述的存储器，其特征在于，在执行用于检查由数据写入操作所写入的数据的编程确认操作过程中，用于把参考电势提供到所述存储单元的所述线路的电势被设置在0V。
13.一种用于驱动半导体存储器的方法，其在包含具有控制栅极和浮置栅极的晶体管的存储单元中存储数据，其特征在于，多个存储单元相串联，串联的存储单元的一端连接到用于把数据输入和输出所述存储单元的位线，并且该串联的存储单元的另一端连接到用于把参考电势提供到所述存储单元的线路，
其中，在该位线的电势被设置在对应于把数据写入到所述存储单元的电势过程中，把一个正电势提供到所述用于把参考电势提供到该存储单元的所述线路。
14.根据权利要求13所述的方法，其特征在于，该正电势不大于所述半导体存储器的电源电压并且不小于该电源电压的1/2。
15.根据权利要求14所述的方法，其特征在于，在执行用于检查由数据写入操作所写入的数据的编程确认操作过程中，把0V提供到用于把参考电势提供到该存储单元的线路。
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