JP2003030994A - 半導体記憶装置および半導体記憶装置の駆動方法 - Google Patents
半導体記憶装置および半導体記憶装置の駆動方法Info
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- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
Abstract
(57)【要約】
【課題】 ビット線とメモリセルに基準電位を供給する
配線との短絡により発生した不良を救済することができ
るようにする。 【解決手段】 メモリセルに対してデータの書き込み動
作を行う期間は、メモリセルに対して基準電位を供給す
る配線（メモリセル用ソース線）に正電圧（電源電圧の
略１／２以上かつ電源電圧以下の電圧）を供給するよう
にして、ビット線とメモリセル用ソース線とが短絡して
いたとしても、少なくともラッチバッファ部内のノード
ＮＡとビット線とを電気的に接続する期間（信号ＰＧＭ
ＯＮが“Ｈ”の期間）は、ノードＮＡの電位を維持する
ことで、プログラム動作が正常に行われたと判断してプ
ログラムベリファイ動作を完了することができるように
して、ビット線とメモリセル用ソース線との短絡により
発生した不良を冗長回路を用いて救済することができる
ようにする。
配線との短絡により発生した不良を救済することができ
るようにする。 【解決手段】 メモリセルに対してデータの書き込み動
作を行う期間は、メモリセルに対して基準電位を供給す
る配線（メモリセル用ソース線）に正電圧（電源電圧の
略１／２以上かつ電源電圧以下の電圧）を供給するよう
にして、ビット線とメモリセル用ソース線とが短絡して
いたとしても、少なくともラッチバッファ部内のノード
ＮＡとビット線とを電気的に接続する期間（信号ＰＧＭ
ＯＮが“Ｈ”の期間）は、ノードＮＡの電位を維持する
ことで、プログラム動作が正常に行われたと判断してプ
ログラムベリファイ動作を完了することができるように
して、ビット線とメモリセル用ソース線との短絡により
発生した不良を冗長回路を用いて救済することができる
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よび半導体記憶装置の駆動方法に関し、特に、ＮＡＮＤ
型フラッシュメモリに用いて好適なものである。
よび半導体記憶装置の駆動方法に関し、特に、ＮＡＮＤ
型フラッシュメモリに用いて好適なものである。
【０００２】
【従来の技術】従来から、ＮＡＮＤ型フラッシュメモリ
においては、メモリセルに対してデータの書き込みまた
は消去を行ったとき、メモリセルの閾値電圧Ｖthがデー
タの読み出し判定レベル（電圧）に対して十分な読み出
しマージンがあるか否か確認するためのベリファイ（確
認）動作を行うことにより、メモリセルの閾値電圧Ｖth
を制御していた。
においては、メモリセルに対してデータの書き込みまた
は消去を行ったとき、メモリセルの閾値電圧Ｖthがデー
タの読み出し判定レベル（電圧）に対して十分な読み出
しマージンがあるか否か確認するためのベリファイ（確
認）動作を行うことにより、メモリセルの閾値電圧Ｖth
を制御していた。
【０００３】ＮＡＮＤ型フラッシュメモリのベリファイ
動作は、同じワード線を共有し、当該ＮＡＮＤ型フラッ
シュメモリが有する複数のビット線（約４０００本程
度）にそれぞれ接続されたメモリセルに対して同時に行
われていた。そして、ベリファイ動作において十分な読
み出しマージンが得られなかった場合には、メモリセル
に対するデータの書き込みまたは消去を再び行い、全て
のビット線において、十分な読み出しマージンがあると
判断されるまで繰り返しベリファイ動作を行っていた。
動作は、同じワード線を共有し、当該ＮＡＮＤ型フラッ
シュメモリが有する複数のビット線（約４０００本程
度）にそれぞれ接続されたメモリセルに対して同時に行
われていた。そして、ベリファイ動作において十分な読
み出しマージンが得られなかった場合には、メモリセル
に対するデータの書き込みまたは消去を再び行い、全て
のビット線において、十分な読み出しマージンがあると
判断されるまで繰り返しベリファイ動作を行っていた。
【０００４】また、ＮＡＮＤ型フラッシュメモリにおい
ては、複数の通常のメモリセルアレイにより構成される
ブロック内に、通常のメモリセルアレイとともにワード
線を共有した冗長用のメモリセル群からなる冗長回路を
設けていた。ＮＡＮＤ型フラッシュメモリは、製造工程
等において隣接するビット線の短絡等の不良が発生した
場合には、不良に関わるビット線を含む数ビット線に接
続されたメモリセルを１つの単位として、冗長回路を用
いて不良の救済を行っていた。
ては、複数の通常のメモリセルアレイにより構成される
ブロック内に、通常のメモリセルアレイとともにワード
線を共有した冗長用のメモリセル群からなる冗長回路を
設けていた。ＮＡＮＤ型フラッシュメモリは、製造工程
等において隣接するビット線の短絡等の不良が発生した
場合には、不良に関わるビット線を含む数ビット線に接
続されたメモリセルを１つの単位として、冗長回路を用
いて不良の救済を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たようにＮＡＮＤ型フラッシュメモリにおいては、ベリ
ファイ動作は、同じワード線を共有し、複数のビット線
にそれぞれ接続されたメモリセルに対して同時に行われ
るため、冗長回路のビット線および不良に関わるビット
線にそれぞれ接続されたメモリセルに対しても行われて
いた。そのため、隣接するビット線の短絡により不良が
発生した場合には、メモリセルの閾値電圧Ｖthが十分な
読み出しマージンを有する状態と同じ状態にするため
に、不良に関わるビット線に接続されたメモリセルに対
するデータの書き込みを禁止することにより、不良に関
わるビット線の電位が変動してしまうことを防止してベ
リファイ動作を完了していた。
たようにＮＡＮＤ型フラッシュメモリにおいては、ベリ
ファイ動作は、同じワード線を共有し、複数のビット線
にそれぞれ接続されたメモリセルに対して同時に行われ
るため、冗長回路のビット線および不良に関わるビット
線にそれぞれ接続されたメモリセルに対しても行われて
いた。そのため、隣接するビット線の短絡により不良が
発生した場合には、メモリセルの閾値電圧Ｖthが十分な
読み出しマージンを有する状態と同じ状態にするため
に、不良に関わるビット線に接続されたメモリセルに対
するデータの書き込みを禁止することにより、不良に関
わるビット線の電位が変動してしまうことを防止してベ
リファイ動作を完了していた。
【０００６】しかしながら、発生した不良がビット線と
メモリセルに基準電位（ソース電位）を供給する配線
（以下、「メモリセル用ソース線」と称す。）との短絡
による場合には、不良に関わるビット線に接続されたメ
モリセルに対するデータの書き込みを禁止して、メモリ
セルの閾値電圧Ｖthが十分な読み出しマージンを有する
状態と同じ状態にしたとしても、メモリセル用ソース線
により不良に関わるビット線の電位が変動してしまうこ
とがあり、ベリファイ動作を完了することができない場
合があった。すなわち、ビット線とメモリセル用ソース
線との短絡による不良が発生した場合には、冗長回路を
用いたとしても不良を救済することができなかった。
メモリセルに基準電位（ソース電位）を供給する配線
（以下、「メモリセル用ソース線」と称す。）との短絡
による場合には、不良に関わるビット線に接続されたメ
モリセルに対するデータの書き込みを禁止して、メモリ
セルの閾値電圧Ｖthが十分な読み出しマージンを有する
状態と同じ状態にしたとしても、メモリセル用ソース線
により不良に関わるビット線の電位が変動してしまうこ
とがあり、ベリファイ動作を完了することができない場
合があった。すなわち、ビット線とメモリセル用ソース
線との短絡による不良が発生した場合には、冗長回路を
用いたとしても不良を救済することができなかった。
【０００７】本発明は、このような問題を解決するため
になされたものであり、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができるようにすることを目的とする。
になされたものであり、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができるようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、コントロールおよびフローティングゲートを有する
トランジスタにより構成され、データを記憶するメモリ
セルと、上記メモリセルに基準電位を供給する配線とを
備え、上記メモリセルに対してデータの書き込み動作を
行う期間は、上記基準電位を供給する配線の電位を正電
位にすることを特徴とする。
は、コントロールおよびフローティングゲートを有する
トランジスタにより構成され、データを記憶するメモリ
セルと、上記メモリセルに基準電位を供給する配線とを
備え、上記メモリセルに対してデータの書き込み動作を
行う期間は、上記基準電位を供給する配線の電位を正電
位にすることを特徴とする。
【０００９】上記のように構成した本発明によれば、メ
モリセルにデータを入出力するためのビット線とメモリ
セルに対して基準電位を供給する配線（メモリセル用ソ
ース線）とが短絡していたとしても、上記メモリセルに
対するデータの書き込み動作における上記ビット線の電
位の変動を当該ビット線に接続されたラッチ回路がデー
タ保持可能なように抑制し、ラッチ回路のデータが反転
してしまうことを防止することで、データの書き込み後
に行うベリファイ動作を完了することができるようにな
る。
モリセルにデータを入出力するためのビット線とメモリ
セルに対して基準電位を供給する配線（メモリセル用ソ
ース線）とが短絡していたとしても、上記メモリセルに
対するデータの書き込み動作における上記ビット線の電
位の変動を当該ビット線に接続されたラッチ回路がデー
タ保持可能なように抑制し、ラッチ回路のデータが反転
してしまうことを防止することで、データの書き込み後
に行うベリファイ動作を完了することができるようにな
る。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００１１】（フラッシュメモリの構成）図１（Ａ）
は、本発明の実施形態による半導体記憶装置を適用した
ＮＡＮＤ型フラッシュメモリのメモリ部分の構成例を示
す図である。図１（Ａ）において、１０１は金属により
形成されたビット線であり、メモリセルのトランジスタ
が形成される半導体基板にコンタクト１０２により接続
されている。１０３は、ビット線１０１を接続するため
の半導体基板に形成された拡散層である。
は、本発明の実施形態による半導体記憶装置を適用した
ＮＡＮＤ型フラッシュメモリのメモリ部分の構成例を示
す図である。図１（Ａ）において、１０１は金属により
形成されたビット線であり、メモリセルのトランジスタ
が形成される半導体基板にコンタクト１０２により接続
されている。１０３は、ビット線１０１を接続するため
の半導体基板に形成された拡散層である。
【００１２】ＳＧ１、ＳＧ２は第１および第２のセレク
トゲートトランジスタをそれぞれ制御する制御信号線で
あり、ＷＬｎ（ｎは添え字であり、ｎ＝０〜１５の整
数）はそれぞれメモリセルを選択するためのワード線で
ある。また、ＡＲＶＳＳは、メモリセルに基準電位（メ
モリセルのトランジスタのソース電位）を供給する配線
（以下、「メモリセル用ソース線」と称す。）である。
トゲートトランジスタをそれぞれ制御する制御信号線で
あり、ＷＬｎ（ｎは添え字であり、ｎ＝０〜１５の整
数）はそれぞれメモリセルを選択するためのワード線で
ある。また、ＡＲＶＳＳは、メモリセルに基準電位（メ
モリセルのトランジスタのソース電位）を供給する配線
（以下、「メモリセル用ソース線」と称す。）である。
【００１３】図１（Ｂ）は、上記図１（Ａ）に示すＣ−
Ｃ’間の断面図である。図１（Ｂ）において、Ｇ１、Ｇ
２は、それぞれ第１および第２のセレクトゲートトラン
ジスタのゲートであり、図１（Ａ）に示した制御信号線
ＳＧ１、ＳＧ２によりそれぞれ制御電圧が供給される。
Ｃ’間の断面図である。図１（Ｂ）において、Ｇ１、Ｇ
２は、それぞれ第１および第２のセレクトゲートトラン
ジスタのゲートであり、図１（Ａ）に示した制御信号線
ＳＧ１、ＳＧ２によりそれぞれ制御電圧が供給される。
【００１４】１０５、１０７、１０９は、メモリセルの
トランジスタのドレインおよびソースとなる半導体基板
に形成された拡散層であり、１０６、１０８、１１０は
酸化膜である。ＣＧ１、ＣＧ２はメモリセルのトランジ
スタのコントロールゲートであり、図１（Ａ）に示した
ワード線ＷＬｎによりそれぞれ電圧が供給される。ま
た、ＦＧ１、ＦＧ２はメモリセルのトランジスタのフロ
ーティングゲートである。１１１は、メモリセル用ソー
ス線を形成するための拡散層であり、１１２は酸化膜で
ある。
トランジスタのドレインおよびソースとなる半導体基板
に形成された拡散層であり、１０６、１０８、１１０は
酸化膜である。ＣＧ１、ＣＧ２はメモリセルのトランジ
スタのコントロールゲートであり、図１（Ａ）に示した
ワード線ＷＬｎによりそれぞれ電圧が供給される。ま
た、ＦＧ１、ＦＧ２はメモリセルのトランジスタのフロ
ーティングゲートである。１１１は、メモリセル用ソー
ス線を形成するための拡散層であり、１１２は酸化膜で
ある。
【００１５】図１（Ｂ）においては、ゲートＧ１、ドレ
インとなる拡散層１０３およびソースとなる拡散層１０
５により第１のセレクトゲートトランジスタが構成され
る。また、コントロールゲートＣＧ１、フローティング
ゲートＦＧ１、ドレインとなる拡散層１０５およびソー
スとなる拡散層１０７により１つのメモリセルのトラン
ジスタが構成され、同様に、コントロールゲートＣＧ
２、フローティングゲートＦＧ２、ドレインとなる拡散
層１０７およびソースとなる拡散層１０９により他の１
つのメモリセルのトランジスタが構成される。すなわ
ち、ＮＡＮＤ型フラッシュメモリにおいては、第１のセ
レクトゲートトランジスタのソース、メモリセルのトラ
ンジスタのドレインとソース、および第２のセレクトゲ
ートトランジスタのドレインは、隣り合うトランジスタ
と拡散層を共通にしている。
インとなる拡散層１０３およびソースとなる拡散層１０
５により第１のセレクトゲートトランジスタが構成され
る。また、コントロールゲートＣＧ１、フローティング
ゲートＦＧ１、ドレインとなる拡散層１０５およびソー
スとなる拡散層１０７により１つのメモリセルのトラン
ジスタが構成され、同様に、コントロールゲートＣＧ
２、フローティングゲートＦＧ２、ドレインとなる拡散
層１０７およびソースとなる拡散層１０９により他の１
つのメモリセルのトランジスタが構成される。すなわ
ち、ＮＡＮＤ型フラッシュメモリにおいては、第１のセ
レクトゲートトランジスタのソース、メモリセルのトラ
ンジスタのドレインとソース、および第２のセレクトゲ
ートトランジスタのドレインは、隣り合うトランジスタ
と拡散層を共通にしている。
【００１６】なお、メモリセル用ソース線ＡＲＶＳＳを
拡散層１１１のみで形成すると、メモリセル用ソース線
ＡＲＶＳＳの抵抗値が大きくなる。そのため、上記図１
（Ａ）、（Ｂ）においては図示してないが、金属で形成
したメモリセル用ソース線ＡＲＶＳＳを複数のビット線
１０１毎にビット線１０１に対して平行に設けて、ビッ
ト線１０１と同様にコンタクトにより半導体基板上の拡
散層に接続されている。
拡散層１１１のみで形成すると、メモリセル用ソース線
ＡＲＶＳＳの抵抗値が大きくなる。そのため、上記図１
（Ａ）、（Ｂ）においては図示してないが、金属で形成
したメモリセル用ソース線ＡＲＶＳＳを複数のビット線
１０１毎にビット線１０１に対して平行に設けて、ビッ
ト線１０１と同様にコンタクトにより半導体基板上の拡
散層に接続されている。
【００１７】図２は、上記図１（Ａ）および（Ｂ）に構
成を示したＮＡＮＤ型フラッシュメモリのメモリ部分の
等価回路を示す図である。図２に示すように、ＮＡＮＤ
型フラッシュメモリのメモリ部分の等価回路は、第１の
セレクトゲートトランジスタのドレインがビット線ＢＬ
に接続されるとともにゲートが制御信号線ＳＧ１に接続
され、第２のセレクトゲートトランジスタのゲートが制
御信号線ＳＧ２に接続されるとともにソースがメモリセ
ル用ソース線ＡＲＶＳＳに接続される。さらに、第１お
よび第２のセレクトゲートトランジスタとの間に、コン
トロールゲートがワード線ＷＬｎ（ｎ＝０〜１５）にそ
れぞれ接続された複数のメモリセルのトランジスタが直
列に接続される。
成を示したＮＡＮＤ型フラッシュメモリのメモリ部分の
等価回路を示す図である。図２に示すように、ＮＡＮＤ
型フラッシュメモリのメモリ部分の等価回路は、第１の
セレクトゲートトランジスタのドレインがビット線ＢＬ
に接続されるとともにゲートが制御信号線ＳＧ１に接続
され、第２のセレクトゲートトランジスタのゲートが制
御信号線ＳＧ２に接続されるとともにソースがメモリセ
ル用ソース線ＡＲＶＳＳに接続される。さらに、第１お
よび第２のセレクトゲートトランジスタとの間に、コン
トロールゲートがワード線ＷＬｎ（ｎ＝０〜１５）にそ
れぞれ接続された複数のメモリセルのトランジスタが直
列に接続される。
【００１８】なお、以下の説明では、図２に示すよう
に、第１のセレクトゲートトランジスタと複数のメモリ
セルのトランジスタと第２のセレクトゲートトランジス
タとが直列に接続されたものを、ストリングと称す。ま
た、ＮＡＮＤ型フラッシュメモリでは、１つのビット線
に多数のストリングが接続される。
に、第１のセレクトゲートトランジスタと複数のメモリ
セルのトランジスタと第２のセレクトゲートトランジス
タとが直列に接続されたものを、ストリングと称す。ま
た、ＮＡＮＤ型フラッシュメモリでは、１つのビット線
に多数のストリングが接続される。
【００１９】図３は、ＮＡＮＤ型フラッシュメモリのメ
モリセルアレイの構成例を示す図である。なお、図３に
おいては、第１のセレクトゲートトランジスタと４つの
メモリセルのトランジスタと第２のセレクトゲートトラ
ンジスタとが直列に接続されたストリングにより構成さ
れるＮＡＮＤ型フラッシュメモリを示している。
モリセルアレイの構成例を示す図である。なお、図３に
おいては、第１のセレクトゲートトランジスタと４つの
メモリセルのトランジスタと第２のセレクトゲートトラ
ンジスタとが直列に接続されたストリングにより構成さ
れるＮＡＮＤ型フラッシュメモリを示している。
【００２０】図３において、３０１は、一端がメモリセ
ル用ソース線ＡＲＶＳＳに接続されるとともに、他端が
第１〜第４のビット線ＢＬ１〜ＢＬ４にそれぞれ接続さ
れた４つのストリングにより構成される第１のブロック
であり、同様に、３０２は、一端がメモリセル用ソース
線ＡＲＶＳＳに接続されるとともに、他端が第１〜第４
のビット線ＢＬ１〜ＢＬ４にそれぞれ接続された第１の
ブロック３０１を構成するストリングとは異なる４つの
ストリングにより構成される第２のブロックである。
ル用ソース線ＡＲＶＳＳに接続されるとともに、他端が
第１〜第４のビット線ＢＬ１〜ＢＬ４にそれぞれ接続さ
れた４つのストリングにより構成される第１のブロック
であり、同様に、３０２は、一端がメモリセル用ソース
線ＡＲＶＳＳに接続されるとともに、他端が第１〜第４
のビット線ＢＬ１〜ＢＬ４にそれぞれ接続された第１の
ブロック３０１を構成するストリングとは異なる４つの
ストリングにより構成される第２のブロックである。
【００２１】３０３−１、３０３−２、３０３−３、３
０３−４は、第１〜第４のビット線ＢＬ１〜ＢＬ４にそ
れぞれ接続されたページバッファである。ページバッフ
ァ３０３−１〜３０３−４は、メモリセルのトランジス
タに供給されたデータを書き込むためにビット線ＢＬ１
〜ＢＬ４の電位を制御したり、ビット線ＢＬ１〜ＢＬ４
の電位に基づいて、データを外部に出力したりする。
０３−４は、第１〜第４のビット線ＢＬ１〜ＢＬ４にそ
れぞれ接続されたページバッファである。ページバッフ
ァ３０３−１〜３０３−４は、メモリセルのトランジス
タに供給されたデータを書き込むためにビット線ＢＬ１
〜ＢＬ４の電位を制御したり、ビット線ＢＬ１〜ＢＬ４
の電位に基づいて、データを外部に出力したりする。
【００２２】図４は、上記図３に示したページバッファ
３０３−１〜３０３−４の構成例を示すブロック図であ
る。図４において、ページバッファは、センスアンプ部
４０１とラッチバッファ部４１１とから構成される。
３０３−１〜３０３−４の構成例を示すブロック図であ
る。図４において、ページバッファは、センスアンプ部
４０１とラッチバッファ部４１１とから構成される。
【００２３】センスアンプ部４０１は、１つのＰチャネ
ルＭＯＳトランジスタ（以下、「Ｐｃｈ−Ｔｒ」と称
す。）４０２と、５つのＮチャネルＭＯＳトランジスタ
（以下、「Ｎｃｈ−Ｔｒ」と称す。）４０３、４０４、
４０５、４０６、４０７とから構成される。Ｐｃｈ−Ｔ
ｒ４０２のソースには電源電圧Ｖｃｃが供給され、ゲー
トは信号線ＰＢＩＡＳに接続され、ドレインはＮｃｈ−
Ｔｒ４０３のドレインに接続される。Ｎｃｈ−Ｔｒ４０
３のゲートは信号線ＢＬＣＴＬに接続され、ソースはＮ
ｃｈ−Ｔｒ４０４のドレインに接続され、Ｎｃｈ−Ｔｒ
４０４のゲートは信号線ＢＬＰＲＴに接続され、ソース
はビット線ＢＬに接続される。
ルＭＯＳトランジスタ（以下、「Ｐｃｈ−Ｔｒ」と称
す。）４０２と、５つのＮチャネルＭＯＳトランジスタ
（以下、「Ｎｃｈ−Ｔｒ」と称す。）４０３、４０４、
４０５、４０６、４０７とから構成される。Ｐｃｈ−Ｔ
ｒ４０２のソースには電源電圧Ｖｃｃが供給され、ゲー
トは信号線ＰＢＩＡＳに接続され、ドレインはＮｃｈ−
Ｔｒ４０３のドレインに接続される。Ｎｃｈ−Ｔｒ４０
３のゲートは信号線ＢＬＣＴＬに接続され、ソースはＮ
ｃｈ−Ｔｒ４０４のドレインに接続され、Ｎｃｈ−Ｔｒ
４０４のゲートは信号線ＢＬＰＲＴに接続され、ソース
はビット線ＢＬに接続される。
【００２４】また、Ｐｃｈ−Ｔｒ４０５のドレインは後
述するノードＮＢに接続され、ゲートはＰｃｈ−Ｔｒ４
０２のドレインとＮｃｈ−Ｔｒ４０３のドレインとの相
互接続点ＳＮＳに接続され、ソースはＮｃｈ−Ｔｒ４０
６のドレインに接続される。Ｎｃｈ−Ｔｒ４０６のゲー
トは信号線ＳＥＴに接続され、ソースは接地電位（ＧＮ
Ｄ）に接続される。Ｎｃｈ−Ｔｒ４０７のドレインは後
述するノードＮＡに接続され、ゲートは信号線ＰＧＭＯ
Ｎに接続され、ソースはＰｃｈ−Ｔｒ４０２のドレイン
とＮｃｈ−Ｔｒ４０３のドレインとの相互接続点に接続
される。
述するノードＮＢに接続され、ゲートはＰｃｈ−Ｔｒ４
０２のドレインとＮｃｈ−Ｔｒ４０３のドレインとの相
互接続点ＳＮＳに接続され、ソースはＮｃｈ−Ｔｒ４０
６のドレインに接続される。Ｎｃｈ−Ｔｒ４０６のゲー
トは信号線ＳＥＴに接続され、ソースは接地電位（ＧＮ
Ｄ）に接続される。Ｎｃｈ−Ｔｒ４０７のドレインは後
述するノードＮＡに接続され、ゲートは信号線ＰＧＭＯ
Ｎに接続され、ソースはＰｃｈ−Ｔｒ４０２のドレイン
とＮｃｈ−Ｔｒ４０３のドレインとの相互接続点に接続
される。
【００２５】ラッチバッファ部４１１は、２つのインバ
ータ４１２、４１３と２つのＰｃｈ−Ｔｒ４１４、４１
５と４つのＮｃｈ−Ｔｒ４１６、４１７、４１８、４１
９とから構成される。インバータ４１２の入力端子には
ノードＮＡが接続され、出力端子にはノードＮＢが接続
され、インバータ４１３の入力端子にはノードＮＢが接
続され、出力端子にはノードＮＡが接続される。すなわ
ち、インバータ４１２および４１３によりラッチ回路を
構成する。
ータ４１２、４１３と２つのＰｃｈ−Ｔｒ４１４、４１
５と４つのＮｃｈ−Ｔｒ４１６、４１７、４１８、４１
９とから構成される。インバータ４１２の入力端子には
ノードＮＡが接続され、出力端子にはノードＮＢが接続
され、インバータ４１３の入力端子にはノードＮＢが接
続され、出力端子にはノードＮＡが接続される。すなわ
ち、インバータ４１２および４１３によりラッチ回路を
構成する。
【００２６】Ｐｃｈ−Ｔｒ４１４のソースには電源電圧
Ｖｃｃが供給され、ゲートはノードＮＡに接続され、ド
レインはＰｃｈ−Ｔｒ４１５のソースに接続される。Ｐ
ｃｈ−Ｔｒ４１５のゲートは信号線ＬＤに接続され、ド
レインはＮｃｈ−Ｔｒ４１６のドレインに接続される。
また、Ｎｃｈ−Ｔｒ４１６のゲートは信号線ＲＤに接続
され、ソースはＮｃｈ−Ｔｒ４１７のドレインに接続さ
れ、Ｎｃｈ−Ｔｒ４１７のゲートはノードＮＡに接続さ
れ、ソースは接地電位（ＧＮＤ）に接続される。
Ｖｃｃが供給され、ゲートはノードＮＡに接続され、ド
レインはＰｃｈ−Ｔｒ４１５のソースに接続される。Ｐ
ｃｈ−Ｔｒ４１５のゲートは信号線ＬＤに接続され、ド
レインはＮｃｈ−Ｔｒ４１６のドレインに接続される。
また、Ｎｃｈ−Ｔｒ４１６のゲートは信号線ＲＤに接続
され、ソースはＮｃｈ−Ｔｒ４１７のドレインに接続さ
れ、Ｎｃｈ−Ｔｒ４１７のゲートはノードＮＡに接続さ
れ、ソースは接地電位（ＧＮＤ）に接続される。
【００２７】また、Ｎｃｈ−Ｔｒ４１８のソースは信号
線ＰＢＯＵＴに接続され、ゲートは信号線ＹＤが接続さ
れ、ドレインはＰｃｈ−Ｔｒ４１５のドレインとＮｃｈ
−Ｔｒ４１６のドレインとの相互接続点に接続される。
Ｎｃｈ−Ｔｒ４１９のソースは、Ｐｃｈ−Ｔｒ４１５の
ドレインとＮｃｈ−Ｔｒ４１６のドレインとの相互接続
点に接続され、ゲートは信号線ＬＤに接続され、ドレイ
ンはノードＮＡに接続される。
線ＰＢＯＵＴに接続され、ゲートは信号線ＹＤが接続さ
れ、ドレインはＰｃｈ−Ｔｒ４１５のドレインとＮｃｈ
−Ｔｒ４１６のドレインとの相互接続点に接続される。
Ｎｃｈ−Ｔｒ４１９のソースは、Ｐｃｈ−Ｔｒ４１５の
ドレインとＮｃｈ−Ｔｒ４１６のドレインとの相互接続
点に接続され、ゲートは信号線ＬＤに接続され、ドレイ
ンはノードＮＡに接続される。
【００２８】そして、データ読み出し時には、信号線Ｌ
Ｄにより“Ｌ”（０Ｖ）、信号線ＲＤにより“Ｈ”（電
源電圧Ｖｃｃ、例えば３．３Ｖ）を供給することによ
り、Ｐｃｈ−Ｔｒ４１５およびＮｃｈ−Ｔｒ４１６をＯ
Ｎ状態にするとともにＮｃｈ−Ｔｒ４１９をＯＦＦ状態
にする。したがって、Ｐｃｈ−Ｔｒ４１４およびＮｃｈ
−Ｔｒ４１７によりインバータ（バッファ）を構成し
て、ノードＮＡの信号を反転してＮｃｈ−Ｔｒ４１８に
供給する。さらに、Ｎｃｈ−Ｔｒ４１８は、信号線ＹＤ
を介して供給されるデータを読み出すアドレスに応じた
信号に基づいて制御され、ノードＮＡの信号を反転した
信号を信号線ＰＢＯＵＴを介して出力する。これによ
り、インバータ４１２および４１３により構成されるラ
ッチ回路のデータが確定する前に、外部（信号線ＰＢＯ
ＵＴ）の配線容量等により、ラッチ回路のデータが反転
してしまうことを防止することができる。なお、データ
読み出し時のビット線ＢＬとラッチバッファ部４１１内
のノードＮＡとの間における動作については後述する。
Ｄにより“Ｌ”（０Ｖ）、信号線ＲＤにより“Ｈ”（電
源電圧Ｖｃｃ、例えば３．３Ｖ）を供給することによ
り、Ｐｃｈ−Ｔｒ４１５およびＮｃｈ−Ｔｒ４１６をＯ
Ｎ状態にするとともにＮｃｈ−Ｔｒ４１９をＯＦＦ状態
にする。したがって、Ｐｃｈ−Ｔｒ４１４およびＮｃｈ
−Ｔｒ４１７によりインバータ（バッファ）を構成し
て、ノードＮＡの信号を反転してＮｃｈ−Ｔｒ４１８に
供給する。さらに、Ｎｃｈ−Ｔｒ４１８は、信号線ＹＤ
を介して供給されるデータを読み出すアドレスに応じた
信号に基づいて制御され、ノードＮＡの信号を反転した
信号を信号線ＰＢＯＵＴを介して出力する。これによ
り、インバータ４１２および４１３により構成されるラ
ッチ回路のデータが確定する前に、外部（信号線ＰＢＯ
ＵＴ）の配線容量等により、ラッチ回路のデータが反転
してしまうことを防止することができる。なお、データ
読み出し時のビット線ＢＬとラッチバッファ部４１１内
のノードＮＡとの間における動作については後述する。
【００２９】一方、データ書き込み時には、信号線ＬＤ
により“Ｈ”（電源電圧Ｖｃｃ、例えば３．３Ｖ）、信
号線ＲＤにより“Ｌ”（０Ｖ）を供給することにより、
Ｐｃｈ−Ｔｒ４１５およびＮｃｈ−Ｔｒ４１６をＯＦＦ
状態にするとともにＮｃｈ−Ｔｒ４１９をＯＮ状態にす
る。そして、信号線ＹＤを介して供給されるデータを書
き込むアドレスに応じた信号に基づいて制御されたＮｃ
ｈ−Ｔｒ４１８により信号線ＰＢＯＵＴを介してデータ
を入力し、ノードＮＡに供給する。なお、データ書き込
み時のビット線ＢＬとラッチバッファ部４１１内のノー
ドＮＡとの間における動作については後述する。
により“Ｈ”（電源電圧Ｖｃｃ、例えば３．３Ｖ）、信
号線ＲＤにより“Ｌ”（０Ｖ）を供給することにより、
Ｐｃｈ−Ｔｒ４１５およびＮｃｈ−Ｔｒ４１６をＯＦＦ
状態にするとともにＮｃｈ−Ｔｒ４１９をＯＮ状態にす
る。そして、信号線ＹＤを介して供給されるデータを書
き込むアドレスに応じた信号に基づいて制御されたＮｃ
ｈ−Ｔｒ４１８により信号線ＰＢＯＵＴを介してデータ
を入力し、ノードＮＡに供給する。なお、データ書き込
み時のビット線ＢＬとラッチバッファ部４１１内のノー
ドＮＡとの間における動作については後述する。
【００３０】次に、図５（Ａ）、（Ｂ）に基づいて、メ
モリセルのトランジスタの断面およびデータ格納時の状
態について説明する。図５（Ａ）は、データ値として
“１”を格納しているときのメモリセルのトランジスタ
の状態を示す模式図である。
モリセルのトランジスタの断面およびデータ格納時の状
態について説明する。図５（Ａ）は、データ値として
“１”を格納しているときのメモリセルのトランジスタ
の状態を示す模式図である。
【００３１】図５（Ａ）において、メモリセルのトラン
ジスタはＮｃｈ−Ｔｒにより構成され、５０１はコント
ロールゲート、５０２はフローティングゲート、５０３
は酸化膜（トンネル酸化膜）、５０４は拡散層である。
メモリセルのトランジスタは、データ値“１”を格納し
ているときには、フローティングゲート５０２から電子
が引き抜かれ、電子を蓄積していない状態となる。この
とき、メモリセルのトランジスタの閾値電圧Ｖthは負で
あり、メモリセルのトランジスタはデプリション形（ノ
ーマリオン形）トランジスタとして機能する。
ジスタはＮｃｈ−Ｔｒにより構成され、５０１はコント
ロールゲート、５０２はフローティングゲート、５０３
は酸化膜（トンネル酸化膜）、５０４は拡散層である。
メモリセルのトランジスタは、データ値“１”を格納し
ているときには、フローティングゲート５０２から電子
が引き抜かれ、電子を蓄積していない状態となる。この
とき、メモリセルのトランジスタの閾値電圧Ｖthは負で
あり、メモリセルのトランジスタはデプリション形（ノ
ーマリオン形）トランジスタとして機能する。
【００３２】図５（Ｂ）は、データ値として“０”を格
納しているときのメモリセルのトランジスタの状態を示
す模式図である。図５（Ｂ）に示すように、メモリセル
のトランジスタは、データ値“０”を格納しているとき
には、フローティングゲート５０２に電子５０５が注入
され、電子５０５を蓄積している状態となる。このと
き、メモリセルのトランジスタの閾値電圧Ｖthは正であ
り、メモリセルのトランジスタはエンハンスメント形
（ノーマリオフ形）トランジスタとして機能する。
納しているときのメモリセルのトランジスタの状態を示
す模式図である。図５（Ｂ）に示すように、メモリセル
のトランジスタは、データ値“０”を格納しているとき
には、フローティングゲート５０２に電子５０５が注入
され、電子５０５を蓄積している状態となる。このと
き、メモリセルのトランジスタの閾値電圧Ｖthは正であ
り、メモリセルのトランジスタはエンハンスメント形
（ノーマリオフ形）トランジスタとして機能する。
【００３３】次に、ＮＡＮＤ型フラッシュメモリにおけ
るリード動作、プログラム（データ書き込み）動作、プ
ログラムベリファイ動作、消去ベリファイ動作について
順に説明する。なお、以下の説明では、リード動作、プ
ログラム動作およびプログラムベリファイ動作において
は、ワード線ＷＬ０により選択されるメモリセルのトラ
ンジスタ（以下、単に「メモリセル」と称す。）を選択
したと仮定して説明する。また、説明の便宜上、「信号
線を介して所定の電圧（所定の電圧レベル）を供給す
る」ことを「信号を所定の電圧（所定の電圧レベル）に
する」と表記する。
るリード動作、プログラム（データ書き込み）動作、プ
ログラムベリファイ動作、消去ベリファイ動作について
順に説明する。なお、以下の説明では、リード動作、プ
ログラム動作およびプログラムベリファイ動作において
は、ワード線ＷＬ０により選択されるメモリセルのトラ
ンジスタ（以下、単に「メモリセル」と称す。）を選択
したと仮定して説明する。また、説明の便宜上、「信号
線を介して所定の電圧（所定の電圧レベル）を供給す
る」ことを「信号を所定の電圧（所定の電圧レベル）に
する」と表記する。
【００３４】（リード動作）図６（Ａ）および（Ｂ）
は、ＮＡＮＤ型フラッシュメモリのリード動作のタイミ
ングチャートである。
は、ＮＡＮＤ型フラッシュメモリのリード動作のタイミ
ングチャートである。
【００３５】ワード線ＷＬ０により選択されるメモリセ
ルのデータ値を読み出す際、まず、ワード線ＷＬ０を０
Ｖにし、ワード線ＷＬ０以外のワード線を４Ｖ程度にす
る。さらに、データ値を読み出すメモリセルを有するス
トリングの制御信号ＳＧ１、ＳＧ２を４Ｖ程度にして、
データ値を読み出すメモリセルを有するストリングを選
択する。また、メモリセル用ソース線ＡＲＶＳＳは、０
Ｖにする。これにより、データ値を読み出すメモリセル
を有するストリングにおいて、ワード線ＷＬ０により選
択されるメモリセル以外のメモリセルと、第１および第
２のセレクトゲートトランジスタとがＯＮ状態になる。
なお、信号ＳＥＴおよびＰＧＭＯＮは０Ｖにする。
ルのデータ値を読み出す際、まず、ワード線ＷＬ０を０
Ｖにし、ワード線ＷＬ０以外のワード線を４Ｖ程度にす
る。さらに、データ値を読み出すメモリセルを有するス
トリングの制御信号ＳＧ１、ＳＧ２を４Ｖ程度にして、
データ値を読み出すメモリセルを有するストリングを選
択する。また、メモリセル用ソース線ＡＲＶＳＳは、０
Ｖにする。これにより、データ値を読み出すメモリセル
を有するストリングにおいて、ワード線ＷＬ０により選
択されるメモリセル以外のメモリセルと、第１および第
２のセレクトゲートトランジスタとがＯＮ状態になる。
なお、信号ＳＥＴおよびＰＧＭＯＮは０Ｖにする。
【００３６】次に、信号ＢＬＣＴＬおよびＢＬＰＲＴを
ハイレベル（以下、「“Ｈ”」と称す。）にすることに
よりセンスアンプ部４０１内のＮｃｈ−Ｔｒ４０３およ
び４０４をＯＮ状態にして、ラッチバッファ部４１１と
ビット線ＢＬとを電気的に接続可能にする。また、信号
ＰＢＩＡＳをローレベル（以下、「“Ｌ”」と称す。）
にすることによりＰｃｈ−Ｔｒ４０２をＯＮ状態にして
ビット線ＢＬに電流を供給する。この電流は、メモリセ
ルのデータ値が“１”であるか、“０”であるかを判断
する基準となる。上述した動作が完了するまでに、ラッ
チバッファ部４１１内のノードＮＡを“Ｌ”に設定し、
ノードＮＢを“Ｈ”に設定する。
ハイレベル（以下、「“Ｈ”」と称す。）にすることに
よりセンスアンプ部４０１内のＮｃｈ−Ｔｒ４０３およ
び４０４をＯＮ状態にして、ラッチバッファ部４１１と
ビット線ＢＬとを電気的に接続可能にする。また、信号
ＰＢＩＡＳをローレベル（以下、「“Ｌ”」と称す。）
にすることによりＰｃｈ−Ｔｒ４０２をＯＮ状態にして
ビット線ＢＬに電流を供給する。この電流は、メモリセ
ルのデータ値が“１”であるか、“０”であるかを判断
する基準となる。上述した動作が完了するまでに、ラッ
チバッファ部４１１内のノードＮＡを“Ｌ”に設定し、
ノードＮＢを“Ｈ”に設定する。
【００３７】このとき、メモリセルのデータ値が“１”
の場合には、メモリセルの閾値電圧Ｖthは負であるた
め、ワード線ＷＬ０が０Ｖであってもデータ値を読み出
すメモリセルはＯＮ状態になり電流が流れる。これによ
り、ビット線ＢＬと電気的に接続されているＰｃｈ−Ｔ
ｒ４０２のドレインとＮｃｈ−Ｔｒ４０３のドレインと
の相互接続点ＳＮＳの電位が低くなる（“Ｌ”にな
る）。
の場合には、メモリセルの閾値電圧Ｖthは負であるた
め、ワード線ＷＬ０が０Ｖであってもデータ値を読み出
すメモリセルはＯＮ状態になり電流が流れる。これによ
り、ビット線ＢＬと電気的に接続されているＰｃｈ−Ｔ
ｒ４０２のドレインとＮｃｈ−Ｔｒ４０３のドレインと
の相互接続点ＳＮＳの電位が低くなる（“Ｌ”にな
る）。
【００３８】その後、信号ＳＥＴをパルス状に“Ｈ”に
する。このとき、相互接続点ＳＮＳの電位は“Ｌ”であ
るため、Ｎｃｈ−Ｔｒ４０５はＯＦＦ状態であり、信号
ＳＥＴをパルス状に“Ｈ”にしたとしても、ラッチバッ
ファ部４１１内のノードＮＢは“Ｈ”を維持する。これ
により、信号ＳＥＴが“Ｌ”に戻ったとき、ラッチバッ
ファ部４１１内のノードＮＡは“Ｌ”、ノードＮＢは
“Ｈ”と、データ値が“１”の状態がラッチ回路に保持
される。（図６（Ａ）参照）
する。このとき、相互接続点ＳＮＳの電位は“Ｌ”であ
るため、Ｎｃｈ−Ｔｒ４０５はＯＦＦ状態であり、信号
ＳＥＴをパルス状に“Ｈ”にしたとしても、ラッチバッ
ファ部４１１内のノードＮＢは“Ｈ”を維持する。これ
により、信号ＳＥＴが“Ｌ”に戻ったとき、ラッチバッ
ファ部４１１内のノードＮＡは“Ｌ”、ノードＮＢは
“Ｈ”と、データ値が“１”の状態がラッチ回路に保持
される。（図６（Ａ）参照）
【００３９】一方、メモリセルのデータ値が“０”の場
合には、メモリセルの閾値電圧Ｖthは正であり、さらに
ワード線ＷＬ０が０Ｖであるので、データ値を読み出す
メモリセルはＯＦＦ状態となり電流は流れない。これに
より、ビット線ＢＬと電気的に接続されている相互接続
点ＳＮＳの電位が高くなる（“Ｈ”に充電される）。
合には、メモリセルの閾値電圧Ｖthは正であり、さらに
ワード線ＷＬ０が０Ｖであるので、データ値を読み出す
メモリセルはＯＦＦ状態となり電流は流れない。これに
より、ビット線ＢＬと電気的に接続されている相互接続
点ＳＮＳの電位が高くなる（“Ｈ”に充電される）。
【００４０】その後、信号ＳＥＴをパルス状に“Ｈ”に
すると、Ｎｃｈ−Ｔｒ４０６がＯＮ状態となる。このと
き、相互接続点ＳＮＳの電位は“Ｈ”、すなわちＮｃｈ
−Ｔｒ４０５はＯＮ状態であるため、ラッチバッファ部
４１１内のノードＮＢが接地され、ノードＮＢは“Ｌ”
に変化する。これにより、信号ＳＥＴが“Ｌ”に戻った
とき、ラッチバッファ部４１１内のノードＮＡは
“Ｈ”、ノードＮＢは“Ｌ”と、データ値が“０”の状
態がラッチ回路に保持される。（図６（Ｂ）参照）
すると、Ｎｃｈ−Ｔｒ４０６がＯＮ状態となる。このと
き、相互接続点ＳＮＳの電位は“Ｈ”、すなわちＮｃｈ
−Ｔｒ４０５はＯＮ状態であるため、ラッチバッファ部
４１１内のノードＮＢが接地され、ノードＮＢは“Ｌ”
に変化する。これにより、信号ＳＥＴが“Ｌ”に戻った
とき、ラッチバッファ部４１１内のノードＮＡは
“Ｈ”、ノードＮＢは“Ｌ”と、データ値が“０”の状
態がラッチ回路に保持される。（図６（Ｂ）参照）
【００４１】ラッチバッファ部４１１に保持された状態
は、上記図４に基づいて上述したように制御してＮｃｈ
−Ｔｒ４１８がＯＮされると、ノードＮＡのレベルが反
転されて信号ＰＢＯＵＴとして出力される。そして、信
号ＢＬＣＴＬ、ＢＬＰＲＴおよびＰＢＩＡＳを０Ｖにし
て、ページバッファとビット線ＢＬとの電気的な接続を
遮断するとともに、全てのワード線ＷＬｎおよび制御信
号ＳＧ１、ＳＧ２を０Ｖにして、ストリングを選択して
いない状態にし、リード動作を終了する。
は、上記図４に基づいて上述したように制御してＮｃｈ
−Ｔｒ４１８がＯＮされると、ノードＮＡのレベルが反
転されて信号ＰＢＯＵＴとして出力される。そして、信
号ＢＬＣＴＬ、ＢＬＰＲＴおよびＰＢＩＡＳを０Ｖにし
て、ページバッファとビット線ＢＬとの電気的な接続を
遮断するとともに、全てのワード線ＷＬｎおよび制御信
号ＳＧ１、ＳＧ２を０Ｖにして、ストリングを選択して
いない状態にし、リード動作を終了する。
【００４２】（プログラム動作）図７（Ａ）および
（Ｂ）は、ＮＡＮＤ型フラッシュメモリのプログラム動
作のタイミングチャートである。
（Ｂ）は、ＮＡＮＤ型フラッシュメモリのプログラム動
作のタイミングチャートである。
【００４３】プログラム動作を施すメモリセルを有する
ストリングの制御信号ＳＧ１を電源電圧Ｖｃｃ、制御信
号ＳＧ２を０Ｖにして、プログラム動作を施すメモリセ
ルを有するストリングを選択する。このプログラム動作
においては、メモリセル用ソース線ＡＲＶＳＳを電源電
圧Ｖｃｃにする。なお、信号ＳＥＴは０Ｖにする。
ストリングの制御信号ＳＧ１を電源電圧Ｖｃｃ、制御信
号ＳＧ２を０Ｖにして、プログラム動作を施すメモリセ
ルを有するストリングを選択する。このプログラム動作
においては、メモリセル用ソース線ＡＲＶＳＳを電源電
圧Ｖｃｃにする。なお、信号ＳＥＴは０Ｖにする。
【００４４】また、メモリセルに対してデータを書き込
む（データ値“０”を書き込む）場合には、上記図４に
基づいて上述したように制御してラッチバッファ部４１
１内のノードＮＡを“Ｌ”に設定し、ノードＮＢを
“Ｈ”に設定する。一方、メモリセルに対するデータの
書き込みを禁止する（データ値“１”を保持する）場合
には、上記図４に基づいて上述したように制御してラッ
チバッファ部４１１内のノードＮＡを“Ｈ”に設定し、
ノードＮＢを“Ｌ”に設定する。
む（データ値“０”を書き込む）場合には、上記図４に
基づいて上述したように制御してラッチバッファ部４１
１内のノードＮＡを“Ｌ”に設定し、ノードＮＢを
“Ｈ”に設定する。一方、メモリセルに対するデータの
書き込みを禁止する（データ値“１”を保持する）場合
には、上記図４に基づいて上述したように制御してラッ
チバッファ部４１１内のノードＮＡを“Ｈ”に設定し、
ノードＮＢを“Ｌ”に設定する。
【００４５】この状態で、信号ＢＬＣＴＬ、ＢＬＰＲＴ
およびＰＧＭＯＮを“Ｈ”にすることにより、センスア
ンプ部４０１内のＮｃｈ−Ｔｒ４０３、４０４および４
０７をＯＮ状態にして、ラッチバッファ部４１１とビッ
ト線ＢＬとを電気的に接続可能にする。さらに、ワード
線ＷＬ０を１５Ｖ〜２０Ｖ（例えば、１８Ｖ）にし、ワ
ード線ＷＬ０以外のワード線を１０Ｖ程度にする。
およびＰＧＭＯＮを“Ｈ”にすることにより、センスア
ンプ部４０１内のＮｃｈ−Ｔｒ４０３、４０４および４
０７をＯＮ状態にして、ラッチバッファ部４１１とビッ
ト線ＢＬとを電気的に接続可能にする。さらに、ワード
線ＷＬ０を１５Ｖ〜２０Ｖ（例えば、１８Ｖ）にし、ワ
ード線ＷＬ０以外のワード線を１０Ｖ程度にする。
【００４６】これにより、メモリセルに対してデータを
書き込む場合には、Ｎｃｈ−Ｔｒ４０７を介して供給さ
れる、ラッチバッファ部４１１内のノードＮＡに設定さ
れた電圧レベルにより、相互接続点ＳＮＳの電位、すな
わちビット線ＢＬの電位を０Ｖにする（“Ｌ”にす
る）。したがって、データを書き込むメモリセルのコン
トロールゲートは１５Ｖ〜２０Ｖ、拡散層は０Ｖとな
り、コントロールゲートと拡散層との電位差１５Ｖ〜２
０Ｖにより、メモリセルのチャネル部からフローティン
グゲートに電子が注入され、メモリセルにデータ値
“０”が書き込まれる。（図７（Ａ）参照）
書き込む場合には、Ｎｃｈ−Ｔｒ４０７を介して供給さ
れる、ラッチバッファ部４１１内のノードＮＡに設定さ
れた電圧レベルにより、相互接続点ＳＮＳの電位、すな
わちビット線ＢＬの電位を０Ｖにする（“Ｌ”にす
る）。したがって、データを書き込むメモリセルのコン
トロールゲートは１５Ｖ〜２０Ｖ、拡散層は０Ｖとな
り、コントロールゲートと拡散層との電位差１５Ｖ〜２
０Ｖにより、メモリセルのチャネル部からフローティン
グゲートに電子が注入され、メモリセルにデータ値
“０”が書き込まれる。（図７（Ａ）参照）
【００４７】一方、メモリセルに対するデータの書き込
みを禁止する場合には、Ｎｃｈ−Ｔｒ４０７を介して供
給される、ラッチバッファ部４１１内のノードＮＡに設
定された電圧レベルにより、相互接続点ＳＮＳの電位、
すなわちビット線ＢＬの電位を“Ｈ”にする。したがっ
て、ワード線ＷＬ０により選択されたメモリセルのコン
トロールゲートには１５Ｖ〜２０Ｖが印加されるが、拡
散層は“Ｈ”であるため、メモリセルのチャネル部から
フローティングゲートへの電子の注入はなく、メモリセ
ルに対するデータの書き込みは行われない。（図７
（Ｂ）参照）
みを禁止する場合には、Ｎｃｈ−Ｔｒ４０７を介して供
給される、ラッチバッファ部４１１内のノードＮＡに設
定された電圧レベルにより、相互接続点ＳＮＳの電位、
すなわちビット線ＢＬの電位を“Ｈ”にする。したがっ
て、ワード線ＷＬ０により選択されたメモリセルのコン
トロールゲートには１５Ｖ〜２０Ｖが印加されるが、拡
散層は“Ｈ”であるため、メモリセルのチャネル部から
フローティングゲートへの電子の注入はなく、メモリセ
ルに対するデータの書き込みは行われない。（図７
（Ｂ）参照）
【００４８】そして、信号ＢＬＣＴＬ、ＢＬＰＲＴおよ
びＰＧＭＯＮを０Ｖにして、ビット線ＢＬとページバッ
ファとの電気的な接続を遮断するとともに、全てのワー
ド線ＷＬｎおよび制御信号ＳＧ１、ＳＧ２を０Ｖにし
て、ストリングを選択していない状態にする。さらに、
メモリセル用ソース線ＡＲＶＳＳを０Ｖにして、プログ
ラム動作を終了する。
びＰＧＭＯＮを０Ｖにして、ビット線ＢＬとページバッ
ファとの電気的な接続を遮断するとともに、全てのワー
ド線ＷＬｎおよび制御信号ＳＧ１、ＳＧ２を０Ｖにし
て、ストリングを選択していない状態にする。さらに、
メモリセル用ソース線ＡＲＶＳＳを０Ｖにして、プログ
ラム動作を終了する。
【００４９】なお、上述したプログラム動作において
は、メモリセル用ソース線を電源電圧Ｖｃｃとしたが、
ラッチバッファ部４１１のノードＮＡおよびノードＮＢ
の電圧レベルを反転することができない電圧であれば、
電源電圧Ｖｃｃより低い電圧であっても良く、電源電圧
Ｖｃｃの略１／２以上かつ電源電圧Ｖｃｃ以下の電圧が
望ましい。
は、メモリセル用ソース線を電源電圧Ｖｃｃとしたが、
ラッチバッファ部４１１のノードＮＡおよびノードＮＢ
の電圧レベルを反転することができない電圧であれば、
電源電圧Ｖｃｃより低い電圧であっても良く、電源電圧
Ｖｃｃの略１／２以上かつ電源電圧Ｖｃｃ以下の電圧が
望ましい。
【００５０】（プログラムベリファイ動作）図８（Ａ）
および（Ｂ）は、ＮＡＮＤ型フラッシュメモリのプログ
ラムベリファイ動作のタイミングチャートである。な
お、プログラムベリファイ動作の基本動作は、上述した
リード動作と同じであるが、プログラムベリファイ動作
では、選択するワード線ＷＬ０を所定の正電位にする。
例えば、ワード線ＷＬ０を０．８Ｖにした場合には、リ
ード動作においてデータ値が“０”と読み出すメモリセ
ルの最小の閾値電圧Ｖthに対して０．８Ｖの読み出しマ
ージンを得ることができる。
および（Ｂ）は、ＮＡＮＤ型フラッシュメモリのプログ
ラムベリファイ動作のタイミングチャートである。な
お、プログラムベリファイ動作の基本動作は、上述した
リード動作と同じであるが、プログラムベリファイ動作
では、選択するワード線ＷＬ０を所定の正電位にする。
例えば、ワード線ＷＬ０を０．８Ｖにした場合には、リ
ード動作においてデータ値が“０”と読み出すメモリセ
ルの最小の閾値電圧Ｖthに対して０．８Ｖの読み出しマ
ージンを得ることができる。
【００５１】プログラムベリファイ動作においては、ラ
ッチバッファ部４１１内のノードＮＡおよびノードＮＢ
の電圧レベルは、プログラム動作終了時のノードＮＡお
よびノードＮＢの電圧レベルにて行う。すなわち、ラッ
チバッファ部４１１内のノードＮＡおよびノードＮＢの
電圧レベルは、メモリセルに対してデータを書き込んだ
ときには、ノードＮＡは“Ｌ”、ノードＮＢは“Ｈ”で
あり、メモリセルに対するデータの書き込みを禁止した
ときには、ノードＮＡは“Ｈ”、ノードＮＢは“Ｌ”で
ある。
ッチバッファ部４１１内のノードＮＡおよびノードＮＢ
の電圧レベルは、プログラム動作終了時のノードＮＡお
よびノードＮＢの電圧レベルにて行う。すなわち、ラッ
チバッファ部４１１内のノードＮＡおよびノードＮＢの
電圧レベルは、メモリセルに対してデータを書き込んだ
ときには、ノードＮＡは“Ｌ”、ノードＮＢは“Ｈ”で
あり、メモリセルに対するデータの書き込みを禁止した
ときには、ノードＮＡは“Ｈ”、ノードＮＢは“Ｌ”で
ある。
【００５２】また、プログラムベリファイ動作により、
正常にプログラム動作が行われた（メモリセルの閾値電
圧Ｖthが十分な読み出しマージンを有する）と判断され
る条件は、ラッチバッファ部４１１内のノードＮＡが
“Ｈ”、ノードＮＢが“Ｌ”となることである。さら
に、ＮＡＮＤ型フラッシュメモリでは、同じワード線を
共有する全てのメモリセルに対してプログラムベリファ
イ動作は同時に行われるため、全てのページバッファの
ラッチバッファ部４１１内のノードＮＡが“Ｈ”、ノー
ドＮＢが“Ｌ”となることで、ＮＡＮＤ型フラッシュメ
モリは正常にプログラム動作が行われたと判断する。
正常にプログラム動作が行われた（メモリセルの閾値電
圧Ｖthが十分な読み出しマージンを有する）と判断され
る条件は、ラッチバッファ部４１１内のノードＮＡが
“Ｈ”、ノードＮＢが“Ｌ”となることである。さら
に、ＮＡＮＤ型フラッシュメモリでは、同じワード線を
共有する全てのメモリセルに対してプログラムベリファ
イ動作は同時に行われるため、全てのページバッファの
ラッチバッファ部４１１内のノードＮＡが“Ｈ”、ノー
ドＮＢが“Ｌ”となることで、ＮＡＮＤ型フラッシュメ
モリは正常にプログラム動作が行われたと判断する。
【００５３】まず、ワード線ＷＬ０を０．８Ｖにし、ワ
ード線ＷＬ０以外のワード線を４Ｖ程度にする。さら
に、プログラムベリファイを行うメモリセルを有するス
トリングの制御信号ＳＧ１、ＳＧ２を４Ｖ程度にして、
プログラムベリファイを行うメモリセルを有するストリ
ングを選択する。また、メモリセル用ソース線ＡＲＶＳ
Ｓは、０Ｖにする。これにより、プログラムベリファイ
を行うメモリセルを有するストリングにおいて、ワード
線ＷＬ０により選択されるメモリセル以外のメモリセル
と、第１および第２のセレクトゲートトランジスタとが
ＯＮ状態になる。なお、信号ＳＥＴおよびＰＧＭＯＮは
０Ｖにする。
ード線ＷＬ０以外のワード線を４Ｖ程度にする。さら
に、プログラムベリファイを行うメモリセルを有するス
トリングの制御信号ＳＧ１、ＳＧ２を４Ｖ程度にして、
プログラムベリファイを行うメモリセルを有するストリ
ングを選択する。また、メモリセル用ソース線ＡＲＶＳ
Ｓは、０Ｖにする。これにより、プログラムベリファイ
を行うメモリセルを有するストリングにおいて、ワード
線ＷＬ０により選択されるメモリセル以外のメモリセル
と、第１および第２のセレクトゲートトランジスタとが
ＯＮ状態になる。なお、信号ＳＥＴおよびＰＧＭＯＮは
０Ｖにする。
【００５４】次に、信号ＢＬＣＴＬおよびＢＬＰＲＴを
“Ｈ”にするとともに、信号ＰＢＩＡＳを“Ｌ”にする
ことにより、センスアンプ部４０１内のＰｃｈ−Ｔｒ４
０２およびＮｃｈ−Ｔｒ４０３、４０４をＯＮ状態にし
て、ラッチバッファ部４１１とビット線ＢＬとを電気的
に接続可能にしてビット線ＢＬに電流を供給する。この
電流は、メモリセルにデータ（データ値“０”）が十分
に書き込まれているか（十分な読み出しマージンを有す
るか）否かを判断する基準となる。
“Ｈ”にするとともに、信号ＰＢＩＡＳを“Ｌ”にする
ことにより、センスアンプ部４０１内のＰｃｈ−Ｔｒ４
０２およびＮｃｈ−Ｔｒ４０３、４０４をＯＮ状態にし
て、ラッチバッファ部４１１とビット線ＢＬとを電気的
に接続可能にしてビット線ＢＬに電流を供給する。この
電流は、メモリセルにデータ（データ値“０”）が十分
に書き込まれているか（十分な読み出しマージンを有す
るか）否かを判断する基準となる。
【００５５】このとき、メモリセルのデータ（データ値
“０”）が十分に書き込まれている場合には、メモリセ
ルの閾値電圧Ｖthはワード線ＷＬ０の電圧０．８Ｖより
高いので、メモリセルはＯＦＦ状態となり電流は流れな
い。これにより、ビット線ＢＬと電気的に接続された相
互接続点ＳＮＳの電位が高くなり（“Ｈ”に充電さ
れ）、Ｎｃｈ−Ｔｒ４０５はＯＮ状態になる。
“０”）が十分に書き込まれている場合には、メモリセ
ルの閾値電圧Ｖthはワード線ＷＬ０の電圧０．８Ｖより
高いので、メモリセルはＯＦＦ状態となり電流は流れな
い。これにより、ビット線ＢＬと電気的に接続された相
互接続点ＳＮＳの電位が高くなり（“Ｈ”に充電さ
れ）、Ｎｃｈ−Ｔｒ４０５はＯＮ状態になる。
【００５６】その後、信号ＳＥＴをパルス状に“Ｈ”に
すると、Ｎｃｈ−Ｔｒ４０６がＯＮ状態となり、ラッチ
バッファ部４１１内のノードＮＢが接地され、ノードＮ
Ｂは“Ｌ”に変化する。これにより、信号ＳＥＴが
“Ｌ”に戻ったとき、ラッチバッファ部４１１内のノー
ドＮＡは“Ｈ”、ノードＮＢは“Ｌ”となり、メモリセ
ルにデータが十分に書き込まれている（正常にプログラ
ム動作が行われた）と判断される。（図８（Ａ）参照）
すると、Ｎｃｈ−Ｔｒ４０６がＯＮ状態となり、ラッチ
バッファ部４１１内のノードＮＢが接地され、ノードＮ
Ｂは“Ｌ”に変化する。これにより、信号ＳＥＴが
“Ｌ”に戻ったとき、ラッチバッファ部４１１内のノー
ドＮＡは“Ｈ”、ノードＮＢは“Ｌ”となり、メモリセ
ルにデータが十分に書き込まれている（正常にプログラ
ム動作が行われた）と判断される。（図８（Ａ）参照）
【００５７】一方、メモリセルにデータが十分に書き込
まれていない場合には、メモリセルの閾値電圧Ｖthはワ
ード線ＷＬ０の電圧０．８Ｖより低いので、メモリセル
はＯＮ状態となり電流が流れる。これにより、ビット線
ＢＬと電気的に接続された相互接続点ＳＮＳの電位が低
くなる（“Ｌ”になる）。
まれていない場合には、メモリセルの閾値電圧Ｖthはワ
ード線ＷＬ０の電圧０．８Ｖより低いので、メモリセル
はＯＮ状態となり電流が流れる。これにより、ビット線
ＢＬと電気的に接続された相互接続点ＳＮＳの電位が低
くなる（“Ｌ”になる）。
【００５８】その後、信号ＳＥＴをパルス状に“Ｈ”に
する。このとき、相互接続点ＳＮＳの電位は“Ｌ”であ
るため、Ｎｃｈ−Ｔｒ４０５はＯＦＦ状態であり、信号
ＳＥＴをパルス状に“Ｈ”にしたとしても、ラッチバッ
ファ部４１１内のノードＮＢは“Ｈ”を維持する。これ
により、信号ＳＥＴが“Ｌ”に戻ったとき、ラッチバッ
ファ部４１１内のノードＮＡは“Ｌ”、ノードＮＢは
“Ｈ”のままであり、メモリセルにデータが十分に書き
込まれていない、すなわちプログラム動作が失敗したと
判断される。（図８（Ｂ）参照）
する。このとき、相互接続点ＳＮＳの電位は“Ｌ”であ
るため、Ｎｃｈ−Ｔｒ４０５はＯＦＦ状態であり、信号
ＳＥＴをパルス状に“Ｈ”にしたとしても、ラッチバッ
ファ部４１１内のノードＮＢは“Ｈ”を維持する。これ
により、信号ＳＥＴが“Ｌ”に戻ったとき、ラッチバッ
ファ部４１１内のノードＮＡは“Ｌ”、ノードＮＢは
“Ｈ”のままであり、メモリセルにデータが十分に書き
込まれていない、すなわちプログラム動作が失敗したと
判断される。（図８（Ｂ）参照）
【００５９】信号ＢＬＣＴＬ、ＢＬＰＲＴおよびＰＢＩ
ＡＳを０Ｖにして、ビット線ＢＬとページバッファとの
電気的な接続を遮断するとともに、全てのワード線ＷＬ
ｎおよび制御信号ＳＧ１、ＳＧ２を０Ｖにして、ストリ
ングを選択していない状態にし、プログラムベリファイ
動作を終了する。このようにメモリセルにデータが十分
に書き込まれていないと判断した場合には、当該プログ
ラムベリファイ動作を終了した後、メモリセルにデータ
が十分に書き込まれていると判断されるまで、再びメモ
リセルに対してプログラム動作およびプログラムベリフ
ァイ動作を繰り返し行う。
ＡＳを０Ｖにして、ビット線ＢＬとページバッファとの
電気的な接続を遮断するとともに、全てのワード線ＷＬ
ｎおよび制御信号ＳＧ１、ＳＧ２を０Ｖにして、ストリ
ングを選択していない状態にし、プログラムベリファイ
動作を終了する。このようにメモリセルにデータが十分
に書き込まれていないと判断した場合には、当該プログ
ラムベリファイ動作を終了した後、メモリセルにデータ
が十分に書き込まれていると判断されるまで、再びメモ
リセルに対してプログラム動作およびプログラムベリフ
ァイ動作を繰り返し行う。
【００６０】また、図示していないが、プログラム動作
において、メモリセルに対するデータの書き込みを禁止
したメモリセルの場合には、メモリセルの閾値電圧Ｖth
はワード線ＷＬ０の電圧０．８Ｖより低いので、メモリ
セルはＯＮ状態となり電流が流れる。これにより、相互
接続点ＳＮＳの電位、すなわちビット線ＢＬの電位が低
くなるため、Ｎｃｈ−Ｔｒ４０５はＯＦＦ状態となり、
信号ＳＥＴをパルス状に“Ｈ”にして、“Ｌ”に戻した
としても、ラッチバッファ部４１１内のノードＮＡは
“Ｈ”、ノードＮＢは“Ｌ”のままである。したがっ
て、プログラム動作は正常に行われたと判断され、プロ
グラムベリファイ動作を終了する。
において、メモリセルに対するデータの書き込みを禁止
したメモリセルの場合には、メモリセルの閾値電圧Ｖth
はワード線ＷＬ０の電圧０．８Ｖより低いので、メモリ
セルはＯＮ状態となり電流が流れる。これにより、相互
接続点ＳＮＳの電位、すなわちビット線ＢＬの電位が低
くなるため、Ｎｃｈ−Ｔｒ４０５はＯＦＦ状態となり、
信号ＳＥＴをパルス状に“Ｈ”にして、“Ｌ”に戻した
としても、ラッチバッファ部４１１内のノードＮＡは
“Ｈ”、ノードＮＢは“Ｌ”のままである。したがっ
て、プログラム動作は正常に行われたと判断され、プロ
グラムベリファイ動作を終了する。
【００６１】ここで、上述したように金属で形成したメ
モリセル用ソース線ＡＲＶＳＳをビット線ＢＬに対して
平行に設けることにより製造工程等において発生しやす
い、ビット線ＢＬとメモリセル用ソース線ＡＲＶＳＳと
の短絡により不良とされたビット線に接続されたメモリ
セルの上記プログラム動作およびプログラムベリファイ
動作について説明する。
モリセル用ソース線ＡＲＶＳＳをビット線ＢＬに対して
平行に設けることにより製造工程等において発生しやす
い、ビット線ＢＬとメモリセル用ソース線ＡＲＶＳＳと
の短絡により不良とされたビット線に接続されたメモリ
セルの上記プログラム動作およびプログラムベリファイ
動作について説明する。
【００６２】上記不良とされたビット線に接続されたメ
モリセルは、通常時は使用されないため、プログラム動
作においてはメモリセルに対するデータの書き込みは禁
止される。すなわち、ラッチバッファ部４１１内のノー
ドＮＡを“Ｈ”、ノードＮＢを“Ｌ”に設定し、プログ
ラム動作が行われる。このとき、上述したプログラム動
作と同様にして、プログラム動作を施すメモリセルを有
するストリングを選択するとともに、メモリセル用ソー
ス線ＡＲＶＳＳを電源電圧Ｖｃｃにする。なお、信号Ｓ
ＥＴは０Ｖにする。
モリセルは、通常時は使用されないため、プログラム動
作においてはメモリセルに対するデータの書き込みは禁
止される。すなわち、ラッチバッファ部４１１内のノー
ドＮＡを“Ｈ”、ノードＮＢを“Ｌ”に設定し、プログ
ラム動作が行われる。このとき、上述したプログラム動
作と同様にして、プログラム動作を施すメモリセルを有
するストリングを選択するとともに、メモリセル用ソー
ス線ＡＲＶＳＳを電源電圧Ｖｃｃにする。なお、信号Ｓ
ＥＴは０Ｖにする。
【００６３】この状態で、信号ＢＬＣＴＬ、ＢＬＰＲＴ
およびＰＧＭＯＮを“Ｈ”にすることにより、ラッチバ
ッファ部４１１とビット線ＢＬとを電気的に接続可能に
する。このとき、ラッチバッファ部４１１内のノードＮ
Ａが“Ｈ”、ノードＮＢが“Ｌ”であり、ビット線ＢＬ
と短絡したメモリセル用ソース線ＡＲＶＳＳも“Ｈ”
（電源電圧Ｖｃｃ）であるので、相互接続点ＳＮＳの電
位、すなわちビット線ＢＬの電位が“Ｈ”になる。以
降、上述した図７（Ｂ）に示すようなメモリセルに対す
るデータの書き込みを禁止する場合と同様のプログラム
動作を行う。
およびＰＧＭＯＮを“Ｈ”にすることにより、ラッチバ
ッファ部４１１とビット線ＢＬとを電気的に接続可能に
する。このとき、ラッチバッファ部４１１内のノードＮ
Ａが“Ｈ”、ノードＮＢが“Ｌ”であり、ビット線ＢＬ
と短絡したメモリセル用ソース線ＡＲＶＳＳも“Ｈ”
（電源電圧Ｖｃｃ）であるので、相互接続点ＳＮＳの電
位、すなわちビット線ＢＬの電位が“Ｈ”になる。以
降、上述した図７（Ｂ）に示すようなメモリセルに対す
るデータの書き込みを禁止する場合と同様のプログラム
動作を行う。
【００６４】また、ビット線ＢＬとメモリセル用ソース
線ＡＲＶＳＳとが短絡しているときのプログラムベリフ
ァイ動作においては、ビット線ＢＬとメモリセル用ソー
ス線ＡＲＶＳＳとが短絡しているので、ビット線ＢＬの
電位、すなわち相互接続点ＳＮＳの電位はメモリセルの
データに関わらず“Ｌ”となる。これにより、相互接続
点ＳＮＳにゲートが接続されたＮｃｈ−Ｔｒ４０５はＯ
ＦＦ状態となるので、信号ＳＥＴをパルス状に“Ｈ”に
して、“Ｌ”に戻したとき、ラッチバッファ部４１１内
のノードＮＡは“Ｈ”、ノードＮＢは“Ｌ”のままであ
るので、プログラム動作は正常に行われたと判断され、
プログラムベリファイ動作を終了する。
線ＡＲＶＳＳとが短絡しているときのプログラムベリフ
ァイ動作においては、ビット線ＢＬとメモリセル用ソー
ス線ＡＲＶＳＳとが短絡しているので、ビット線ＢＬの
電位、すなわち相互接続点ＳＮＳの電位はメモリセルの
データに関わらず“Ｌ”となる。これにより、相互接続
点ＳＮＳにゲートが接続されたＮｃｈ−Ｔｒ４０５はＯ
ＦＦ状態となるので、信号ＳＥＴをパルス状に“Ｈ”に
して、“Ｌ”に戻したとき、ラッチバッファ部４１１内
のノードＮＡは“Ｈ”、ノードＮＢは“Ｌ”のままであ
るので、プログラム動作は正常に行われたと判断され、
プログラムベリファイ動作を終了する。
【００６５】これに対して、従来のＮＡＮＤ型フラッシ
ュメモリにおけるビット線ＢＬとメモリセル用ソース線
ＡＲＶＳＳとの短絡により不良とされたビット線に接続
されたメモリセルのプログラム動作では、図９（Ａ）に
示すように、ラッチバッファ部４１１内のノードＮＡお
よびノードＮＢの電圧レベルが変化する。これは、ビッ
ト線ＢＬと短絡したメモリセル用ソース線ＡＲＶＳＳが
“Ｌ”であるため、ラッチバッファ部４１１とビット線
ＢＬとを電気的に接続した際、相互接続点ＳＮＳの電位
が“Ｌ”となり、Ｎｃｈ−Ｔｒ４０７を介して相互接続
点ＳＮＳに接続されたラッチバッファ部４１１内のノー
ドＮＡが“Ｈ”から“Ｌ”に変化するためである。
ュメモリにおけるビット線ＢＬとメモリセル用ソース線
ＡＲＶＳＳとの短絡により不良とされたビット線に接続
されたメモリセルのプログラム動作では、図９（Ａ）に
示すように、ラッチバッファ部４１１内のノードＮＡお
よびノードＮＢの電圧レベルが変化する。これは、ビッ
ト線ＢＬと短絡したメモリセル用ソース線ＡＲＶＳＳが
“Ｌ”であるため、ラッチバッファ部４１１とビット線
ＢＬとを電気的に接続した際、相互接続点ＳＮＳの電位
が“Ｌ”となり、Ｎｃｈ−Ｔｒ４０７を介して相互接続
点ＳＮＳに接続されたラッチバッファ部４１１内のノー
ドＮＡが“Ｈ”から“Ｌ”に変化するためである。
【００６６】さらに、ラッチバッファ部４１１内のノー
ドＮＡが“Ｌ”、ノードＮＢが“Ｈ”となった状態でプ
ログラムベリファイ動作を行うと、ビット線ＢＬとメモ
リセル用ソース線ＡＲＶＳＳとが短絡しているので、図
９（Ｂ）に示すように、ビット線ＢＬの電位、すなわち
相互接続点ＳＮＳの電位はメモリセルのデータに関わら
ず“Ｌ”となる。これにより、信号ＳＥＴをパルス状に
“Ｈ”にして、“Ｌ”に戻したとき、ラッチバッファ部
４１１内のノードＮＡは“Ｌ”、ノードＮＢは“Ｈ”の
ままであるので、プログラム動作が正常に行われなかっ
たと判断し、当該プログラムベリファイ動作を終了した
のち、再びプログラム動作を行う。
ドＮＡが“Ｌ”、ノードＮＢが“Ｈ”となった状態でプ
ログラムベリファイ動作を行うと、ビット線ＢＬとメモ
リセル用ソース線ＡＲＶＳＳとが短絡しているので、図
９（Ｂ）に示すように、ビット線ＢＬの電位、すなわち
相互接続点ＳＮＳの電位はメモリセルのデータに関わら
ず“Ｌ”となる。これにより、信号ＳＥＴをパルス状に
“Ｈ”にして、“Ｌ”に戻したとき、ラッチバッファ部
４１１内のノードＮＡは“Ｌ”、ノードＮＢは“Ｈ”の
ままであるので、プログラム動作が正常に行われなかっ
たと判断し、当該プログラムベリファイ動作を終了した
のち、再びプログラム動作を行う。
【００６７】しかしながら、ビット線ＢＬとメモリセル
用ソース線ＡＲＶＳＳとが短絡しているときには、プロ
グラム動作によりラッチバッファ部４１１内のノードＮ
Ａが“Ｌ”、ノードＮＢが“Ｈ”となり、プログラムベ
リファイ動作ではこの状態が保持されるので、プログラ
ムベリファイ動作にてプログラム動作が正常に行われた
と判断されることはなく、プログラム動作と、プログラ
ムベリファイ動作とを繰り返し続ける。
用ソース線ＡＲＶＳＳとが短絡しているときには、プロ
グラム動作によりラッチバッファ部４１１内のノードＮ
Ａが“Ｌ”、ノードＮＢが“Ｈ”となり、プログラムベ
リファイ動作ではこの状態が保持されるので、プログラ
ムベリファイ動作にてプログラム動作が正常に行われた
と判断されることはなく、プログラム動作と、プログラ
ムベリファイ動作とを繰り返し続ける。
【００６８】一方、本実施形態によるプログラム動作に
おいては、プログラム動作の期間中、メモリセル用ソー
ス線ＡＲＶＳＳを電源電圧Ｖｃｃにすることにより、ビ
ット線ＢＬとメモリセル用ソース線ＡＲＶＳＳとが短絡
しているときには、ビット線ＢＬの電位は“Ｈ”に維持
されるので、プログラム動作後に行われるプログラムベ
リファイ動作において、プログラム動作は正常に行われ
たと判断され、プログラムベリファイ動作を終了するこ
とができる。
おいては、プログラム動作の期間中、メモリセル用ソー
ス線ＡＲＶＳＳを電源電圧Ｖｃｃにすることにより、ビ
ット線ＢＬとメモリセル用ソース線ＡＲＶＳＳとが短絡
しているときには、ビット線ＢＬの電位は“Ｈ”に維持
されるので、プログラム動作後に行われるプログラムベ
リファイ動作において、プログラム動作は正常に行われ
たと判断され、プログラムベリファイ動作を終了するこ
とができる。
【００６９】（消去ベリファイ動作）図１０（Ａ）およ
び（Ｂ）は、ＮＡＮＤ型フラッシュメモリの消去ベリフ
ァイ動作のタイミングチャートである。なお、消去ベリ
ファイ動作の基本動作は、上述したリード動作と同じで
あるが、消去ベリファイ動作は、選択したブロック（消
去単位）で行い、ブロック内の全てのワード線ＷＬｎを
０Ｖにし、メモリセル用ソース線ＡＲＶＳＳを所定の正
電位にする。これにより、等価的にメモリセルのソース
に対するコントロールゲートの電位を負電位にして、メ
モリセルの閾値電圧Ｖthを保証する。例えば、メモリセ
ル用ソース線ＡＲＶＳＳを０．６Ｖにした場合には、リ
ード動作においてデータ値が“１”と読み出すメモリセ
ルの最小の閾値電圧Ｖth（絶対値）に対して０．６Ｖの
読み出しマージンを得ることができる。
び（Ｂ）は、ＮＡＮＤ型フラッシュメモリの消去ベリフ
ァイ動作のタイミングチャートである。なお、消去ベリ
ファイ動作の基本動作は、上述したリード動作と同じで
あるが、消去ベリファイ動作は、選択したブロック（消
去単位）で行い、ブロック内の全てのワード線ＷＬｎを
０Ｖにし、メモリセル用ソース線ＡＲＶＳＳを所定の正
電位にする。これにより、等価的にメモリセルのソース
に対するコントロールゲートの電位を負電位にして、メ
モリセルの閾値電圧Ｖthを保証する。例えば、メモリセ
ル用ソース線ＡＲＶＳＳを０．６Ｖにした場合には、リ
ード動作においてデータ値が“１”と読み出すメモリセ
ルの最小の閾値電圧Ｖth（絶対値）に対して０．６Ｖの
読み出しマージンを得ることができる。
【００７０】なお、消去ベリファイ動作により、正常に
メモリセルのデータの消去が行われたと判断される条件
は、ラッチバッファ部４１１内のノードＮＡが“Ｌ”、
ノードＮＢが“Ｈ”となることである。
メモリセルのデータの消去が行われたと判断される条件
は、ラッチバッファ部４１１内のノードＮＡが“Ｌ”、
ノードＮＢが“Ｈ”となることである。
【００７１】消去ベリファイ動作においては、まず、選
択したブロックの全てのワード線ＷＬｎを０Ｖにし、当
該ブロックに含まれるストリングの制御信号ＳＧ１、Ｓ
Ｇ２を４Ｖ程度にする。また、メモリセル用ソース線Ａ
ＲＶＳＳは、０．６Ｖにする。なお、信号ＳＥＴおよび
ＰＧＭＯＮは０Ｖにする。
択したブロックの全てのワード線ＷＬｎを０Ｖにし、当
該ブロックに含まれるストリングの制御信号ＳＧ１、Ｓ
Ｇ２を４Ｖ程度にする。また、メモリセル用ソース線Ａ
ＲＶＳＳは、０．６Ｖにする。なお、信号ＳＥＴおよび
ＰＧＭＯＮは０Ｖにする。
【００７２】次に、信号ＢＬＣＴＬおよびＢＬＰＲＴを
“Ｈ”にするとともに、信号ＰＢＩＡＳを“Ｌ”にする
ことにより、センスアンプ部４０１内のＰｃｈ−Ｔｒ４
０２およびＮｃｈ−Ｔｒ４０３、４０４をＯＮ状態にし
て、ラッチバッファ部４１１とビット線ＢＬとを電気的
に接続可能にしビット線ＢＬに電流を供給する。この電
流は、メモリセルのデータが十分に消去されているか否
かを判断する基準となる。
“Ｈ”にするとともに、信号ＰＢＩＡＳを“Ｌ”にする
ことにより、センスアンプ部４０１内のＰｃｈ−Ｔｒ４
０２およびＮｃｈ−Ｔｒ４０３、４０４をＯＮ状態にし
て、ラッチバッファ部４１１とビット線ＢＬとを電気的
に接続可能にしビット線ＢＬに電流を供給する。この電
流は、メモリセルのデータが十分に消去されているか否
かを判断する基準となる。
【００７３】なお、上述したリード動作、プログラム動
作およびプログラムベリファイ動作においては、信号Ｂ
ＬＣＴＬは１Ｖ程度としているが、消去ベリファイ動作
においては、信号ＢＬＣＴＬは１．６Ｖ程度（メモリセ
ル用ソース線ＡＲＶＳＳが０．６Ｖの場合）にする。こ
れは、ストリング内の複数のメモリセルのそれぞれに十
分なドレイン−ソース電圧を供給するためである。上述
した動作が完了するまでに、ラッチバッファ部４１１内
のノードＮＡを“Ｌ”に設定し、ノードＮＢを“Ｈ”に
設定する。
作およびプログラムベリファイ動作においては、信号Ｂ
ＬＣＴＬは１Ｖ程度としているが、消去ベリファイ動作
においては、信号ＢＬＣＴＬは１．６Ｖ程度（メモリセ
ル用ソース線ＡＲＶＳＳが０．６Ｖの場合）にする。こ
れは、ストリング内の複数のメモリセルのそれぞれに十
分なドレイン−ソース電圧を供給するためである。上述
した動作が完了するまでに、ラッチバッファ部４１１内
のノードＮＡを“Ｌ”に設定し、ノードＮＢを“Ｈ”に
設定する。
【００７４】このとき、メモリセルのデータが十分に消
去されている場合には、メモリセルの閾値電圧Ｖthは、
メモリセル用ソース線ＡＲＶＳＳに対するワード線ＷＬ
ｎの電位差−０．６Ｖより低いので、メモリセルはＯＮ
状態となり電流が流れる。これにより、ビット線ＢＬと
電気的に接続された相互接続点ＳＮＳの電位が低くなる
（“Ｌ”になる）。
去されている場合には、メモリセルの閾値電圧Ｖthは、
メモリセル用ソース線ＡＲＶＳＳに対するワード線ＷＬ
ｎの電位差−０．６Ｖより低いので、メモリセルはＯＮ
状態となり電流が流れる。これにより、ビット線ＢＬと
電気的に接続された相互接続点ＳＮＳの電位が低くなる
（“Ｌ”になる）。
【００７５】その後、信号ＳＥＴをパルス状に“Ｈ”に
して、“Ｌ”に戻したとき、ラッチバッファ部４１１内
のノードＮＡは“Ｌ”、ノードＮＢは“Ｈ”のままであ
るので、正常にメモリセルのデータの消去が行われたと
判断される。（図１０（Ａ）参照）
して、“Ｌ”に戻したとき、ラッチバッファ部４１１内
のノードＮＡは“Ｌ”、ノードＮＢは“Ｈ”のままであ
るので、正常にメモリセルのデータの消去が行われたと
判断される。（図１０（Ａ）参照）
【００７６】そして、信号ＢＬＣＴＬ、ＢＬＰＲＴおよ
びＰＢＩＡＳを０Ｖにして、ページバッファとビット線
ＢＬとの電気的な接続を遮断するとともに、制御信号Ｓ
Ｇ１、ＳＧ２を０Ｖにして、ストリングを選択していな
い状態にする。さらに、メモリセル用ソース線ＡＲＶＳ
Ｓを０Ｖにして、消去ベリファイ動作を終了する。
びＰＢＩＡＳを０Ｖにして、ページバッファとビット線
ＢＬとの電気的な接続を遮断するとともに、制御信号Ｓ
Ｇ１、ＳＧ２を０Ｖにして、ストリングを選択していな
い状態にする。さらに、メモリセル用ソース線ＡＲＶＳ
Ｓを０Ｖにして、消去ベリファイ動作を終了する。
【００７７】一方、メモリセルのデータが十分に消去さ
れていない場合には、メモリセルの閾値電圧Ｖthは、メ
モリセル用ソース線ＡＲＶＳＳに対するワード線ＷＬｎ
の電位差−０．６Ｖより高いので、メモリセルはＯＦＦ
状態となり電流が流れない。これにより、ビット線ＢＬ
と電気的に接続された相互接続点ＳＮＳの電位が高くな
り（“Ｈ”に充電され）、Ｎｃｈ−Ｔｒ４０５はＯＮ状
態になる。
れていない場合には、メモリセルの閾値電圧Ｖthは、メ
モリセル用ソース線ＡＲＶＳＳに対するワード線ＷＬｎ
の電位差−０．６Ｖより高いので、メモリセルはＯＦＦ
状態となり電流が流れない。これにより、ビット線ＢＬ
と電気的に接続された相互接続点ＳＮＳの電位が高くな
り（“Ｈ”に充電され）、Ｎｃｈ−Ｔｒ４０５はＯＮ状
態になる。
【００７８】その後、信号ＳＥＴをパルス状に“Ｈ”に
すると、Ｎｃｈ−Ｔｒ４０６がＯＮ状態となり、ラッチ
バッファ部４１１内のノードＮＢが接地され、ノードＮ
Ｂは“Ｌ”に変化する。これにより、信号ＳＥＴが
“Ｌ”に戻ったとき、ラッチバッファ部４１１内のノー
ドＮＡは“Ｈ”、ノードＮＢは“Ｌ”となり、正常にメ
モリセルのデータの消去が行われていない、すなわち消
去動作が十分でないと判断される。（図１０（Ｂ）参
照）
すると、Ｎｃｈ−Ｔｒ４０６がＯＮ状態となり、ラッチ
バッファ部４１１内のノードＮＢが接地され、ノードＮ
Ｂは“Ｌ”に変化する。これにより、信号ＳＥＴが
“Ｌ”に戻ったとき、ラッチバッファ部４１１内のノー
ドＮＡは“Ｈ”、ノードＮＢは“Ｌ”となり、正常にメ
モリセルのデータの消去が行われていない、すなわち消
去動作が十分でないと判断される。（図１０（Ｂ）参
照）
【００７９】このように消去動作が十分に行われていな
いと判断した場合には、上述したようにして当該消去ベ
リファイ動作を終了した後、再び消去動作、消去ベリフ
ァイ動作を行う。なお、消去動作は、選択したブロック
の全てのワード線ＷＬｎを０Ｖにするとともに、メモリ
セルが形成されるウェル（ｗｅｌｌ）に２０Ｖ程度を供
給して、メモリセルのフローティングゲートからウェル
（ｗｅｌｌ）に電子を引き抜くことにより行う。
いと判断した場合には、上述したようにして当該消去ベ
リファイ動作を終了した後、再び消去動作、消去ベリフ
ァイ動作を行う。なお、消去動作は、選択したブロック
の全てのワード線ＷＬｎを０Ｖにするとともに、メモリ
セルが形成されるウェル（ｗｅｌｌ）に２０Ｖ程度を供
給して、メモリセルのフローティングゲートからウェル
（ｗｅｌｌ）に電子を引き抜くことにより行う。
【００８０】以上説明したリード動作、プログラム動
作、プログラムベリファイ動作および消去ベリファイ動
作における制御信号線ＳＧ１、ＳＧ２、ワード線ＷＬ
（選択ワード線および非選択ワード線）、メモリセル用
ソース線ＡＲＶＳＳを介してそれぞれ供給する電圧およ
びそのときのビット線ＢＬの電圧の一例を、図１１に示
す。
作、プログラムベリファイ動作および消去ベリファイ動
作における制御信号線ＳＧ１、ＳＧ２、ワード線ＷＬ
（選択ワード線および非選択ワード線）、メモリセル用
ソース線ＡＲＶＳＳを介してそれぞれ供給する電圧およ
びそのときのビット線ＢＬの電圧の一例を、図１１に示
す。
【００８１】以上、詳しく説明したように本実施形態に
よれば、メモリセルに対してデータの書き込み動作を行
うプログラム動作において、少なくともラッチバッファ
部４１１内のノードＮＡとビット線ＢＬとを電気的に接
続するために信号ＰＧＭＯＮを“Ｈ”にする期間は、メ
モリセル用ソース線ＡＲＶＳＳに正の電圧（電源電圧Ｖ
ｃｃの略１／２以上かつ電源電圧Ｖｃｃ以下の電圧）を
供給する。
よれば、メモリセルに対してデータの書き込み動作を行
うプログラム動作において、少なくともラッチバッファ
部４１１内のノードＮＡとビット線ＢＬとを電気的に接
続するために信号ＰＧＭＯＮを“Ｈ”にする期間は、メ
モリセル用ソース線ＡＲＶＳＳに正の電圧（電源電圧Ｖ
ｃｃの略１／２以上かつ電源電圧Ｖｃｃ以下の電圧）を
供給する。
【００８２】これにより、ビット線ＢＬとメモリセル用
ソース線ＡＲＶＳＳとが短絡していたとしても、少なく
とも信号ＰＧＭＯＮが“Ｈ”の期間は、ビット線ＢＬお
よびそれに接続されたノードＮＡの電位を所定の電位
（電源電圧Ｖｃｃの略１／２以上かつ電源電圧Ｖｃｃ以
下の電位）にして、ノードＮＡを“Ｈ”に維持すること
ができる。したがって、プログラム動作後に行われるプ
ログラムベリファイ動作において、プログラム動作が正
常に行われたと判断してプログラムベリファイ動作を完
了することができ、ビット線とメモリセル用ソース線と
の短絡により発生した不良を冗長回路を用いて救済する
ことができる。
ソース線ＡＲＶＳＳとが短絡していたとしても、少なく
とも信号ＰＧＭＯＮが“Ｈ”の期間は、ビット線ＢＬお
よびそれに接続されたノードＮＡの電位を所定の電位
（電源電圧Ｖｃｃの略１／２以上かつ電源電圧Ｖｃｃ以
下の電位）にして、ノードＮＡを“Ｈ”に維持すること
ができる。したがって、プログラム動作後に行われるプ
ログラムベリファイ動作において、プログラム動作が正
常に行われたと判断してプログラムベリファイ動作を完
了することができ、ビット線とメモリセル用ソース線と
の短絡により発生した不良を冗長回路を用いて救済する
ことができる。
【００８３】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。本発明の諸態
様を付記として以下に示す。
施するにあたっての具体化のほんの一例を示したものに
過ぎず、これらによって本発明の技術的範囲が限定的に
解釈されてはならないものである。すなわち、本発明は
その技術思想、またはその主要な特徴から逸脱すること
なく、様々な形で実施することができる。本発明の諸態
様を付記として以下に示す。
【００８４】（付記１）コントロールゲートおよびフロ
ーティングゲートを有するトランジスタにより構成さ
れ、データを記憶するメモリセルと、上記メモリセルに
基準電位を供給する配線とを備え、上記メモリセルに対
してデータの書き込み動作を行う期間は、上記メモリセ
ルに基準電位を供給する配線の電位を正電位にすること
を特徴とする半導体記憶装置。
ーティングゲートを有するトランジスタにより構成さ
れ、データを記憶するメモリセルと、上記メモリセルに
基準電位を供給する配線とを備え、上記メモリセルに対
してデータの書き込み動作を行う期間は、上記メモリセ
ルに基準電位を供給する配線の電位を正電位にすること
を特徴とする半導体記憶装置。
【００８５】（付記２）上記正電位は、当該半導体記憶
装置の電源電圧値以下かつ上記電源電圧値の１／２以上
の電位であることを特徴とする付記１に記載の半導体記
憶装置。 （付記３）上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
０Ｖにすることを特徴とする付記２に記載の半導体記憶
装置。
装置の電源電圧値以下かつ上記電源電圧値の１／２以上
の電位であることを特徴とする付記１に記載の半導体記
憶装置。 （付記３）上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
０Ｖにすることを特徴とする付記２に記載の半導体記憶
装置。
【００８６】（付記４）上記正電位は、当該半導体記憶
装置の電源電圧値であることを特徴とする付記３に記載
の半導体記憶装置。 （付記５）上記正電位は、当該半導体記憶装置の電源電
圧値の略１／２であることを特徴とする付記３に記載の
半導体記憶装置。
装置の電源電圧値であることを特徴とする付記３に記載
の半導体記憶装置。 （付記５）上記正電位は、当該半導体記憶装置の電源電
圧値の略１／２であることを特徴とする付記３に記載の
半導体記憶装置。
【００８７】（付記６）複数の上記メモリセルが直列に
接続され、上記直列に接続されたメモリセルの一端が上
記メモリセルに対してデータを入出力するためのビット
線に接続されるとともに、上記直列に接続されたメモリ
セルの他端が上記メモリセルに基準電位を供給する配線
に接続されることを特徴とする付記１に記載の半導体記
憶装置。 （付記７）上記ビット線の電位を上記メモリセルに対し
て書き込むデータに応じた電位にする期間は、上記メモ
リセルに基準電位を供給する配線の電位を正電位にする
ことを特徴とする付記６に記載の半導体記憶装置。
接続され、上記直列に接続されたメモリセルの一端が上
記メモリセルに対してデータを入出力するためのビット
線に接続されるとともに、上記直列に接続されたメモリ
セルの他端が上記メモリセルに基準電位を供給する配線
に接続されることを特徴とする付記１に記載の半導体記
憶装置。 （付記７）上記ビット線の電位を上記メモリセルに対し
て書き込むデータに応じた電位にする期間は、上記メモ
リセルに基準電位を供給する配線の電位を正電位にする
ことを特徴とする付記６に記載の半導体記憶装置。
【００８８】（付記８）上記正電位は、当該半導体記憶
装置の電源電圧値以下かつ上記電源電圧値の１／２以上
の電位であることを特徴とする付記７に記載の半導体記
憶装置。 （付記９）上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
０Ｖにすることを特徴とする付記８に記載の半導体記憶
装置。
装置の電源電圧値以下かつ上記電源電圧値の１／２以上
の電位であることを特徴とする付記７に記載の半導体記
憶装置。 （付記９）上記データの書き込み動作にて書き込んだデ
ータを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線の電位を
０Ｖにすることを特徴とする付記８に記載の半導体記憶
装置。
【００８９】（付記１０）コントロールゲートおよびフ
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶する半導体記憶装置の駆
動方法であって、上記メモリセルに対してデータの書き
込み動作を行う期間は、上記メモリセルに基準電位を供
給する配線に正電位を供給することを特徴とする半導体
記憶装置の駆動方法。 （付記１１）上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の１／２以上の電位であ
ることを特徴とする付記１０に記載の半導体記憶装置の
駆動方法。 （付記１２）上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に０Ｖを
供給することを特徴とする付記１１に記載の半導体記憶
装置の駆動方法。
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶する半導体記憶装置の駆
動方法であって、上記メモリセルに対してデータの書き
込み動作を行う期間は、上記メモリセルに基準電位を供
給する配線に正電位を供給することを特徴とする半導体
記憶装置の駆動方法。 （付記１１）上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の１／２以上の電位であ
ることを特徴とする付記１０に記載の半導体記憶装置の
駆動方法。 （付記１２）上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に０Ｖを
供給することを特徴とする付記１１に記載の半導体記憶
装置の駆動方法。
【００９０】（付記１３）コントロールゲートおよびフ
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶するとともに、複数の上
記メモリセルが直列に接続され、上記直列に接続された
メモリセルの一端が上記メモリセルに対してデータを入
出力するためのビット線に接続されるとともに、上記直
列に接続されたメモリセルの他端が上記メモリセルに基
準電位を供給する配線に接続される半導体記憶装置の駆
動方法であって、上記ビット線の電位を上記メモリセル
に対して書き込むデータに応じた電位にする期間は、上
記メモリセルに基準電位を供給する配線に正電位を供給
することを特徴とする半導体記憶装置の駆動方法。 （付記１４）上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の１／２以上の電位であ
ることを特徴とする付記１３に記載の半導体記憶装置の
駆動方法。 （付記１５）上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に０Ｖを
供給することを特徴とする付記１４に記載の半導体記憶
装置の駆動方法。
ローティングゲートを有するトランジスタにより構成さ
れたメモリセルにデータを記憶するとともに、複数の上
記メモリセルが直列に接続され、上記直列に接続された
メモリセルの一端が上記メモリセルに対してデータを入
出力するためのビット線に接続されるとともに、上記直
列に接続されたメモリセルの他端が上記メモリセルに基
準電位を供給する配線に接続される半導体記憶装置の駆
動方法であって、上記ビット線の電位を上記メモリセル
に対して書き込むデータに応じた電位にする期間は、上
記メモリセルに基準電位を供給する配線に正電位を供給
することを特徴とする半導体記憶装置の駆動方法。 （付記１４）上記正電位は、当該半導体記憶装置の電源
電圧値以下かつ上記電源電圧値の１／２以上の電位であ
ることを特徴とする付記１３に記載の半導体記憶装置の
駆動方法。 （付記１５）上記データの書き込み動作にて書き込んだ
データを確認するプログラムベリファイ動作を行う期間
は、上記メモリセルに基準電位を供給する配線に０Ｖを
供給することを特徴とする付記１４に記載の半導体記憶
装置の駆動方法。
【００９１】
【発明の効果】以上説明したように、本発明によれば、
データを記憶するメモリセルに基準電位を供給する配線
の電位を、上記メモリセルに対してデータの書き込み動
作を行う期間は正電位にする。これにより、メモリセル
にデータを入出力するためのビット線とメモリセルに基
準電位を供給する配線とが短絡していたとしても、上記
データの書き込み動作における上記ビット線の電位の変
動を抑制し、データの書き込み後に行うベリファイ動作
を完了することができ、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができる。したがって、半導体記憶装置の
製造工程における歩留まり（全製造個数に対する出荷可
能な個数）を向上させることができる。
データを記憶するメモリセルに基準電位を供給する配線
の電位を、上記メモリセルに対してデータの書き込み動
作を行う期間は正電位にする。これにより、メモリセル
にデータを入出力するためのビット線とメモリセルに基
準電位を供給する配線とが短絡していたとしても、上記
データの書き込み動作における上記ビット線の電位の変
動を抑制し、データの書き込み後に行うベリファイ動作
を完了することができ、ビット線とメモリセルに対して
基準電位を供給する配線との短絡により発生した不良を
救済することができる。したがって、半導体記憶装置の
製造工程における歩留まり（全製造個数に対する出荷可
能な個数）を向上させることができる。
【図１】本実施形態におけるＮＡＮＤ型フラッシュメモ
リのメモリ部分の構成例を示す図である。
リのメモリ部分の構成例を示す図である。
【図２】ＮＡＮＤ型フラッシュメモリのメモリ部分の等
価回路を示す図である。
価回路を示す図である。
【図３】ＮＡＮＤ型フラッシュメモリのメモリセルアレ
イの構成例を示す図である。
イの構成例を示す図である。
【図４】ページバッファの構成例を示すブロック図であ
る。
る。
【図５】メモリセルトランジスタの断面およびデータ格
納時の状態を示す模式図である。
納時の状態を示す模式図である。
【図６】ＮＡＮＤ型フラッシュメモリのリード動作のタ
イミングチャートである。
イミングチャートである。
【図７】ＮＡＮＤ型フラッシュメモリのプログラム動作
のタイミングチャートである。
のタイミングチャートである。
【図８】ＮＡＮＤ型フラッシュメモリのプログラムベリ
ファイ動作のタイミングチャートである。
ファイ動作のタイミングチャートである。
【図９】ＮＡＮＤ型フラッシュメモリの従来のプログラ
ム動作および従来のプログラムベリファイ動作のタイミ
ングチャートである。
ム動作および従来のプログラムベリファイ動作のタイミ
ングチャートである。
【図１０】ＮＡＮＤ型フラッシュメモリの消去ベリファ
イ動作のタイミングチャートである。
イ動作のタイミングチャートである。
【図１１】ＮＡＮＤ型フラッシュメモリの各動作におけ
る印加電圧の一例を示す図である。
る印加電圧の一例を示す図である。
１０１ ビット線
１０２ コンタクト
１０３、１０５、１０７、１０９、１１１ 拡散層
１０６、１０８、１１０、１１２ 酸化膜
ＣＧ１、ＣＧ２ コントロールゲート
ＦＧ１、ＦＧ２ フローティングゲート
ＳＧ１、ＳＧ２ 制御信号線
ＷＬ０〜ＷＬ１５ ワード線
ＡＲＶＳＳ メモリセル用ソース線
Claims (10)
- 【請求項１】 コントロールゲートおよびフローティン
グゲートを有するトランジスタにより構成され、データ
を記憶するメモリセルと、 上記メモリセルに基準電位を供給する配線とを備え、 上記メモリセルに対してデータの書き込み動作を行う期
間は、上記メモリセルに基準電位を供給する配線の電位
を正電位にすることを特徴とする半導体記憶装置。 - 【請求項２】 上記正電位は、当該半導体記憶装置の電
源電圧値以下かつ上記電源電圧値の１／２以上の電位で
あることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 上記データの書き込み動作にて書き込ん
だデータを確認するプログラムベリファイ動作を行う期
間は、上記メモリセルに基準電位を供給する配線の電位
を０Ｖにすることを特徴とする請求項２に記載の半導体
記憶装置。 - 【請求項４】 複数の上記メモリセルが直列に接続さ
れ、上記直列に接続されたメモリセルの一端が上記メモ
リセルに対してデータを入出力するためのビット線に接
続されるとともに、上記直列に接続されたメモリセルの
他端が上記メモリセルに基準電位を供給する配線に接続
されることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項５】 上記ビット線の電位を上記メモリセルに
対して書き込むデータに応じた電位にする期間は、上記
メモリセルに基準電位を供給する配線の電位を正電位に
することを特徴とする請求項４に記載の半導体記憶装
置。 - 【請求項６】 上記正電位は、当該半導体記憶装置の電
源電圧値以下かつ上記電源電圧値の１／２以上の電位で
あることを特徴とする請求項５に記載の半導体記憶装
置。 - 【請求項７】 上記データの書き込み動作にて書き込ん
だデータを確認するプログラムベリファイ動作を行う期
間は、上記メモリセルに基準電位を供給する配線の電位
を０Ｖにすることを特徴とする請求項６に記載の半導体
記憶装置。 - 【請求項８】 コントロールゲートおよびフローティン
グゲートを有するトランジスタにより構成されたメモリ
セルにデータを記憶する半導体記憶装置の駆動方法であ
って、 上記メモリセルに対してデータの書き込み動作を行う期
間は、上記メモリセルに基準電位を供給する配線に正電
位を供給することを特徴とする半導体記憶装置の駆動方
法。 - 【請求項９】 上記正電位は、当該半導体記憶装置の電
源電圧値以下かつ上記電源電圧値の１／２以上の電位で
あることを特徴とする請求項８に記載の半導体記憶装置
の駆動方法。 - 【請求項１０】 上記データの書き込み動作にて書き込
んだデータを確認するプログラムベリファイ動作を行う
期間は、上記メモリセルに基準電位を供給する配線に０
Ｖを供給することを特徴とする請求項９に記載の半導体
記憶装置の駆動方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217660A JP2003030994A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置および半導体記憶装置の駆動方法 |
| TW091101593A TW546653B (en) | 2001-07-18 | 2002-01-30 | Semiconductor memory and method of driving semiconductor memory |
| US10/059,354 US20030016560A1 (en) | 2001-07-18 | 2002-01-31 | Semiconductor memory and method of driving semiconductor memory |
| EP02250788A EP1278200A3 (en) | 2001-07-18 | 2002-02-06 | Semiconductor memory and method of driving semiconductor memory |
| KR1020020008904A KR20030010474A (ko) | 2001-07-18 | 2002-02-20 | 반도체 기억 장치 및 반도체 기억 장치의 구동 방법 |
| CN02107312A CN1397951A (zh) | 2001-07-18 | 2002-03-14 | 半导体存储器以及驱动半导体存储器的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217660A JP2003030994A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置および半導体記憶装置の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003030994A true JP2003030994A (ja) | 2003-01-31 |
Family
ID=19051942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001217660A Withdrawn JP2003030994A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置および半導体記憶装置の駆動方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20030016560A1 (ja) |
| EP (1) | EP1278200A3 (ja) |
| JP (1) | JP2003030994A (ja) |
| KR (1) | KR20030010474A (ja) |
| CN (1) | CN1397951A (ja) |
| TW (1) | TW546653B (ja) |
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|---|---|---|---|---|
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| JP5050364B2 (ja) * | 2006-02-13 | 2012-10-17 | サンケン電気株式会社 | 電界効果半導体装置及びその製造方法 |
| US7701770B2 (en) * | 2006-09-29 | 2010-04-20 | Hynix Semiconductor Inc. | Flash memory device and program method thereof |
| KR100851856B1 (ko) * | 2006-12-11 | 2008-08-13 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 리페어 방법 |
| US9486109B2 (en) | 2011-07-14 | 2016-11-08 | Tsi Technologies Llc | Induction heating system employing induction-heated switched-circuit vessels |
| CN104979009B (zh) * | 2014-04-02 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 存储器及其读取电路 |
| KR102124209B1 (ko) * | 2014-04-14 | 2020-06-18 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US9830219B2 (en) * | 2014-09-15 | 2017-11-28 | Western Digital Technologies, Inc. | Encoding scheme for 3D vertical flash memory |
| KR102620813B1 (ko) * | 2017-01-03 | 2024-01-04 | 에스케이하이닉스 주식회사 | 반도체 장치, 그 동작 방법 및 메모리 시스템 |
| KR20200046820A (ko) * | 2018-10-25 | 2020-05-07 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
| US10942799B1 (en) | 2019-09-06 | 2021-03-09 | Intel Corporation | Defective bit line management in connection with a memory access |
| CN110853694B (zh) * | 2019-10-31 | 2022-02-11 | 西安紫光国芯半导体有限公司 | 一种nand闪存缺陷的修复方法 |
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|---|---|---|---|---|
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| JPH11186419A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5978266A (en) * | 1998-02-17 | 1999-11-02 | Advanced Micro Devices, Inc. | Array VSS biasing for NAND array programming reliability |
| JP3866460B2 (ja) * | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3540640B2 (ja) * | 1998-12-22 | 2004-07-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3888808B2 (ja) * | 1999-08-16 | 2007-03-07 | 富士通株式会社 | Ｎａｎｄ型不揮発性メモリ |
-
2001
- 2001-07-18 JP JP2001217660A patent/JP2003030994A/ja not_active Withdrawn
-
2002
- 2002-01-30 TW TW091101593A patent/TW546653B/zh active
- 2002-01-31 US US10/059,354 patent/US20030016560A1/en not_active Abandoned
- 2002-02-06 EP EP02250788A patent/EP1278200A3/en not_active Withdrawn
- 2002-02-20 KR KR1020020008904A patent/KR20030010474A/ko not_active Application Discontinuation
- 2002-03-14 CN CN02107312A patent/CN1397951A/zh active Pending
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|---|---|---|---|---|
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|---|---|
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