CN1848297A - 防止热电子程序扰动现象的非易失性存储器装置及方法 - Google Patents

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Abstract

本发明提供一种在NAND闪存装置中防止产生热电子所致的程序扰动的方法。一低于一施加至其它字线的程序抑制电压的信道升压防扰电压被施加至耦接至离选择晶体管最近的存储器单元的边缘字线。结果，一介于耦接至所述边缘字线的所述存储器单元与所述选择晶体管之间的电场减弱，且热电子的能量减小。

Description

防止热电子程序扰动现象的非易失 性存储器装置及方法
技术领域
本发明涉及非易失性存储器装置及防止热电子程序扰动现象的方法，特别是涉及一种防止产生由NAND闪存装置中的热电子所致的程序扰动的方法。
背景技术
对于在一预定周期处可在无需重写数据的刷新功能的情况下经电子编程及擦除的半导体存储器装置存在不断增加的需求。术语″程序″是指将数据写入存储器单元的操作。
为提高存储器装置的整合水平，已开发一种NAND闪存装置，其中多个存储器单元串联(意即，其中相邻单元共享漏极或源极的结构)以形成一串。NAND闪存装置是一顺序读取信息的存储器装置，其与NOR闪存装置不同。
图1是一现有的NAND闪存装置的电路图。图2示出了图1所示的NAND闪存装置的程序电压条件的表格。
参照图1及图2，经选择的位线BLo被施加接地电压(0V)，未被选择的位线BLe被施加电源电压(VCC)，一漏极选择线DSL被施加电源电压(VCC)，一源极选择线SSL被施加接地电压(0V)，一字线WL2被施加约16至19V的程序电压(Vpgm)，且其余字线WL0、WL1、WL3至WL31被施加一通过电压(pass voltage)，意即，一8V至10V的程序抑制电压(Vpass)。若前述程序电压条件实现，则数据被编程到存储器单元MC2′。
图1所示的NAND闪存装置在一程序运作中具有两种扰动模式。一模式是Vpass扰动模式且另一模式是Vpgm扰动模式。
在Vpass扰动模式中，存储器单元MC0′、MC1′、MC3′至MC31′被扰动。这些存储器单元与待编程的存储器单元MC2′存在于相同串12中。术语″Vpass扰动″是指一现象，其中存储器单元MC0′、MC1′、MC3′至MC31′在每一字线WL0至WL1及WL3至WL31的电压为10V且每一存储器单元MC0′、MC1′、MC3′至MC31′的信道电压为0V的条件下被编程。
在Vpgm扰动模式中，存储器单元MC2被扰动。此存储器单元与待编程的单元MC2′存在于相同字线WL2中。术语″Vpgm扰动″是指一现象，其中存储器单元MC2在字线WL2的电压为18V且存储器单元MC2的信道电压为8V的条件下被编程。
连接至施加有电源电压(VCC)的未被选择位线BLe的存储器单元MC0至MC31的信道电压皆被升压至8V。这是因为未被选择的位线BLe被施加电源电压(VCC)，其与经选择的位线BLo不同。
通道升压至8V的一个原因将在下文参照图3描述。
若未被选择的位线BLe被施加电源电压(VCC)且导通漏极选择晶体管DST，则向存储器单元MC0至MC31转移一为(Vcc-Vt)的电压(其中，Vt为DST的阈值电压)，以使得存储器单元MC0至MC31的通道以(Vcc-Vt)初始充电。接着，在不形成通道的情况下截止漏极选择晶体管DST。
在存储器单元MC0至MC31的通道与控制栅极CG之间存在隧道氧化膜电容(Cox)及二氧化氮(ONO)电容(Cono)。在通道与一块体(一衬底Si-Sub)之间存在耗尽型电容(Cch)。因此，通道Vch0至Vch31经升压以匹配等于约8V的三种电容(Cono、Cox及Cch)的耦合。
连接至施加有电源电压(Vcc)的未被选择位线BLe的程序抑制单元MC0至MC31未被编程。
Vpass扰动及Vpgm扰动是显著影响NAND闪存产品合格率的因素。
然而，额外扰动现象，如通道升压扰动及热电子程序扰动，随着存储器单元的尺寸减至100nm或低于100nm而发生。术语″通道升压扰动″是指一现象，其中数据藉由随着存储器单元MC0至MC31的通道Vch0至Vch31被升压而产生的热电子来编程到并不希望的存储器单元MC0及MC31内。
藉由这些热电子的信道升压扰动现象通常仅产生于连接至图3所示的未被选择串11内的边缘字线WL0、WL31的存储器单元MC0、MC31中。其中，通道升压扰动现象产生于连接至字线WL0的大部分的存储器单元MC0中。
藉由热电子的信道升压扰动现象将参照图3在下文更详细地描述。
源极选择晶体管SST的通道Vchs藉由其栅极电压(0V)而固定至一约0V的电压。漏极选择晶体管DST的通道Vchd藉由其栅极电压(VCC)而固定至约1V的电压。然而，如上所述，存储器单元MC0、MC31的通道Vch0、Vch31被升压至约8V。
在源极选择晶体管SST与存储器单元MC0之间存在一强横向电场(归因于SST的0V信道电压与MC0的8V信道电压之间的电压差的电场)。在漏极选择晶体管DST与存储器单元MC31之间亦存在一强横向电场(归因于DST的1V信道电压与MC31的8V信道电压之间的电压差的电场)。
藉由热电子的信道升压扰动现象通常产生于连接至字线WL0的存储器单元MC0中的一个原因为源极选择晶体管SST的信道电压(Vchs)0V与存储器单元MC0的信道电压(Vch0)8V之间的电压差大于漏极选择晶体管DST的信道电压(Vchd)1V与存储器单元MC31的信道电压(Vch31)8V之间的电压差。
另外，电子及空穴(e-h对)的电流产生于源极选择晶体管SST的栅极氧化膜与硅衬底Si-Sub之间的接口处。空穴朝向硅衬底Si-Sub脱离且电子沿硅衬底Si-Sub的表面而向存储器单元MC0移动。如上文所述的相同现象亦产生于源极选择晶体管SST的栅极氧化膜与硅衬底Si-Sub之间的接口处。
若电子穿过如上文所述的横向强电场，则电子变成热电子。若这些热电子散布在存储器单元MC0、MC31周围，则热电子将被引入存储器单元MC0、MC31的浮动栅极FG，使得数据被编程到程序抑制单元MC0、MC31。
存储器单元的尺寸愈小，横向电场愈强(由于MC0与SST或MC31与DST之间的距离变窄)。因此，存储器单元的尺寸愈小，藉由热电子的信道升压扰动现象愈严重。
此外，多层单元(MLC)闪存装置使用一高程序电压(Vpgm)及一高程序抑制电压(Vpass)。因此，为保持MLC的阈值电压分布非常窄，MLC具有程序脉冲，所述程序脉冲比单层单元(SLC)的程序脉冲大6倍。此使得MLC具有更严重的藉由前述热电子的信道升压扰动。
图4示出了藉由热电子的信道升压扰动在连接至边缘字线WL0、WL31的存储器单元MC0、MC31中发生的视图。
在图4中，由黑线标出的部分指示不合格位。
图5示出了单元MC0、MC31(其中产生藉由热电子的信道升压扰动的单元)的阈值电压(Vt)与程序抑制电压(Vpass)之间的关系的图表。
自图4及图5可看出，连接至边缘字线WL0、WL31的存储器单元MC0、M31具有一非常不同于连接至其它字线WL1至WL30的存储器单元MC1至MC30的特性。
发明内容
本发明的实施例防止藉由热电子的程序扰动产生一在连接至边缘字线的存储器单元与选择晶体管之间的较弱的电场。
根据本发明的一实施例，一种防止非易失性存储器装置的热电子程序扰动的方法包括将第一组存储器单元的信道升压至一第一电压。此第一组存储器单元连接至在一耦接至位线的第一选择晶体管与第二选择晶体管之间串连的存储器单元的N个(其中N为正整数)字线的第一及第N字线。第二选择晶体管耦接至一共享源极线及一位线。该方法进一步包括将第二组存储器单元的信道升压至一第二电压，第二组存储器单元连接至除第一及第N字线以外的其余字线。第二组存储器单元亦耦接至一程序字线及未被选择位线。在此实施例中，第一电压低于第二电压。
根据本发明的另一实施例，一种防止非易失性存储器装置的热电子程序扰动的方法包括将第一组存储器单元的信道升压至一第一电压。此组存储器单元连接至在一耦接至位线的第一选择晶体管与一第二选择晶体管之间串连的存储器单元的N个(其中N为正整数)字线的第一及第N字线。第二选择晶体管耦接至一共享源极线及一位线。该方法进一步包括将第二组存储器单元的信道升压至一第二电压，第二组存储器单元连接至离第一及第N字线最近的第二及第(N-1)字线及未被选择位线。该方法进一步包括将第三组存储器单元的信道升压至一第三电压，第三组存储器单元连接至除第一及第N边缘字线、第二及第(N-1)字线以外的其余字线。第三组存储器单元亦耦接至一程序字线及未被选择位线。在此实施例中，第一电压低于第二电压且第二电压低于第三电压。
根据本发明的又一实施例，一种防止非易失性存储器装置的热电子程序扰动的方法包括将一程序电压施加至存储器单元的N个字线中的一者。这些存储器单元在第一选择晶体管与第二选择晶体管之间串连，第二选择晶体管耦接至一共享源极线。该方法进一步包括：将一信道升压防扰电压施加至第一及第N边缘字线；及将一程序抑制电压施加至其余字线。在此实施例中，信道升压防扰电压低于程序抑制电压。
根据本发明的另一实施例，一种防止非易失性存储器装置的热电子程序扰动的方法包括将一程序电压施加至存储器单元的N个(其中N为正整数)字线中的一个，所述存储器单元在一第一选择晶体管与一第二选择晶体管之间串连，第二选择晶体管耦接至一共享源极线。该方法进一步包括：将一第一信道升压防扰电压施加至第一及第N边缘字线；将一第二信道升压防扰电压施加至第二及第(N-1)字线；及将一程序抑制电压施加至其余字线。在此实施例中，第一信道升压防扰电压低于第二信道升压防扰电压且第二信道升压防扰电压低于程序抑制电压。
根据本发明的又一实施例，一非易失性存储器装置包括：一存储器单元阵列，其包括在字线与位线彼此交叉的一区域中的存储器单元，其中存储器单元阵列在一其中存储器单元分别耦接至位线的第一选择晶体管与一耦接至一共享源极线的第二选择晶体管之间串联；一泵电路，其产生一程序电压及一程序抑制电压；及一分压单元，其分配自泵电路输出的程序抑制电压从而产生一低于该程序抑制电压的信道升压防扰电压。分压单元亦将产生的信道升压防扰电压施加至第一及第N字线。
附图说明
图1示出了一常规的NAND闪存装置的电路图；
图2示出了图1所示的NAND闪存装置的程序电压条件的表格；
图3示出了图1所示的NAND闪存装置的剖视图；
图4示出了图1的热电子所致的信道升压扰动而产生不合格位的视图；
图5示出了程序抑制电压(Vpass)与藉由热电子的程序扰动中的单元的阈值电压(Vt)之间的关系的图表；
图6示出了根据本发明的一实施例的NAND闪存装置的电路图；
图7示出了图6所示的NAND闪存装置的程序电压条件的表格；
图8示出了图6所示的未被选择串的剖视图；
图9示出了图8所示的连接至选择晶体管及边缘字线的存储器单元的详细剖视图；
图10示出了根据本发明的另一实施例的NAND闪存装置的电路图；
图11示出了图10所示的NAND闪存装置的程序电压条件的表格；
图12示出了图10所示的未被选择串的剖视图；
图13示出了根据本发明的又一实施例的NAND闪存装置的电路图；
图14示出了图13所示的NAND闪存装置的程序电压条件的表格；
图15示出了图13所示的未被选择串的剖视图；及
图16示出了信道升压防扰电压(Vcbd)与一其中藉由热电子的程序扰动经防止的单元的阈值电压(Vt)之间的关系的图表。
附图符号说明
11      未被选择串
12      串
110     Vpgm泵
120     Vpass泵
130     开关单元
140     开关单元
150     分压器
160     存储器单元阵列
161     单元串
162     串
Ble     位线
Blo     位线
Cch     耗尽型电容
CG      控制栅极
Cox     氧化膜电容
Cono    二用源极线
DSL     漏氧化氮电容
CSL     共极选择线
DST     漏极选择晶体管
FG      浮动栅极
MC      存储器单元
Si-Sub 硅衬底
SSL     源极选择线
SST     源极选择晶体管
SW      开关组件
Vcbd    信道升压防扰电压
Vch     通道
VCC    电源电压
VD     分压器
Vpass  程序抑制电压
Vpgm   程序电压
WL     字线
具体实施方式
本发明的实施例将参照附图描述。提供这些实施例以使本利用的技术人员可了解本发明。应了解，本发明的实施例可以各种方式修正而不脱离本发明的范畴。
图6示出了根据本发明的一实施例的NAND闪存装置的电路图。图7示出了图6中所示的NAND闪存装置的程序电压条件的表格。
参照图6，NAND闪存装置包括一Vpgm泵110，一Vpass泵120，开关单元130、140，分压器150及存储器单元阵列160。
存储器单元阵列160包括存储器单元MC、一源极选择晶体管SST，及一漏极选择晶体管DST。位线BLe、BLo各充当至存储器单元阵列160的漏极，其耦接至漏极选择晶体管DST以用于选择一漏极选择线DSL。一共享源极线CSL充当至存储器单元阵列160的源极，其被耦接至源极选择晶体管SST以用于选择一源极选择线SSL。在本发明的一实施例中，串接于漏极选择晶体管DST与源极选择晶体管SST之间的存储器单元MC的数目可为16、32或64，其视装置及密度而定。尽管图6示出了显示每一串为32个存储器单元的两个串161、162，串的数目可发生变化。每一存储器单元(例如，MC1)受一字线(例如，WL1)控制且形成一页。在图6中，示出了32页。
Vpgm泵110产生一程序电压(Vpgm)且Vpass泵120产生一程序抑制电压(Vpass)。
Vpass开关单元130包括与字线数目相同的开关组件SW0至SW31且将程序抑制电压(Vpass)施加至未编程字线。Vpgm开关单元140亦包括与字线数目相同的开关组件SW0至SW31且将程序电压(Vpgm)施加至待编程的字线。
此外，为在程序运作中将程序电压(Vpgm)施加至一经选择字线，Vpgm开关单元140的开关组件SW0至SW31接通且Vpass开关单元130的开关组件SW0至SW31断开。为将程序抑制电压(Vpass)施加至未被选择字线，Vpgm开关单元140的开关组件SW0至SW31断开且Vpass开关单元130的开关组件SW0至SW31接通。
分压器150包括两个分压器VD1及VD2。分压器VD1、VD2分配程序抑制电压(Vpass)，该电压经由Vpass开关组件SW0、SW31而接收，从而产生一信道升压防扰电压(Vcbd)。产生的信道升压防扰电压(Vcbd)被施加至边缘字线WL0及WL31。
根据本发明的一实施例，分压器VD1、VD2仅安装于Vpass开关组件SW0、SW31中(意即，仅在全局字线中)。在此情况下，这些分压器VD1、VD2很少影响芯片尺寸。分压器VD1、VD2可使用若干二极管或若干电阻器来形成而不实施一复杂逻辑。其详细描述将省略。
程序电压条件将在下文参照图6及7来描述。
举例而言，在数据被编程到存储器单元MC2′的情况下，奇数位线BLo被施加一接地电压(0V)，偶数位线BLe被施加一电源电压(VCC)，漏极选择线DSL被施加电源电压(VCC)，源极选择线SSL被施加接地电压(0V)，字线WL2被施加一约16至20V的程序电压(Vpgm)，边缘字线WL0、WL31被施加4至9V或4至7V的信道升压防扰电压(Vcbd)，且其余字线WL1、WL3至WL30被施加8V至10V的程序抑制电压(Vpass)，如图6及图7所示。
在另一实例中，在数据被编程到存储器单元MC0′的情况下，字线WL0被施加约16至20V的程序电压(Vpgm)，边缘字线WL31被施加4至9V或4至7V的信道升压防扰电压(Vcbd)，且其余字线WL1至WL30被施加8V至10V的程序抑制电压(Vpass)，如图7所示。在数据被编程到存储器单元MC31′的情况下，字线WL31被施加约16至20V的程序电压(Vpgm)，边缘字线WL0被施加4至9V或4至7V的信道升压防扰电压(Vcbd)，且其余字线WL1至WL30被施加8V至10V的程序抑制电压(Vpass)，如图7所示。
图8示出了图6所示的串161的剖视图。图9示出了图8的源极选择晶体管SST及存储器单元MC0的剖视图，或漏极选择晶体管DST及存储器单元MC31的详细剖视图。
下文将参照图8及9详细描述防止热电子程序扰动的方法。根据本发明的一实施例，热电子程序扰动仅在连接至未被选择的位线BLe的单元串161中产生。
参照图8，一待编程的字线(例如，WL2)被施加16V至29V的程序电压(Vpgm)，边缘字线WL0、WL31被施加4至9V(或4至7V)的信道升压防扰电压(Vcbd)，且其余字线WL1、WL3至WL30被施加8V至10V的程序抑制电压(Vpass)。
举例而言，若字线WL2待编程，则字线WL2被施加18V的程序电压(Vpgm)，其余字线WL1、WL3至WL30被施加10V的程序抑制电压(Vpass)，且边缘字线WL0、WL31被施加4至9V的信道升压防扰电压(Vcbd)。在本发明的另一实施例中，若字线WL1、WL2至WL30被施加8V的程序抑制电压(Vpass)，则边缘字线WL0、WL31被施加4至7V的信道升压防扰电压(Vcbd)。
如图8所示的电压条件导致在源极选择晶体管SST与存储器单元MC0之间的电场的减少，及在漏极选择晶体管DST与存储器单元MC31之间的电场的减少。
在图8中，源极选择晶体管SST的通道Vchs藉由其栅极电压(0V)而固定至大约接地电压(0V)。漏极选择晶体管DST的通道Vchd藉由栅极电压(VCC)而具有一约1V的电压。存储器单元MC0的信道Vch0及存储器单元MC31的信道Vch31被升压至约5至6V。先前，通道Vch0经由边缘字线WL0而被施加4至9V的电压，且存储器单元M31的信道Vch31经由边缘字线WL31而被施加4至9V的电压。另外，存储器单元MC1、MC3至MC30的通道Vch1、Vch3至Vch30被升压至约8V。这些存储器单元先前分别经由字线WL1、WL3至WL30而被施加8至10V的电压。在此实施例中，存储器单元MC0、MC31的通道Vch0、Vch31被升压至约5至6V。然而，本发明并不受此电压范围限制。在另一实施例中，存储器单元MC0、MC31的通道Vch0、Vch31可被升压至约8V或低于8V。
如图9所示，在源极选择晶体管SST与存储器单元MC0之间存在一横向电场(归因于SST的信道电压0V与MC0的信道电压5至6V之间的电压差的电场)。
如图9所示，在漏极选择晶体管DST与存储器单元MC31之间亦存在一横向电场(归因于DST的信道电压1V与MC31的信道电压5至6V之间的电压差的电场)。在此情况下，由于4至9V的电压被施加至边缘字线WL0、WL31，因此图9中的横向电场变得比横向电场更弱。
电子及空穴对(e-h对)的电流或栅极诱发漏极泄漏(GIDL)的电流在源极选择晶体管SST的栅极氧化膜与硅衬底Si-Sub之间与漏极选择晶体管DST的栅极氧化膜与硅衬底Si-Sub之间的接口处产生。产生的空穴脱离硅衬底Si-Sub且电子沿硅衬底Si-Sub的表面向存储器单元MC0或MC31移动。
若电子穿过横向电场(由于电压差减小因此电场变弱)，则电子变成带有较弱能量的热电子。尽管热电子在存储器单元MC0、MC31周围散开，但具有微弱能量的热电子并不进入存储器单元MC0、MC31的浮动栅极FG。这是因为热电子具有微弱能量且不能够以纵向移动。因此，热电子程序扰动并不产生于程序抑制单元MC0、MC31中。
图10示出了根据本发明的一实施例的用于防止热电子程序扰动的NAND闪存装置。图11示出了图10中所示的NAND闪存装置的程序电压条件。
参照图10，NAND闪存装置包括一Vpgm泵110，一Vpass泵120，开关单元130、140，一分压器150及一存储器单元阵列160。
图10所示的NAND闪存装置与图6的不同之处在于：图6的分压器150包括两个分压器，而图10的分压器150包括四个分压器VD1、VD1′、VD2及VD2′。在图10中，两分压器VD1、VD1′分配一程序抑制电压(Vpass)以产生一信道升压防扰电压(Vcbd1)。两分压器VD2、VD2′分配一程序抑制电压(Vpass)以产生一信道升压防扰电压(Vcbd2)。
图11的程序电压条件与图7的不同之处在于：电压被施加至并非待编程的字线以防止热电子程序扰动。在图7中，字线WL0、WL31被施加4至9V(或4至7V)的信道升压防扰电压(Vcbd)，而在图11中，字线WL0、WL31被施加2至8V(或2至6V)的信道升压防扰电压(Vcbd1)且字线WL1、WL30被施加4至9V(或4至7V)的信道升压防扰电压(Vcbd2)。
图12示出了图10所示的未被选择串161的剖视图。一种防止热电子程序扰动的方法将参照图12详细描述。
参照图12，字线(例如，WL2)被施加16至20V的程序电压(Vpgm)，边缘字线WL0、WL31被施加2至8V的信道升压防扰电压(Vcbd1)，字线WL1、WL30被施加4至9V的信道升压防扰电压(Vcbd2)，且其余字线WL1、WL3至WL30被施加8V至10V的程序抑制电压(Vpass)。
举例而言，若待编程的字线WL2被施加18V的程序电压(Vpgm)且其余字线WL3至WL29被施加10V的程序抑制电压(Vpass)，则边缘字线WL0、WL31被施加2至8V的信道升压防扰电压(Vcbd1)且字线WL0、WL31被施加4至9V的信道升压防扰电压(Vcbd2)。在本发明的另一实施例中，字线WL3至WL29被施加8V的程序抑制电压(Vpass)，边缘字线WL0、WL31被施加2至6V的信道升压防扰电压(Vcbd1)，且字线WL1、WL30被施加4至7V的信道升压防扰电压(Vcbd2)。
若图12中所示出的电压条件实现，则源极选择晶体管SST与存储器单元MC0、MC1之间的电场变得更弱。漏极选择晶体管DST与存储器单元MC30、MC31之间的电场亦变得更弱。
对此将更详细地描述。在图11中，源极选择晶体管SST的通道Vchs藉由其栅极电压(0V)而固定至约为接地电压(0V)。漏极选择晶体管DST的通道Vchd藉由其栅极电压(VCC)而具有一约1V的电压。存储器单元MC3至MC29的通道Vch3至Vch29被升压至约8V，且存储器单元MC1、MC30的通道Vch1、Vch30被升压至约5至6V，且存储器单元MC0、MC31的通道Vch0、Vch31被升压至一低于5至6V的电压。应了解，升压的电压并不受5至6V限制。举例而言，升压的电压亦可为约8V或低于8V。
如上文所述，通道Vch3至Vch29被升压至约8V，通道Vch1、Vch30被升压至约5至6V且通道Vch0、Vch31被升压至5至6V或低于5至6V。归因于参照图9描述的现象的热电子程序扰动未产生于程序抑制单元MC0、MC31中。
图13示出了根据本发明的另一实施例的用于防止热电子程序扰动的NAND闪存装置。图14示出了图13中所示的NAND闪存装置的程序电压条件。
参照图13，NAND闪存装置包括一Vpgm泵110、一Vpass泵120、开关单元130、140及一存储器单元阵列160。图13的NAND闪存装置与图6及图10的不同之处在于：在图6及图10中存在分压器150，而在图13中不存在分压器。
此外，图14与图7及11的不同之处在于：电压施加至未被编程的字线以防止热电子程序扰动。在图14中，为防止热电子程序扰动，除一程序字线(例如，WL2)以外的其余字线WL0、WL1、WL3至WL31被施加5至9V的程序抑制电压(Vpass)。
图15示出了图13中所示的串161的剖视图。一种防止热电子程序扰动的方法将参照图15详细描述。
参照图15，待编程的字线(例如，WL2)被施加16至20V的程序电压(Vpgm)且其余字线WL0、WL1、WL3至WL31被施加5至9V的程序抑制电压(Vpass)。若图15中所示的电压条件实现，源极选择晶体管SST与存储器单元MC0之间的电场将变得更弱。漏极选择晶体管DST与存储器单元MC31之间的电场亦将变得更弱。
在本发明的一实施例中，源极选择晶体管SST的通道Vchs藉由其栅极电压(0V)而固定至一约0V的电压。漏极选择晶体管DST的通道Vchd藉由其栅极电压(VCC)而固定至一约1V的电压。存储器单元MC0、MC1、MC3至MC31的通道Vch0、Vch1、Vch3至Vch31被升压至约5至6V。应了解，升压的电压并不受5至6V限制。举例而言，升压的电压亦可为约8V或低于8V。
在此实施例中，通道Vch0、Vch1、Vch3至Vch31被升压至约8V或低于8V。归因于参照图9描述的现象的热电子程序扰动未产生于程序抑制单元MC0、MC31中。
图16示出了存储器单元MC0、MC31的阈值电压(Vt)与信道升压防扰电压(Vcbd)之间的相依性，其中程序抑制电压(Vpass)被固定至10V且信道升压防扰电压(Vcbd)被固定至6至10V或低于6至10V。
在图16中，程序的数目(NOP)决定一页中的单元将被编程的次数的特性。图16示出了NOP为32。
如图16所示，位于字线WL1至WL30的存储器单元MC1至MC30的阈值电压(Vt)变化不大。当施加的电压自6V升高至10V时，存储器单元WL0的阈值电压(Vt)升高。然而，若施加至字线WL0、WL31的信道升压防扰电压(Vcbd)降低，则位于字线WL0、WL31中的存储器单元MC0、MC31的阈值电压变化很大。举例而言，当信道升压防扰电压(Vcbd)为6V时，意即，当信道升压防扰电压降低时，其几乎与字线WL1至WL30的存储器单元MC1至MC30的阈值电压(Vt)具有相同特性。
如上所述，若根据本发明的实施例，程序抑制电压及信道升压防扰电压被施加至除待编程的字线以外的其余字线，则可防止在程序受到抑制的存储器单元中产生热电子所致的程序扰动。
应了解，本发明的实施例可应用于MLC及SLC两者。
如上所述，根据本发明，在连接至邻近源极选择线及漏极选择线的边缘字线的存储器单元中产生的热电子程序扰动可经由一简单电路构造而防止。
此外，由于可免去用于筛检由热电子程序扰动所致的错误的晶片测试步骤，因此晶片测试时间可缩短。
此外，由于归因于热电子扰动的错误可避免，因此可改进合格率且可增加Vpass扰动与Vpgm扰动之间的范围。
尽管已参考实施例做出前文的描述，但应了解，本领域的技术人员可对本发明做出改变及修正而不脱离本发明及所附权利要求的精神及范畴。

Claims (38)

1.一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含：
将一第一组存储器单元的信道升压至一第一电压，该第一组存储器单元耦接至N个字线的第一及第N字线，其中该第一组存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间，该第一选择晶体管及该第二选择晶体管耦接至一第一位线，其中该第二选择晶体管耦接至一共享源极线；以及
将一第二组存储器单元的信道升压至一第二电压，该第二组存储器单元耦接至除该第一字线、该第N字线及一程序字线以外的多个其余字线，其中该第二组存储器单元耦接至该第一位线，
其中该第一电压低于该第二电压，
其中该N是一正整数。
2.如权利要求1的方法，其进一步包含：
将一程序抑制电压施加至该第二组存储器单元；以及
将一低于该程序抑制电压的信道升压防扰电压施加至该第一字线及该第N字线。
3.如权利要求1的方法，其中一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第一组存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第二组存储器单元的一信道电压之间的一电压差的第二电场。
4.如权利要求2的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至7V。
5.如权利要求2的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至9V。
6.如权利要求1的方法，其中所述存储器单元中的每一个是一多层单元或一单层单元。
7.一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含：
将一第一组存储器单元的信道升压至一第一电压，该第一组存储器单元耦接至N个字线的一第一字线及一第N字线，其中该第一组存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间，该第一选择晶体管及该第二选择晶体管耦接至一第一位线，其中该第二选择晶体管耦接至一共享源极线；
将一第二组存储器单元的信道升压至一第二电压，该第二组存储器单元耦接至离该第一字线及该第N字线最近的第二字线及第(N-1)字线；以及
将一第三组存储器单元的信道升压至一第三电压，该第三组存储器单元耦接至除该第一字线及该第N字线、该第二字线及该第(N-1)字线及一程序字线以外的多个其余字线，
其中该第一电压低于该第二电压，且该第二电压低于该第三电压，
其中N是一整数。
8.如权利要求7的方法，其进一步包含：
将一程序抑制电压施加至该第三组存储器单元，
将一低于该程序抑制电压的第一信道升压防扰电压施加至该第一字线及该第N字线；以及
将一低于该第一信道升压防扰电压的第二信道升压防扰电压施加至该第二字线及该第(N-1)字线。
9.如权利要求7的方法，其中一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第一组存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与该第二组存储器单元的一信道电压之间的一电压差的第二电场，以及
该第二电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的该信道电压与一第三组存储器单元的一信道电压之间的一电压差的第三电场。
10.如权利要求8的方法，其中低于该第二信道升压防扰电压的该第一信道升压防扰电压是2至8V，以及低于该程序抑制电压的该第二信道升压防扰电压是4至9V。
11.如权利要求7的方法，其中所述存储器单元中的每一个是一多层单元。
12.一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含：
将一程序电压施加至一程序字线，其中该程序字线是存储器单元的N个字线中的一条，所述存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间，该第二选择晶体管耦接至一共享源极线；
将一信道升压防扰电压施加至第一字线及第N字线；以及
将一程序抑制电压施加至除该程序字线及该第一字线与该第N字线以外的多个其余字线，
其中该信道升压防扰电压低于该程序抑制电压，
其中N是一整数。
13.如权利要求12的方法，其中该信道升压防扰电压被施加至该第一字线及该第N字线，使得低于耦接至所述其余字线的所述存储器单元的一信道电压的耦接至该第一字线及该第N字线的存储器单元的一信道电压被升压。
14.如权利要求12的方法，其中该信道升压防扰电压被施加至该第一字线及该第N字线，使得一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与连接至该第一字线及该第N字线的所述存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与连接至所述其余字线的所述存储器单元的一信道电压之间的一电压差的第二电场。
15.如权利要求12的方法，其中取代该程序抑制电压，而将该信道升压防扰电压施加至所述其余字线。
16.如权利要求12的方法，其中该程序抑制电压及该信道升压防扰电压是5至9V。
17.如权利要求12的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至9V。
18.如权利要求12的方法，其中低于该程序抑制电压的该信道升压防扰电压是4V至7V，其中所述存储器单元中的每一个是一单层单元。
19.如权利要求12的方法，其中所述存储器单元中的每一个是一多层单元。
20.一种防止一非易失性存储器装置的热电子程序扰动的方法，该方法包含：
将一程序电压施加至一程序字线，其中该程序字线是存储器单元的N个字线中的一条，所述存储器单元被串联耦接在一第一选择晶体管与一第二选择晶体管之间，其中该第二选择晶体管耦接至一共享源极线；
将一第一信道升压防扰电压施加至分别在所述字线的第一端及第二端处提供的一第一字线及一第N字线；
将一第二信道升压防扰电压施加至一第二字线及一第(N-1)字线；以及
将一程序抑制电压施加至除该程序字线、该第一字线、该第N字线、和该第二字线与该第(N-1)字线以外的多个其余字线，
其中该第一信道升压防扰电压低于该第二信道升压防扰电压，以及该第二信道升压防扰电压低于该程序抑制电压。
21.如权利要求20的方法，其中该第一信道升压防扰电压被施加至该第一字线及该第N字线，使得低于耦接至该第二字线及该第N字线的所述存储器单元的一信道电压的耦接至该第一字线及该第N字线的存储器单元的一信道电压被升压。
22.如权利要求20的方法，其中该第二信道升压防扰电压被施加至该第二字线及该第(N-1)字线，使得低于耦接至所述其余字线的存储器单元的一信道电压的耦接至该第二字线及该第(N-1)字线的存储器单元的一信道电压被升压。
23.如权利要求20的方法，其中该第一信道升压防扰电压被施加至该第一字线及该第N字线，使得一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与耦接至该第一字线及该第N字线的存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与耦接至该第二字线及该第(N-1)字线的存储器单元的一信道电压之间的一电压差的第二电场。
24.如权利要求20的方法，其中该第二信道升压防扰电压被施加至该第二字线及该第(N-1)字线，使得一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与耦接至该第二字线及该第(N-1)字线的存储器单元的一信道电压之间的一电压差的第一电场低于一相关联于介于该第一选择晶体管及该第二选择晶体管的一信道电压与耦接至所述其余字线的存储器单元的一信道电压之间的一电压差的第二电场。
25.如权利要求20的方法，其中低于该第二信道升压防扰电压的该第一信道升压防扰电压是2至8V。
26.如权利要求20的方法，其中低于该程序抑制电压的该第二信道升压防扰电压是4V至9V，其中所述存储器单元是单层单元。
27.如权利要求20的方法，其中所述存储器单元中的每一个是一多层单元。
28.一种非易失性存储器装置，其包含：
一存储器单元阵列，其包括与N个字线相关联的N个存储器单元，其中该存储器单元阵列被串联耦接在一漏极选择晶体管与一耦接至一共享源极线的源极选择晶体管之间；
一泵电路，其产生一程序电压及一程序抑制电压；以及
一分压单元，其划分自该泵电路输出的该程序抑制电压，以产生一低于该程序抑制电压的信道升压防扰电压，且将该产生的信道升压防扰电压施加至一第一字线及一第N字线，该第一字线及该第N字线分别提供于所述字线的第一端及第二端处。
29.如权利要求28的非易失性存储器装置，其中该分压单元包含：
一第一分压器，其将该信道升压防扰电压施加至该第一字线；以及
一第二分压器，其将该信道升压防扰电压施加至该第N字线。
30.如权利要求28的非易失性存储器装置，其中低于该程序抑制电压的该信道升压防扰电压是4V至9V。
31.如权利要求28的非易失性存储器装置，其中低于该程序抑制电压的该信道升压防扰电压是4V至7V。
32.如权利要求28的非易失性存储器装置，其中该分压器划分自该泵电路输出的该程序抑制电压，以产生一低于该程序抑制电压的第一信道升压防扰电压及一低于该第一信道升压防扰电压的第二信道升压防扰电压，将该产生的第一信道升压防扰电压施加至所述字线的第一字线及第N字线，且将该产生的第二信道升压防扰电压施加至离该第一字线及该第N字线最近的第二字线及第(N-1)字线。
33.如权利要求32的非易失性存储器装置，其中该分压单元包含：
一第一分压器，其将该第一信道升压防扰电压施加至该第一字线；
一第二分压器，其将该第一信道升压防扰电压施加至该第N字线；
一第三分压器，其将该第二信道升压防扰电压施加至该第二字线；及
一第四分压器，其将该第二信道升压防扰电压至施加该第(N-1)字线。
34.如权利要求32的非易失性存储器装置，其中低于该程序抑制电压的该第一信道升压防扰电压是4至9V，且低于该第一信道升压防扰电压的该第二信道升压防扰电压是2至8V。
35.如权利要求32的非易失性存储器装置，其中低于该程序抑制电压的该第一信道升压防扰电压是4至7V，且低于该第一信道升压防扰电压的该第二信道升压防扰电压是2至6V。
36.如权利要求28的非易失性存储器装置，其中该泵电路进一步包含一用于选择性地开关该程序电压的第一组开关组件，及一用于选择性地开关该程序抑制电压的第二组开关组件。
37.如权利要求36的非易失性存储器装置，其中该第一组开关组件及该第二组开关组件的数目相同于所述字线的数目，其中所述存储器单元中的每一个是一单层单元。
38.如权利要求28的非易失性存储器装置，其中所述存储器单元中的每一个是一多层单元。
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