CN1976019A - 在电极衬垫之下集成电子器件的半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其包括器件、两个金属配线层、和绝缘膜。该器件包括第一和第二电极。两个金属配线层包括最上金属配线层和次最上金属配线层。绝缘膜形成在最上金属配线层上并包括第一和第二衬垫开口。最上金属配线层具有经第一衬垫开口暴露于空气并形成第一电极衬垫的第一部分，且最上金属配线层具有经第二衬垫开口暴露于空气并形成第二电极衬垫的第二部分。第一和第二电极衬垫位于器件之上并分别电连接到第一和第二电极。次最上的金属配线层具有位于该第一电极衬垫之下并与之电连接的第一部分、及位于该第二电极衬垫之下并与之电连接的第二部分。

Description

在电极衬垫之下集成电子器件的半导体装置
技术领域
本发明涉及一种半导体装置，更具体涉及一种在电极衬垫(pad)之下具有电子器件的半导体装置。
背景技术
具有电极衬垫的现有半导体装置通常不提供直接在电极衬垫之下的器件。在该论述中，电极衬垫被定义为金属配线层(metal-wiring layer)的通过形成在提供在金属配线层上的绝缘膜中的衬垫开口而暴露于空气的区域。电极衬垫通常用于接触接合线(bonding wire)或者焊接凸块(soldered bump)以将半导体装置电连接至外部设备，或者连接至测试探针以执行半导体装置测试。
图1A和1B说明一个示范性现有技术的半导体装置。图1A是半导体装置的顶视图，图1B是沿图1A的1B-1B线取得的侧剖视图。
如图1A和1B所示，层间绝缘膜13形成在半导体衬底1上，并且金属材料的金属配线层17生成在层间绝缘膜13上。另外，层间绝缘膜13和金属配线层17的表面被最后的保护膜19覆盖。最后的保护膜19在金属配线层17中的电极衬垫23的形成区域之上提供有衬垫开口21。接合线或者焊接凸块的端头(tip)经衬垫开口21连接至电极衬垫23。
具有多于一个金属配线层的半导体装置也可设置以电极衬垫。例如，图2A-2C说明每个具有四个金属配线层结构的不同的现有技术的半导体装置的剖视图。
在图2A中，附图标记17-1，17-2，17-3，和17-4分别表示第一，第二，第三，和第四金属配线层。第四金属配线层17-4形成电极衬垫23。另外，附图标记13-1，13-2，13-3，和13-4分别表示BPSG(硼磷硅酸盐玻璃)膜、第一层间绝缘膜、第二层间绝缘膜、和第三层间绝缘膜。最后的保护膜19形成在第三层间绝缘膜13-4上。最后的保护膜19包含布置在电极衬垫23上方的衬垫开口21。层间绝缘膜13-2，13-3，和13-4分别具有通孔15-2，15-3，和15-4，以连接上下相邻的金属配线层。
由于通常使用第四金属配线层17-4，即，最上的金属配线层形成电极衬垫23，所以不具有第一、第二、和第三金属配线层17-1、17-2、和17-3的图2B的结构在操作中不会有任何问题。另外，类似地，不具有通孔15-2、15-3、和15-4的图2C的结构在操作中不会有任何问题。
现有技术的半导体装置的一个实例具有布置在电极衬垫之下的器件，例如用于保护输入信号的二极管。在该实例中，为了防止当通过接合线等接触电极衬垫时外部冲击直接传输到二极管，在对应于电极衬垫的四角的四个位置彼此离开地布置多个二极管。
图3A-3C示出晶片测试。图3A是半导体25的顶视图。图3B是侧剖视图，其中金属测试探针27靠近电极衬垫23的表面。图3C是侧剖视图，其中金属测试探针27接触电极衬垫23并向下推动电极衬垫23。此时，金属测试探针27推动电极衬垫23大约50μm至大约100μm。以有效方式，即，以极高速从一个电极衬垫到另一实施测试，因此金属测试探针27到电极衬垫23的表面的接触可能是高速冲击。这样的冲击的影响可以经该结构传输并例如会在层间绝缘膜中引起裂纹。
图4是显示金属测试探针接触电极衬垫的表面之后的状态中上述现有技术半导体装置的测定样品的横截面的显微照片。该测定样品具有四个金属配线层结构，与图2A显示的结构相似。在该显微照片中，在电极衬垫23之下的第三层间绝缘膜13-4中看到裂纹29。裂纹29由晶片测试期间金属测试探针施加的冲击产生。
一些现有技术半导体装置集成驱动晶体管，驱动晶体管定义为这样的晶体管即具有相对大的沟道宽度以便驱动跟随器件(following device)。
参照例如图5A和5B的用于便携移动电话的充电电路说明驱动晶体管的运行。充电电池31经充电开关33连接至电源35(例如，家用AC墙壁插座)。图5A显示电路在进行充电之前的状态，即，晶体管37处于关断状态。为了实施充电，需要导通晶体管37，使得经电极衬垫23连接至晶体管37的充电开关33导通。因此，电流A(见图5B)从电源35流到充电电池31，并执行对充电电池31充电。
在该电路中，晶体管37构成驱动晶体管。换句话说，晶体管37驱动跟随器件，即，充电开关33。由于充电时间随着流经晶体管37的电流A的增加而减少，因此流经晶体管37的驱动晶体管37的电流B(见图5B)也需要更大。因此，驱动晶体管需要具有相对更大宽度的沟道。
参照图6A-6C，说明驱动晶体管的示范性布局。图6A是典型驱动晶体管的顶视图。图6B是示意性的顶视图。图6C是沿图6B的6C-6C线取得的侧剖视图。
如图6C所示，在硅衬底1上形成LOCOS(硅局部氧化)氧化物膜3以限定用于在其中形成驱动晶体管的形成区域5。在硅衬底1的形成区域5中形成N型杂质扩散层的源极7s和漏极7d。并行地并以一定距离交替地布置源极7s和漏极7d。
经栅氧化膜9在硅衬底1上源极7s和漏极7d之间形成多晶硅的栅电极11。图6B和6C仅仅显示栅电极11的四条线；然而，通常形成超过几十个以上的栅电极。
尽管没有显示，但层间绝缘膜13形成在硅衬底1的包括源极7s、漏极7d、和栅电极11的形成区域的整个表面上。接触孔15s形成在提供在源极7s上的层间绝缘膜13中，接触孔15d形成在提供在漏极7d上的层间绝缘膜13中。在没有显示的区域，另一接触孔形成在提供在栅电极11上的层间绝缘膜13中。
金属配线层17s以梳形形成在层间绝缘膜13的包括提供在源极7s上的接触孔15s的形成区域5的表面上。多个源极7s经接触孔15s和金属配线层17s彼此电连接。金属配线层17s电连接到形成在接近驱动晶体管形成区域布置的层间绝缘膜13的电极衬垫形成区域上的电极衬垫23s。
类似地，金属配线层17d以梳状形成在层间绝缘膜13的包括提供在漏极7d上的接触孔15d的形成区域5的表面上。多个漏极7d经接触孔15d和金属配线层17d彼此电连接。金属配线层17d电连接到形成在接近驱动晶体管形成区域布置的层间绝缘膜13的电极衬垫形成区域上的电极衬垫23d。
在未显示区域，金属配线层形成在包括提供在栅电极11上的接触孔的形成区域的区域上。多个栅电极11经接触孔和没有显示的金属配线层彼此电连接。
最后的保护膜19形成在层间绝缘膜13上。最后的保护膜19包括分别在电极衬垫23s和电极衬垫23d上的衬垫开口21s和21d。
如图6C所示，源极7s和漏极7d的交替布置是驱动晶体管的典型特征之一。电流按照图6C所示的方向流动。也就是说，源极7s和漏极7d的每个对与其在两边相邻的栅电极11起作用。因此，这个结构有用相对小的区域允许相对大的电流流动的优点。
图7A-7C、8A、8B、及9A和9B说明具有四个金属配线层结构的另一现有技术半导体装置。图7A是现有技术半导体装置的顶视图。图7B是沿着图7A的7B-7B线取得的侧剖视图，图7C是沿着图7A的7C-7C线取得的侧剖视图。图8A是第一金属配线层的顶视图，图8B是第二金属配线层的顶视图。图9A是第三金属配线层的顶视图，图9B是第四金属配线层的顶视图。
LOCOS(硅的局部氧化)氧化物膜3形成在硅衬底1上。在硅衬底1上驱动晶体管的形成区域中以一定距离交替地布置源极7s和漏极7d。
经栅氧化物膜9在硅衬底1上源极7s和漏极7d之间形成多晶硅的栅电极11。
BPSG膜13-1形成在硅衬底1的包括源极7s、漏极7d、和栅电极11的形成区域的整个表面上。在源极7s上BPSG膜13-1中形成接触孔15s-1，在漏极7d上BPSG膜13-1中形成接触孔15d-1。另外，在未显示的区域，在栅电极11上层间绝缘膜13中形成接触孔。
第一金属配线层17s-1形成在BPSG膜13-1的包括提供在源极7s上的接触孔15s-1的形成区域的表面上。第一金属配线层17d-1形成在BPSG膜13-1的包括提供在源极7d上的接触孔15d-1的形成区域的表面上。另外，在未显示的区域，金属配线层形成在BPSG膜13-1的包括提供在栅电极11上的接触孔的形成区域的表面上。
第一层间绝缘膜13-2形成在BPSG膜13-1的包括第一和第二金属配线层17s-1和17d-1的形成区域的表面上。通孔15s-2形成在生成在第一金属配线层17s-1上的第一层间绝缘膜13-2中。通孔15d-2形成在生成在第一金属配线层17d-1上的第一层间绝缘膜13-2中。
第二金属配线层17s-2形成在第一层间绝缘膜13-2的包括提供在第一金属配线层17s-1上的通孔15s-2的形成区域的表面上。另外，第二金属配线层17d-2形成在第一层间绝缘膜13-2的包括提供在第一金属配线层17d-1上的通孔15d-2的形成区域的表面上。
第二层间绝缘膜13-3形成在第一层间绝缘膜13-2的包括第二金属配线层17s-2和17d-2的形成区域的表面上。通孔15s-3形成在提供在第二金属配线层17s-2上的第二层间绝缘膜13-3中，通孔15d-3形成在提供在第二金属配线层17d-2上的第二层间绝缘膜13-3中。
第三金属配线层17s-3形成在第二层间绝缘膜13-3的包括形成在第二金属配线层17s-2上的通孔15s-3的形成区域的表面上。第三金属配线层17d-3形成在第二层间绝缘膜13-3的包括形成在第二金属配线层17d-2上的通孔15d-3的形成区域的表面上。
第三层间绝缘膜13-4形成在第二层间绝缘膜13-3的包括第三金属配线层17s-3和17d-3的形成区域的表面上。通孔15s-4形成在提供在第三金属配线层17s-3上的第三层间绝缘膜13-4中，通孔15d-4形成在提供在第三金属配线层17d-3上的第三层间绝缘膜13-4中。
第四金属配线层17s-4形成在第三层间绝缘膜13-4的包括提供在第三金属配线层17s-3上的通孔15s-4的形成区域的表面上。第四金属配线层17s-4覆盖电极衬垫和驱动晶体管的形成区域。第四金属配线层17s-4覆盖多个第三金属配线层17s-3的形成区域，并经多个通孔15s-4电连接到多个第三金属配线层17s-3。
第四金属配线层17d-4形成在第三层间绝缘膜13-4的包括提供在第三金属配线层17d-3上的通孔15d-4的形成区域的表面上。第四金属配线层17d-4覆盖其中没有形成第四金属配线层17s-4的区域中的电极衬垫和驱动晶体管的形成区域。第四金属配线层17d-4覆盖多个第三金属配线层17d-3的形成区域，并经多个通孔15d-4电连接到多个第三金属配线层17d-3。
最后的保护膜19形成在第三层间绝缘膜13-4的包括第四金属配线层17s-4和17d-4的形成区域的表面上。在电极衬垫的形成区域中衬垫开口21s形成在提供在第四金属配线层17s-4上的最后的保护膜19中，在电极衬垫的形成区域中衬垫开口21d形成在提供在第四金属配线层17d-4上的最后的保护膜19中。在衬垫开口21s和21d的形成区域之下的第四金属配线层17s-4和17d-4分别形成电极衬垫23s和23d。
电极衬垫23s经第四金属配线层17s-4、通孔15s-4、第三金属配线层17s-3、通孔15s-3、第二金属配线层17s-2、通孔15s-2、第一金属配线层17s-1、和接触孔15s-1电连接到源极7s。
电极衬垫23d经第四金属配线层17d-4、通孔15d-4、第三金属配线17d-3、通孔15d-3、第二金属配线层17d-2、通孔15d-2、第一金属配线层17d-1、和接触孔15d-1电连接到漏极7d。
采用如上所述的方法，多个金属配线层以多层形式形成在彼此之上并具有与多个通孔和接触孔的连接。这样做的理由是如果源极7s和漏极7d的沟道处的电流路径中的电阻元件可以尽可能减小则是有利的，因为驱动晶体管旨在允许大量电流流过。
第一金属配线层17s-1和17d-1、第二金属配线层17s-2和17d-2、及第三金属配线层17s-3和17d-3形成线形图案。然而，第四金属配线层17s-4和17d-4形成大的矩形图案。这些是因为第四金属配线层需要较厚以允许大量电流流过，因为流经第一、第二、和第三金属配线层的电流一起进入第四金属配线层。
第四金属配线层17s-4和17d-4跨源极侧的金属配线层17s-1、17s-2、和17s-3和漏极侧的金属配线层17d-1、17d-2、和17d-3形成。因此，没有通孔形成在源极侧的第四金属配线层17s-4之下、漏极侧的第三金属配线层17d-3上。类似地，没有通孔形成在漏极侧的第四金属配线层17d-4之下、源极侧的第三金属配线层17s-3上。
在电极衬垫之下具有驱动晶体管的上述现有技术半导体装置可以引起如下面关于图10A-10C所述的问题。图10A是现有技术半导体装置的顶视图。图10B是沿着图10A的10B-10B线取得的侧剖视图，图7C是沿着图10A的10C-10C线取得的侧剖视图。
在该装置中，电极衬垫23s和23d形成在驱动晶体管上方。如上所述，提供在电极衬垫23s和23d之下的第三层间绝缘膜13-4由于晶片测试期间电极衬垫与金属测试探针的碰撞所引起的冲击而可能有裂缝29。裂缝29会在第四金属配线层17s-4和17d-4与第三金属配线层17s-3和17d-3之间形成电短路。
由于裂缝29，漏极侧的第四金属配线层17d-4和源极侧的第三金属配线层17s-3短路，源极侧的第四金属配线层17s-4和漏极侧的第三金属配线层17d-3短路。在这种情况下，驱动晶体管不能正确运行。
上述问题不仅在布置在电极衬垫之下的器件是驱动晶体管的情况中产生，而且也在器件具有两个电极且所述两个电极以这样的方式被拉到并连接到两个电极衬垫使得电连接至所述两个电极之一的金属配线层被布置在电连接至两个电极中的另一的电极衬垫之下的情况中产生。
发明内容
本专利说明书描述一种具有其中具有两个电极的器件布置在分别电连接至两个电极的两个电极衬垫之下的结构、同时避免了两个电极之间的短路的半导体装置。在一个实例中，半导体装置包括器件、至少两个金属配线层、和绝缘膜。器件装备有包括第一和第二电极的至少两个电极。两个金属配线层包括最上金属配线层和次最上(next-uppermost)金属配线层。绝缘膜形成在最上金属配线层上并具有包括第一和第二衬垫开口的至少两个衬垫开口。在该装置中，最上金属配线层的经第一衬垫开口暴露于空气的第一部分形成第一电极衬垫，最上金属配线层的经第二衬垫开口暴露于空气的第二部分形成第二电极衬垫。另外，在该装置中，第一电极衬垫位于该器件之上并电连接到第一电极，第二电极衬垫位于该器件之上并电连接到第二电极。另外，在该装置中，次最上金属配线层的第一部分位于第一电极衬垫之下并与其电连接，次最上金属配线层的第二部分位于第二电极衬垫之下并与其电连接。
附图说明
随着本公开连同附图考虑时通过参考下面详细说明而变得更好理解，将更容易地获得本公开的更完全的评价及其很多附加优点，附图中：
图1A和1B是具有电极衬垫的现有技术半导体装置的示意图；
图2A-2C是不同的现有技术半导体装置的剖视图；
图3A-3C是用于说明晶片测试的图；
图4用于说明由于对电极衬垫的冲击在层间绝缘膜中产生裂缝的显微照片；
图5A和5B是用于说明驱动晶体管的运行的电路图；
图6A-6C是另一现有技术半导体装置的示意图；
图7A-7C是另一现有技术半导体装置的示意图；
图8A和8B是分别说明第一和第二金属配线层的示意图；
图9A和9B是分别说明第三的和第四金属配线层的示意图；
图10A-10C是另一现有技术半导体装置的示意图；
图11A是根据示范实施例的半导体装置的顶视图；
图11B是沿图11A的11B-11B线取得的侧剖视图；
图11C是沿图11A的11C-11C线取得的侧剖视图；
图12A是图11A的半导体装置的第一金属配线层的顶视图；
图12B是图11A的半导体装置的第二金属配线层的顶视图；
图13A是图11A的半导体装置的第三的金属配线层的顶视图；
图13B是图11A的半导体装置的第四金属配线层的顶视图；
图14A和14B是根据其他的实施例具有不同布置的第三金属配线层的顶视图；
图15A是根据另一实施例具有不同布置的第四金属配线层和通孔的顶视图；
图15B是沿图15A的15B-15B线取得的侧剖视图；
图15C是沿图15A的15C-15C线取得的侧剖视图；
图16A是根据另一实施例具有用于每个源极和漏极的多个衬垫开口的半导体装置的顶视图；
图16B是沿图16A的16B-16线取得的侧剖视图；
图16C是沿图16A的16C-16C线取得的侧剖视图；
图17A是图16A的半导体装置的第三金属配线层的顶视图；
图17B是图16A的半导体装置的第四金属配线层的顶视图；
图18A是根据另一实施例的半导体装置的顶视图；
图18B是沿图18A的18B-18B线取得的侧剖视图；
图18C是沿图18A的18C-18C线取得的侧剖视图；
图19A是图18A的半导体装置的第三的金属配线层的顶视图；及
图19B是图18A的半导体装置的第四金属配线层的顶视图。
具体实施方式
在描述图示的优选实施例中，为了清楚起见使用了特定术语。然而，本专利说明书的公开不意图局限于所选择的特定术语，并且应当理解每个特定元件包括以类似方式运行的全部技术等价物。
应当理解，如果元件或者层称为在另一元件或者层“上”、“靠着”另一元件或者层、“连接到”或“耦接到”另一元件或者层，那么它可以直接在另一元件或者层上、直接靠着、连接或者耦接到另一元件或者层，或者可以存在中间元件或者层。相反，如果一个元件称为“直接”在另一元件或者层“上”、“直接连接到”、或者“直接耦接到”另一元件或者层，那么不存在中间元件或者层。相同的附图标记始终表示相同的元件。这里使用时，术语″和/或″包含一个或多个相关所列目录的任意和全部组合。
为了易于说明书描述图中所示的一个元件或特征与另一元件或特征的关系，在这里可以使用空间关系术语，例如“在…之下”、“在…下面”、“下”、“在…之上”、“上”等。应当理解，空间关系术语意图包括除附图描述的方向之外应用或操作中的器件的不同取向。例如，如果翻转附图中的器件，描述为“在其他的元件或者特征下面”或者“在其他的元件或者特征之下”的元件将取向为“在其他的元件或者特征之上”。如此，术语例如“在…下面”可包括上面和下面两个取向。可以另外地定向该器件(旋转90度或者在其他的方向)，而在这里的空间描述符也被相应地理解。
尽管在这里可以使用术语第一、第二等来描述各种元件、部件、区域、层和/或部分，应当理解这些元件、部件、区域、层、和/或部分不受这些术语的限制。使用这些术语仅仅为了区别一个元件、部件、区域、层或者部分与另一区域、层或者部分。因而，下面论述的第一元件、部件、区域、层或者部分可以称为第二元件、部件、区域、层或者部分而不脱离本发明的教导。
在这里使用的术语仅仅用于描述具体实施例的目的而不用于限制本发明。在这里使用时，单数形式的″一″和″该″也用于包含复数形式，除非上下文清楚地指出。还应当理解当用于本说明书中时，术语″包含″确定存在所述特征、整体、步骤、运行、元件、和/或部件，但是不排除存在或者添加一个或多个其他的特征、整体、步骤、运行、元件、部件、和/或它们的组。
在描述附图所示的实施例时，为了清楚起见使用了特定术语。然而，本专利说明书的公开不局限于所选的具体术语，并且应当理解每个特定元件包括以类似方式运行的全部技术等价物。
现在参照附图，其中几个视图中相同的附图标记始终表示相同或者对应部分，特别参照图11A-11C、12A和12B、及13A和13B，说明根据本发明的示范实施例的半导体装置100。该半导体装置100具有四个金属配线层结构。如图11B和11C所示，该半导体装置100包含其上具有LOCOS(硅的局部氧化)氧化物膜3的衬底1。例如，该衬底1由P型硅制成，LOCOS氧化物膜3限定其中形成驱动晶体管的区域5。区域5可称为驱动晶体管形成区域。在区域5内，多个源极7s和多个漏极7d按照预定间距交替地布置，如图11B和11C所示。例如，这些源极7s和漏极7d由N型杂质形成。每个源极7s称为第一电极，每个漏极7d称为第二电极。在衬底1上源极7s和漏极7d之间，经栅氧化膜9形成由多晶硅制成的栅电极11。
包含源极7s、漏极7d、和栅电极11的形成区域的衬底1的整个表面被BPSG(硼磷硅酸盐玻璃)膜13-1覆盖。在源极7s上的BPSG膜13-1设置有接触孔15s-1。在漏极7d上的BPSG膜13-1设置有接触孔15d-1。尽管没有说明，但存在其中形成在栅电极11上的层间绝缘膜设置有接触孔的区域。
参照图12A，说明第一金属配线层的形成。在包含接触孔15s-1的形成区域的区域中，在源极7s之上的BPSG膜13-1上形成第一金属配线层17s-1。第一金属配线层17s-1经接触孔15s-1电连接到源极7s。
在包含接触孔15d-1的形成区域的区域中，在漏极7d之上的BPSG膜13-1上形成第一金属配线层17d-1。第一金属配线层17d-1经接触孔15d-1电连接到漏极7d。
尽管没有显示，在包含提供在栅电极11上的接触孔的形成区域的区域中，在栅电极11之上的BPSG膜13-1上形成金属配线层。多个栅电极11经接触孔和金属配线层彼此电连接。
在包含第一金属配线层17s-1和17d-1的形成区域的区域中，在BPSG膜13-1上形成第一层间绝缘膜13-2。在提供在第一金属配线层17s-1上的第一层间绝缘膜13-2中形成通孔15s-2。另外，在提供在第一金属配线层17d-1上的第一层间绝缘膜13-2中形成通孔15d-2。
参照图12B，说明第二金属配线层的形成。在包含通孔15s-2的形成区域的区域中，在第一金属配线层17s-1之上的第一层间绝缘膜13-2上形成第二金属配线层17s-2。第二金属配线层17s-2经通孔15s-2电连接到第一金属配线层17s-1。
在包含通孔15d-2的形成区域的区域中，在第一金属配线层17d-1之上的第一层间绝缘膜13-2上形成第二金属配线层17d-2。第二金属配线层17d-2经通孔15d-2电连接到第一金属配线层17d-1。
在包含第二金属配线层17s-2和17d-2的形成区域的区域中，在第一层间绝缘膜13-2上形成第二层间绝缘膜13-3。在提供在第二金属配线层17s-2上的第二层间绝缘膜13-3中形成通孔15s-3。另外，在提供在第二金属配线层17d-2上的第二层间绝缘膜13-3中形成通孔15d-3。
参照图13A，说明第三金属配线层的形成。在包含通孔15s-3的形成区域的区域中，在第二金属配线层17s-2之上的第二层间绝缘膜13-3上形成第三金属配线层17s-3。第三金属配线层17s-3经通孔15s-3电连接到第二金属配线层17s-2。
在包含通孔15d-3的形成区域的区域中，在第二金属配线层17d-2之上的第二层间绝缘膜13-3上形成第三金属配线层17d-3。第三金属配线层17d-3经通孔15d-3电连接到第二金属配线层17d-2。
在多个第二金属配线层17s-2和多个第二金属配线层17d-2即多个源极7s和多个漏极7d之上形成第三金属配线层17s-3和17d-3。
在包含第三金属配线层17s-3和17d-3的形成区域的区域中，在第二层间绝缘膜13-3上形成第三层间绝缘膜13-4。在提供在第三金属配线层17s-3上的第三层间绝缘膜13-4中形成通孔15s-4。另外，在提供在第三金属配线层17d-3上的第三层间绝缘膜13-4中形成通孔15d-4。
参照图13B，说明第四金属配线层的形成。在包含通孔15s-4的形成区域的区域中，在第三金属配线层17s-3之上的第三层间绝缘膜13-4上形成第四金属配线层17s-4。第四金属配线层17s-4经通孔15s-4电连接到第三金属配线层17s-3。
在包含通孔15d-4的形成区域的区域中，在第三金属配线层17d-3之上的第三层间绝缘膜13-4上形成第四金属配线层17d-4。第四金属配线层17d-4经通孔15d-4电连接到第三金属配线层17d-3。
第四金属配线层17s-4和17d-4形成各自的最上金属配线层。
在包含第四金属配线层17s-4和17d-4的形成区域的区域中，在第三层间绝缘膜13-4上形成最后的保护膜19。在提供在第四金属配线层17s-4之上的最后的保护膜19中形成衬垫开口21s，在提供在第四金属配线层17d-4之上的最后的保护膜19中形成衬垫开口21d。第四金属配线层17s-4的其中制造衬垫开口21s的区域形成可称为第一电极衬垫的电极衬垫23s。另外，第四金属配线层17d-4的其中制造衬垫开口21d的区域形成可称为第二电极衬垫的电极衬垫23d。
电极衬垫23s经第四金属配线层17s-4、通孔15s-4、第三金属配线层17s-3、通孔15s-3、第二金属配线层17s-2、通孔15s-2、第一金属配线层17s-1、和接触孔15s-1电连接到源极7s。
电极衬垫23d经第四金属配线层17d-4、通孔15d-4、第三金属配线17d-3、通孔15d-3、第二金属配线层17d-2、通孔15d-2、第一金属配线层17d-1、和接触孔15d-1电连接到漏极7d。
如上所述，该半导体装置100具有如此结构，其中连接到驱动晶体管的源极27s的电极衬垫23s和连接到驱动晶体管的漏极27d的电极衬垫23d布置在驱动晶体管的形成区域5之上。换句话说，共享较大区域的驱动晶体管布置在电极衬垫23s和23d之下，从而减小芯片尺寸以及芯片成本。
布置得低于第四金属层17s-4和17d-4一层而布置的第三金属配线层17s-3和17d-3被布置成使得连接到电极衬垫23s的金属配线层17s-3设置在电极衬垫23s的下面，但连接到电极衬垫23d的金属配线层17d-3没有布置在电极衬垫23s的下面。从而，如果布置在电极衬垫23s之下的第三层间绝缘膜13-4具有裂缝，那么电极衬垫23s和第三金属配线层17d-3不会产生短路。
类似地，连接到电极衬垫23d的金属配线层17d-3布置在电极衬垫23d的下面，但连接到电极衬垫23s的金属配线层17s-3没有布置在电极衬垫23d的下面。从而，如果布置在电极衬垫23d之下的第三层间绝缘膜13-4中具有裂缝，那么电极衬垫23d和第三金属配线层17s-3不会产生短路。
按上面描述的方法，在电极衬垫23s和23d之下形成各驱动晶体管，源极7s和漏极7d分别连接到电极衬垫23s和23d，同时防止了驱动晶体管的源极7s和漏极7d之间的短路。
而且，如果裂缝产生在电极衬垫23s和23d之下，那么第三金属配线层17s-3和17d-3可以防止裂缝生长使得裂缝不能延伸到比第三金属配线层17s-3和17d-3低的层。这是因为第三金属配线层17s-3和17d-3分别形成在电极衬垫23s和23d之下的整个区域处。
在该实例中，第三金属配线层17s-3和17d-3分别形成在电极衬垫23s和23d之下，但不局限于此。
例如，第三金属配线层17s-3和17d-3可至少在电极衬垫23s和23d的部分之下分别形成，在晶片测试期间金属探针接触该部分。该方法可以防止在第三金属配线层17s-3和17d-3之下裂缝的产生。
然而，第三金属配线层17s-3和17d-3的形成不局限于上述布置。也就是说，第三金属配线层17s-3和17d-3可分别形成在电极衬垫23s和23d之下，除了晶片测试期间金属探针接触的部分。
下面，参照图14A和14B说明根据本发明的另一示范实施例的第三金属配线层的不同布置。在该说明中，设定除了第三金属配线层之外的部分保持相同。
将第三金属配线层17s-3和17d-3布置成，例如，如图14A所示的条形，或者如图14B所示的岛形。
在这些形式的任何一个中，第三金属配线层17s-3布置在电极衬垫23s之下，但第三金属配线层17d-3没有布置在电极衬垫23s之下，第三金属配线层17d-3布置在电极衬垫23d之下，而第三金属配线层17s-3没有布置在电极衬垫23d之下。当裂缝产生在设置在电极衬垫23s和23d之下的第三层间绝缘膜13-4中时，该结构可以防止电极衬垫23s和第三金属配线层17d-3之间以及电极衬垫23d和第三金属配线层17s-3之间短路的发生。
总之，该实例简单地避免了在电极衬垫23s之下布置第三金属配线层17d-3和在电极衬垫23d之下布置第三金属配线层17s-3。因此，只要保持上述简单的布置优选，就可以自由地布置第三金属配线层17s-3和17d-3。
下面，参照图15A-15C说明形成在第四金属配线层中的通孔的不同布置。在该说明中，设定除了形成在第四金属配线层中的通孔之外的部分保持相同。
在电极衬垫23s的附近，以具有大于衬垫开口21s的面积的板形形状(plate-like shape)形成第四金属配线层17s-4和第三金属配线层17s-3。另外，在电极衬垫23d的附近，以具有大于衬垫开口21d的面积的板形形状形成第四金属配线层17d-4和第三金属配线层17d-3。
通孔15s-4围绕着电极衬垫23s的边缘形成，并被布置为将第四金属配线层17s-4连接到第三金属配线层17s-3。类似地，通孔15s-4围绕着电极衬垫23d的边缘形成，并被布置为将第四金属配线层17d-4连接到第三金属配线层17d-3。
在该实例中，通孔15s-4形成在电极衬垫23s的边缘周围且没有形成在电极衬垫23s正下方从而施加给电极衬垫23s的冲击不会经注入在通孔15s-4中的金属材料传输到电极衬垫23s之下的结构。类似地，通孔15d-4形成在电极衬垫23d的边缘周围且没有形成在电极衬垫23d正下方从而施加给电极衬垫23d的冲击不会经注入在通孔15d-4中的金属材料传输到电极衬垫23d之下的结构。
在该实例中，以板形形状形成第三金属配线层17d-3和17s-3，分别如图15B和15C所示。然而，他们的形状不局限于板形形状。例如，他们可以是条形，如图14A所示。在这种情况下，也需要将通孔15s-4和15d-4布置为不在电极衬垫23s和23d正下方而是分别围绕着电极衬垫23s和23d的边缘。
下面，参照图16A-16C、及17A和17B说明电极衬垫的不同布置。在该说明中，设定第一和第二金属配线层与图12A和12B的相似，第三和第四金属配线层与图13A和13B的相似。
两个衬垫开口21s形成在第四金属配线层17s-4上，相应地两个电极衬垫23s形成在衬垫开口21s中。类似地，两个衬垫开口21d形成在第四金属配线层17d-4上，相应地两个电极衬垫23d形成在衬垫开口21d中。
这样，两个或更多电极衬垫23s和/或23d可形成在驱动晶体管形成区域5中。
现在应该注意，驱动晶体管通常随着沟道宽度的增加而增加流过的电流量。另一方面，金属配线层具有由诸如材料、结构、尺寸等因素决定的最大容许电流量。如果金属配线层允许超过上述最大容许电流量的电流流过，金属配线层就会熔化并断开。换句话说，具有相对大的宽度的沟道的驱动晶体管会在金属配线层中引起超过最大容许电流量的过量电流。
例如，在图17A中，经通孔15d-3流入第二金属配线层17d-2的电流流到没有通孔的第三金属配线层17s-3之下的区域。在第二金属配线层17d-2中，使得流经第三金属配线层17s-3之下的区域的电流流过被交替长短点划线围绕的部分，结果在那里发生电流集聚(electro-current constriction)。这种电流集聚可以按类似方式发生在第二金属配线层17s-2中。
该现象随着沟道宽度的增加而变得更显著。因此，背景技术需要有意地给具有大的沟道宽度的驱动晶体管提供第二金属配线层17s-2和17d-2的厚的条宽度。这导致芯片尺寸的进一步增加。
参照图18A-18C、19A和19B说明旨在解决上述电流集聚问题的另一实例。在该实例中，第一和第二金属配线层与图12A和12B的相似。
该实例提供有交替地布置的两个电极衬垫23s和两个电极衬垫23d，如图18A所示。第三金属配线层17s-3和17d-3也交替地布置，如图19A所示。
如参照图17A所述，该实例也可能在该实例的金属配线层17s-2和17d-2中引起电流集聚现象；然而，如图19A中具有交替长短点划线的圈所示，发生电流集聚的点在每个金属配线层17s-2和17d-2中被分成三部分，从而流过电流集聚的这些点的电流不超过最大容许电流量。从而，该实例解决了电流集聚的问题。因此，在该实例中，不需要增厚金属配线层17s-2和17d-2来防止电流集聚的问题。因此，它能够抑制被驱动晶体管占据的区域的增加。
本发明不局限于上述说明的实例，其中简单地示例了形状、材料、布置、部件数目，并且按照以上教导可进行很多另外的修改和变型。
例如，第一和第二金属配线层17s-1、17d-1、17s-2、和17d-2可以是岛形。
另外，尽管上述说明的实例应用于四个金属配线层结构，但可以将本发明应用于两个或三个金属配线层结构，或者五个或者更多金属配线层结构。
尽管上述说明的实例将驱动晶体管用于待布置在电极衬垫之下的部件，但本发明不局限于此，并可以应用于具有两个或更多电极并布置在电极衬垫之下的器件。例如，这种器件是具有一对源极和漏极的晶体管、包含多晶硅、薄膜金属、扩散层等的电阻或者电容器，等等。
现在应当理解在附加的如权利要求的范围内，可以与这里具体描述的不同地来实施专利说明书的公开。
本专利说明书基于2005年9月16日向日本专利局申请的日本专利申请No.JPAP2005-271185，其整个内容引入作为参考。

Claims (11)

1.一种形成多层金属配线结构的半导体装置，包括：
具有包含第一和第二电极的至少两个电极的器件；
至少两个金属配线层，包含最上金属配线层和次最上金属配线层；
绝缘膜，形成在所述最上金属配线层上并包含包括第一和第二衬垫开口的至少两个衬垫开口，
其中经所述第一衬垫开口暴露于空气的所述最上金属配线层的第一部分形成第一电极衬垫，经所述第二衬垫开口暴露于空气的所述最上金属配线层的第二部分形成第二电极衬垫，
其中所述第一电极衬垫位于所述器件之上并电连接到所述第一电极，所述第二电极衬垫位于所述器件之上并电连接到所述第二电极，及
其中所述次最上金属配线层的第一部分位于所述第一电极衬垫之下并与之电连接，所述次最上金属配线层的第二部分位于所述第二电极衬垫之下并与之电连接。
2.如权利要求1的半导体装置，其中所述器件包括驱动晶体管，所述第一和第二电极分别是该驱动晶体管的源极和漏极。
3.如权利要求1的半导体装置，其中提供在所述最上金属配线层之下的所述次最上金属配线层布置为位于至少所述第一和第二电极衬垫之下。
4.如权利要求1的半导体装置，其中所述次最上金属配线层未提供有用于电连接到所述第一和第二电极衬垫的通孔。
5.如权利要求1的半导体装置，其中所述最上金属配线层和次最上金属配线层的每一个具有大于其附近所述第一衬垫开口的区域和大于其附近所述第二衬垫开口的另一区域，
其中所述次最上金属配线层经提供在所述第一和第二电极衬垫的周边外面的通孔电连接到所述最上金属配线层的第一和第二电极衬垫。
6.如权利要求1半导体装置，其中所述第一电极衬垫包括多个电极衬垫。
7.如权利要求1的半导体装置，其中所述第二电极衬垫包括多个电极衬垫。
8.如权利要求I的半导体装置，其中次最上的金属配线层经形成在第一电极上的通孔电连接到第一电极衬垫。
9.如权利要求1的半导体装置，其中所述至少两个金属配线层还包括布置在所述次最上金属配线层之下的下金属配线层，及
其中所述次最上金属配线层经形成在所述第一电极和所述下金属配线层上的通孔电连接到所述第一电极衬垫。
10.如权利要求1的半导体装置，其中所述次最上金属配线层经形成在第二电极上的通孔电连接到第二电极衬垫。
11.如权利要求1的半导体装置，其中所述至少两个金属配线层还包括布置在次最上金属配线层之下的下金属配线层，及
其中所述次最上的金属配线层经形成在所述第二电极和所述下金属配线层上的通孔电连接到所述第二电极衬垫。
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