CN1828879A - 具有改进的电源焊盘排列的倒装芯片半导体器件 - Google Patents

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Abstract

一种半导体器件，包括电源互连(5)，在第一方向上从特定开始点(A1，A2)延伸并且还从在垂直于第一方向的第二方向上从开始点(A1，A2)延伸；多个电源焊盘(3)；以及连接互连(1)，在电源互连(5)和电源焊盘(3)之间提供电连接。相对于穿过开始点(A1，A2)并在与第一和第二方向成45度角的方向上延伸的对称线(S)，以对称方式设置电源互连(5)、电源焊盘(3)以及连接互连(1)。

Description

具有改进的电源焊盘排列的倒装芯片半导体器件
技术领域
本发明涉及倒装芯片半导体器件，具体涉及倒装芯片半导体器件的电源/地焊盘排列。
背景技术
随着精密处理科技的进步，传统地在多个单独芯片上集成的半导体器件可以集成在单个半导体芯片上。
然而，这伴随着单个半导体芯片的信号终端总数的增加。由于传统的方块平面封装(QFP)和针脚栅格阵列封装(PGA)不能提供所需的信号终端数目，信号焊盘数目的增加可能导致问题。因此，越来越多地使用倒装芯片封装技术来替代QFP和PGA技术。
倒装芯片封装具有各种优势。首先，可以增加信号终端的总数。此外，通过使用其中集成了电源平面的内建(build-up)板，可以在半导体芯片的内部区域的任何位置上设置电源焊盘。这有效地改进了半导体芯片内的供电能力。
倒装芯片封装允许在集成了内部电路的内部区域上排列VDD/GND焊盘，如日本未决专利申请No.JP-2003 68852A和JP-2003124318A所公开。在这种倒装芯片半导体器件中，内部区域的外围部分最为严重地经受电源线的电势下降。
图1说明传统倒装芯片中的焊盘和电源电路的示例排列。应理解图1部分地说明了传统倒装芯片半导体器件的结构；图1仅说明了在整个倒装芯片半导体器件的左下处的四分之一部分。以左右对称和上下对称相应地设置半导体器件的右下、左上和右上。在图1中没有示出这些部分。
倒装芯片半导体器件设置有在内部区域上以行和列设有电源焊盘3，在该内部区域上集成有逻辑电路。应理解术语“电源焊盘”总体上表示馈送有电源电平的VDD焊盘以及馈送有接地电平的GND焊盘。在图1中，用符号“V”表示馈送有电源电平的电源焊盘3，以及用符号“G”表示馈送有接地电平的电源焊盘3。由I/O缓冲区6环绕内部区域，在该I/O缓冲区6内集成I/O缓冲器。I/O缓冲区6内的符号“S”表示与I/O缓冲器连接的信号I/O焊盘。
通过在最上互连级中设置的第一级互连1和在第二最上互连级中设置的第二级互连2分配电源。第一级互连1通过分支互连与焊盘3连接。第一级互连1通过通孔接触4与第二级互连2连接。第一级互连1与第二级互连2彼此垂直设置；例如，第一级互连1在水平方向上延伸，而第二级互连2在垂直方向上延伸。在内部区域的外围部分上设置芯片外围电源环5。在最上互连级上设置芯片外围电源环5的水平延伸部分，以及在第二最上互连级上设置芯片外围电源环5的垂直延伸部分。
例如，通过在焊盘“P1”和设置在位置“b”处的通孔接触4之间的第一级互连以及在位置“b”和“c”之间的芯片外围电源环5，将电源从用符号“P1”表示的VDD焊盘传递到在内部区域左端的位置“c”。芯片外围电源环5集成在位置“b”和“c”之间的第二最上互连级上。
因此，通过焊盘“P2”和设置在位置“e”的通孔接触4之间的第一级互连1、设置在位置“e”和“f”的通孔接触4之间的第二级互连2、以及在位置“f”和“g”之间的芯片外围电源环5，将电源从由符号“P2”表示的VDD焊盘传送到在内部区域下端的位置“g”。
在如图1所示的传统倒装芯片半导体器件中，第一级互连1除了与焊盘3连接的分支互连以外，在水平方向上延伸，以及第二级互连2在垂直方向上延伸。基于在半导体器件上的位置，这种结构不期望地遭受由互连结构差异中的差异所导致的互连阻抗中增大的差异。例如，在接近芯片下端的焊盘“P2”和位置“g”之间的互连阻抗与接近芯片左端的焊盘“P1”和位置“c”之间的互连阻抗大大不同。
下面说明互连阻抗的特定计算结果，描述了互连阻抗的差异。在下述条件下执行该计算：
·第一级互连1的宽度：1.6um，
·其薄膜电阻：0.0175Ω/□，
·第二级互连2的宽度：1.6um，
·其薄膜电阻：0.0175Ω/□，
·焊盘3的大小：120×120um2，
·焊盘3的间距(中心距中心)：250um，
·芯片外围电源环5的宽度：10um，
·通孔接触4的阻抗：0.06Ω/片，
·焊盘P1的中心点和位置“a”之间的距离：70um，
·焊盘P2的中心点和位置“d”之间的距离：70um，
·位置“a”和“b”之间的距离：180um，
·位置“d”和“e”之间的距离：125um，
·位置“b”和“c”之间的距离：320um，
·位置“e”和“f”之间的距离：250um，以及
·位置“f”和“g”之间的距离：125um
应注意，在此计算中，假定通过在内部区域中单个的通孔接触4将特定第一级互连1与特定第二级互连2连接，同时假设第一级和第二级互连1和2通过六个通孔接触4与芯片外围电源环5连接。
当在上述条件下时，给出如下互连阻抗：
(1)焊盘P1和位置“b”之间的阻抗值
0.0175Ω/□×(70/120)+0.0175Ω/□×(180/1.6)+0.06/6＝1.989Ω；
(2)焊盘P1和位置“c”之间的阻抗值
阻抗值(1)+0.0175Ω/□×(320/10)＝2.549Ω；
(3)焊盘P2和位置“f”之间的阻抗值
0.0175Ω/□×(70/120)+0.0175Ω/□×(125/1.6)+0.06+0.0175Ω/□×(250/1.6)＝4.172Ω；以及
(4)焊盘P2和位置“g”之间的阻抗值
阻抗值(3)+0.06/6+0.0175Ω/□×(125/10)＝4.401Ω
结果，来自位置“c”和“g”的相关焊盘(焊盘P1和P2)的阻抗差异“R”给出如下：
R＝4.401Ω-2.549Ω＝1.852Ω
这表示焊盘P2和位置“g”之间的阻抗相对于焊盘P1和位置“c”之间的阻抗增加了+73％。
如上所述，焊盘3和接近内部区域的右/左边缘的位置之间的电源互连阻抗相对小于焊盘3和接近内部区域的上/下边缘的位置之间的电源互连阻抗。这会导致在接近右/左边缘的位置和接近上/下边缘的位置之间，沿电源互连的电压降大大不同的问题。更具体，在高端半导体器件中，必须将电源电压的电压降抑制为约10mv，以将在器件中集成的倒装芯片的延迟减小到10ps或更小，其为倒装芯片所需的设置时间(约100ps)的10％。例如，在假定每时钟周期的高驱(high-driven)缓冲器的平均消耗电流为大约3.08mA，以及在上述点“g”设置高驱缓冲器的情况下，高驱缓冲器经受13.56mV(3.08mA×4.401Ω)的电源电压降，其大大地超过10mV。这对于满足半导体器件的操作要求来说是不合乎要求的。
如上所述，传统倒装半导体器件需要用于处理由在上/下边缘部分和右/左边缘部分之间的不同电压降所导致延迟差异的特定电路排列，特别是当在上/下边缘部分和右/左边缘部分设置高驱缓冲器时。
日本未决专利申请No.JP-2000277656A公开了具有以对称方式排列的多层印刷电路板，然而，该文件没有公开倒装芯片的焊盘和互连排列。
此外，日本未决专利申请No.JP-2002190526A公开了倒装芯片半导体器件，其中在器件的外围部分中设置I/O单元。在该倒装芯片中半导体器件，用于供电的电源焊盘位于I/O单元的信号焊盘区域的中间。
发明内容
在本发明的一个方面中，半导体器件包括：电源互连，在第一方向上的特定起始点延伸并且还从在垂直于第一方向的第二方向上的起始点延伸；多个电源焊盘；以及连接互连，在电源互连和电源焊盘之间提供电连接。相对于穿过起始点并在与第一和第二方向成45度角的方向上延伸的对称线，以对称方式设置电源互连、电源焊盘和连接互连。
这种排列导致从焊盘导电源互连的互连阻抗是对称的，并且因此允许相对于对称线电压降的分布是对称的。这有效地减小了由不同的电压降而导致的电路延迟差异。
附图说明
本发明的上述和其他优势和特性将从下文结合附图的说明中变得更加清楚，其中：
图1说明倒转芯片半导体设备的传统焊盘排列；
图2说明在本发明的第一实施例中的倒转芯片半导体设备的示例焊盘排列；
图3说明在本发明的第二实施例中的倒转芯片半导体设备的示例焊盘排列；
图4说明在本发明的第三实施例中的倒转芯片半导体设备的示例焊盘排列；
图5说明在本发明的第四实施例中的倒转芯片半导体设备的示例焊盘排列；以及
图6说明第四实施例中具有除去了最上互连级互连的倒转芯片半导体设备的示例焊盘排列。
具体实施方式
将参照附图在此说明本发明以说明实施例。本领域技术人员将理解可以使用本发明的教导实现许多替换实施例，以及本发明不限制于说明目的的实施例。
图2说明在第一实施的倒装芯片中的电源焊盘和互连的排列。应理解，图2部分地说明了在本实施例中的倒装芯片的结构；图2仅说明整个倒装芯片半导体器件在左下的四分之一部分。相应地以右左对称和上下对称配置半导体器件的右下、左上和右上部分。这些部分未在图1中示出。
本实施例中的倒装芯片半导体器件包括在由I/O区域6环绕的内部区域中的第一级互连(first-level interconnections)1、第二级互连2、电源焊盘3、通孔接触4、以及芯片外围电源环5。
在半导体器件的最上互连级中集成第一级互连1。在下文中，将第一级互连1的水平延伸部分可以称为第一级水平互连11，以及将其垂直延伸部分可以称为第一级垂直互连12。
在半导体器件的第二最上互连级中集成第二级互连2。在下文中，将第二级互连2的水平延伸部分可以称为第二级水平互连21，以及将其垂直延伸部分可以称为第二级垂直互连22。环绕每个第二级互连2以均匀地分布电源。应注意可在第三最上互连级或以下中集成第二级互连2。
电源焊盘3用于接收电源电压。电源焊盘3包括在图2中用符号“V”表示的馈送有电源电平的VDD焊盘，以及用符号“G”表示的馈送有接地电平的GND焊盘。电源焊盘3(包括VDD焊盘和GND焊盘)通过第一级互连1与芯片外围电源环5相连。
通孔接触4提供在半导体器件中的不同互连级之间的电连接。在该实施例中，第一级水平互连11通过通孔接触4与第二级垂直互连22连接，同时第一级垂直互连12通过通孔接触4与第二级水平互连21连接。
在内部区域的外围部分上设置芯片外围电源环5。芯片外围电源环5包括VDD环形线路51和GND环形线路52。VDD环形线路51从位置“A1”开始在垂直方向上延伸，并且也从位置“A1”开始在水平方向上延伸。相应地，GND环形线路52从位置“A2”开始在垂直方向上延伸，并且也从位置“A2”开始在水平方向上延伸。在第二最上互连级中设置芯片外围电源环5。
在I/O区域6中设置的是I/O缓冲器和连接到I/O缓冲器的I/O信号焊盘。在图2中用符号“S”表示I/O信号焊盘。
相对于穿过位置“A1”和“A2”的对称线S，以对称方式设置VDD焊盘(用符号“V”表示)和GND焊盘(用符号“G”表示)，以相对于垂直/水平方向45度角的方向定义该对称线S。
沿对称线S以另一种方式设置VDD和GND焊盘。具体的，在电源焊盘3的角落设置一个VDD焊盘，并通过第一级互连1与VDD环形线路51连接。在该角落的VDD焊盘通过三个第一级水平互连11与VDD环形线路51的垂直部分连接，并且通过第一级垂直互连12与水平部分连接。
临近于在角落的VDD焊盘设置三个GND焊盘，形成L形阵列。通过第一级互连1在GND环形线路52的垂直和水平部分之间串联该三个GND焊盘。
相应地，临近于该三个GND焊盘设置五个VDD焊盘，以及临近于该五个VDD焊盘设置七个GND焊盘。概括地说，在朝着角落的方向上临近于(2i-1)个VDD焊盘设置(2i+1)个GND焊盘，并在GND环形线路52的垂直和水平部分之间串联，以及在朝向角落的方向上临近于(2i+1)个GND焊盘设置(2i+3)个VDD焊盘，并在VDD环形线路51的垂直和水平部分之间串联。
在该实施例中，将三个第一级互连1分组为互连集。通过三个第一级互连1的互连集，一个电源焊盘3与另一个电源焊盘3或者芯片外围电源环5的一个连接。尽管第一级互连1在图1所示的排列中穿过电源焊盘3，电源焊盘3可位于临近第一级互连1。
例如，通过在电源焊盘“P1”和位置“h”之间的一组第一级互连1(或一组第一级水平互连11)、设置在第一级互连1集和VDD环形线路51之间的位置“h”处的通孔接触4、以及在位置“h”和“i”之间的VDD环形线路51的垂直部分，将电源从用符号“P1”表示的电源焊盘3传递到接近内部区域左边缘的位置“i”。
相应的，通过电源焊盘“P2”和位置“j”之间的一组第一级互连1(或一组第一级垂直互连12)、设置在第一级互连1集和VDD环形线路51之间的位置“j”处的通孔接触4、以及在位置“j”和“k”之间的VDD环形线路51的垂直部分，将电源从用符号“P2”表示的电源焊盘传递到接近内部区域底边缘的位置“k”。
在图2所示的排列中，在电源焊盘P1和位置“i”之间以及电源焊盘P2和位置“k”之间的互连结构相对于对称线S对称，因此在电源焊盘P1和位置“i”之间以及电源焊盘P2和位置“k”之间的互连阻抗彼此基本相等。此外，在本实施例中，与如图1所示的现有排列相比，减小了位置“h”“i”“j”和“k”处的互连阻抗。
在下文说明互连阻抗的特定计算结果。在如下的条件下执行计算：
·第一级互连1的宽度：1.6um，
·其薄膜电阻：0.0175Ω/□，
·第二级互连2的宽度：1.6um，
·其薄膜电阻：0.0175Ω/□，
·焊盘3的大小：120×120um2，
·焊盘3的间距(中心距中心)：250um，
·芯片外围电源环5的宽度：10um，以及
·通孔接触4的阻抗：0.06Ω/片，
应理解，在此计算中，假定通过在内部区域中单个的通孔接触4将特定第一级互连1与特定第二级互连2连接，同时假设第一级和第二级互连1和2通过六个通孔接触4与芯片外围电源环5连接。
上述值与相对于如图1所示的排列的计算条件的值相同。
在本实施例中，下述距离与相对于如图1所示的排列的距离不同：
·焊盘P1的中心与位置“h”之间的距离：180um，
·焊盘P2的中心与位置“j”之间的距离：180um，
·位置“h”和“i”之间的距离：250um，
·位置“j”和“k”之间的距离：250um。
(1)焊盘P1和位置“h”之间的阻抗
0.0175Ω/□×(60/120)+0.0175Ω/□×(120/1.6)+0.06/6＝1.331Ω；
(2)焊盘P1和位置“i”之间的阻抗
阻抗值(1)+0.0175Ω/□×(250/120)＝1.368Ω；
(3)焊盘P2和位置“j”之间的阻抗
0.0175Ω/□×(60/120)+0.0175Ω/□×(120/1.6)+0.06/6＝1.331Ω；
(4)焊盘P2和位置“k”之间的阻抗
阻抗值(3)+0.0175Ω/□×(125/10)＝1.368Ω
结果，各个焊盘(电源焊盘P1和P2)的阻抗差异“R”给出如下：
R＝1.368Ω-1.368Ω＝0Ω
换句话说，在电源焊盘P1和位置“i”之间的互连阻抗与电源焊盘P2和位置“k”之间的互连阻抗基本相等。
应理解，上述计算仅仅是实例，并且互连和通孔接触的特性参数不限制于上述所描述。
这种排列有效地提供半导体器件上的对称电压降。例如，如果假定对于每个时钟周期来说高驱缓冲器的平均消耗电流为接近3.08mA，以及在上述点“g”设置高驱缓冲器，高驱缓冲器经历4.21mV的电源电压降(3.08mA×1.368Ω)，其大大地减小低于10mV。这有效地允许相对电路延迟变化容易地满足操作要求。
图3说明在本发明的第二实施例中的电源焊盘和互连的示例性排列。在第二实施例中，在倒装芯片半导体器件中，修改电源焊盘3的排列。在第二实施例中以Z字形排列电源焊盘3。更具体，交替地设置VDD焊盘的相等间隔列(在图3中用符号“V”表示)以及GND焊盘的相等间隔列(在图3中用符号“V”表示)，并且交替设置VDD焊盘的相等间隔行和GND焊盘的相等间隔行。设置电源焊盘3以使得VDD焊盘的列从GND焊盘的列偏移，并且VDD焊盘的行从GND焊盘的行偏移。这种Z字形排列对于在具有增加的间隔的小区域中高度集成电源焊盘3是有效的。
在如图3所示的排列中，与图2所示的排列不同，每个电源焊盘3通过单独的第一级互连1与相邻电源焊盘3或相关芯片外围电源环5连接。与图2所示的排列相同，设置第二级互连2。应理解图3说明在半导体器件左下的四分之一部分。还用理解虽然未在图3中示出，在本实施例中还在内部区域周围设置I/O区域6。
很明显图3中所示的排列提供了与图2所示的相同优势，其中以对称方式设置电源焊盘3、第一级互连1、以及第二级互连2。
图4说明在第三实施例中的倒装芯片的示例排列。在图4所示的排列中，将第一级互连1设置为不穿过电源焊盘3。应理解图4仅示出半导气体器件的左下部分。还应理解虽然未在图4中示出，在本实施例中还在内部区域周围设置I/O区域6。
在第三实施例中，将第一级互连1设置为在相邻电源焊盘3之间穿过。电源焊盘3通过分支互连与第一级互连1连接。将从第一级水平互连11分出的分支互连称为分支互连111，将从第一级垂直互连12分出的分支互连称为分支互连121。在该实施例中，分支互连111与第一级水平互连11垂直，分支互连121与第一级垂直互连12垂直。在第一互连级中集成分支互连111和121，与第一级互连1相同。与VDD焊盘连接的第一级互连与VDD环形线路51相连。与如图2所示的排列相同地设置第二级互连2。
相邻两个VDD焊盘通过分支互连111(或121)彼此相连，并且相邻两个GND焊盘通过分支互连111(或121)彼此相连。相对于相关联的第一级水平互连11(或相关联的第二级水平互连12)，以对称方式设置相邻两个VDD焊盘和其间的分支互连。
如图4所示的排列是显而易见的，其中以对称方式设置电源焊盘3、第一级互连1、第二级互连2、以及分支互连111和121，提供了与图2所示的相同优势。
图5说明在第四实施例中的倒装芯片半导体器件中的示例性排列。在第四实施例中，将第一级互连1设置在相邻店电源焊盘之间穿过，并且以棋盘图形(checked pattern)设置VDD焊盘和GND焊盘；每个VDD焊盘在垂直和水平方向上都与GND焊盘相邻，以及每个GND焊盘在垂直和水平方向上都与VDD焊盘相邻。应理解图5仅说明半导体器件的左下部分。还应理解虽然未在图5中示出，在本实施例中还在内部区域周围设置I/O区域6。
在第四实施例中，第一级互连1是成对的，在电源焊盘3之间穿过。每对第一级互连1的一个与VDD焊盘连接，并且另一个与GND焊盘连接。在此实施例中，VDD焊盘和GND焊盘通过分支互连111、121，与相关联的第一级互连1连接。
如图6所示，除了第二级互连是成对的之外，与图2中的连接相同地设置第二级互连2。返回图5，成对的第二级互连2的一个与第一级互连1连接，该第一级互连1与VDD焊盘相连，并且另一个与第一级互连1连接，该第一级互连1与GND焊盘相连。
如图5所示的排列是显而易见的，其中以对称方式设置电源焊盘3、第一级互连1、第二级互连2、以及分支互连111和121，提供了与图2所示相同的优势。
总之，在第一至第四实施例中所说明的倒装芯片半导体设备设计为使得相对于对称线S，以对称方式设置VDD焊盘(用符号“V”表示)和GND焊盘(用符号“G”表示)。此外，相对于对称线S，以对称方式设置用于分配电源电压的第一级互第二级互连1和2。
这种结构有效地减小在内部区域的外围部分上的互连阻抗，还允许互联阻抗相对于对称线S对称。这实现了对称的电压降分布，这对于其中在内部区域的外围部分设置高驱缓冲器的排列来说尤其有益，减小了延迟变化。
很明显本发明不限制于上述实施例，可以改进和改变其而不背离本发明的范围。
应特别注意，可以交换VDD焊盘和GND焊盘的位置。很明显，通过其中交换了VDD焊盘和GND焊盘的位置的排列，获得相同的效果。

Claims (15)

1.一种半导体器件，包括：
电源互连，在第一方向上从第一位置延伸并且还在垂直于所述第一方向的第二方向上从所述第一位置延伸；
多个电源焊盘；以及
连接互连，在所述电源焊盘和所述电源互连之间提供电连接，
其中相对于穿过第一位置并在与所述第一和第二方向成45度角的方向上延伸的对称线，以对称方式设置所述电源互连、所述电源焊盘和所述连接互连。
2.如权利要求1所述的半导体器件，其中所述电源互连包括：
在所述第一方向上延伸的第一互连；以及
在所述第二方向上延伸的第二互连，
其中在相同互连级上集成所述电源互连的所述第一和第二互连。
3.如权利要求1所述的半导体器件，其中所述电源互连包括：
在所述第一方向上延伸的第一互连；以及
在所述第二方向上延伸的第二互连，
其中所述连接互连包括：
第三互连，在第二位置上与所述第一互连连接，并且在所述第二方向上从所述第二位置延伸；
第四互连，在第三位置上与所述第二互连连接，并且在所述第一方向上从所述第三位置延伸；
其中所述电源焊盘之一位于所述对称线上，通过所述第三互连与所述第一互连连接，以及通过所述第四互连与所述第二互连连接，
其中在所述第一和第二位置之间的距离与在所述第一和第三位置之间的距离相同，以及
其中从所述电源焊盘的所述一个到所述第一互连之间的距离与从所述电源焊盘的所述一个到所述第二互连之间的距离相同。
4.如权利要求3所述的半导体器件，其中在第一互连级上集成所述第三和第四互连，以及
其中在所述第一互连级之下的第二互连级上集成所述电源互连。
5.如权利要求3所述的半导体器件，其中在所述第一位置处所述第一和第二互连垂直连接，
其中在所述第二位置处所述第一和第三互连垂直连接，以及
其中在所述第三位置处所述第二和第四互连垂直连接。
6.如权利要求3所述的半导体器件，其中在所述第二位置处所述第一和第三互连通过第一通孔接触连接，以及
其中在所述第三位置处所述第一和第三互连通过第二通孔接触连接。
7.如权利要求3所述的半导体器件，其中多个电源焊盘包括：
第一中间电源焊盘，通过所述第三互连在所述第一互连和所述多个电源焊盘的所述一个之间连接；
第二中间电源焊盘，通过所述第四互连在所述第二互连和所述多个电源焊盘的所述一个之间连接。
8.如权利要求3所述的半导体器件，其中所述多个电源焊盘中的第一个通过第一分支互连连接到所述第三互连，
其中所述多个电源焊盘中的第二个通过第二分支互连连接到所述第三互连，所述多个电源焊盘的所述第一个和第二个相对于所述对称线以对称方式定位，以及
其中所述第一和第二分支互连相对于所述对称线以对称方式定位。
9.如权利要求3所述的半导体器件，其中所述多个电源焊盘包括：
第一对称设置的电源焊盘，通过另一分支互连与所述第三互连连接，相对于所述第三互连以对称方式设置所述第一对称设置的电源焊盘和所述多个电源焊盘中的所述第一个；以及
第二对称设置的电源焊盘，通过再一分支互连与所述第四互连连接，相对于所述第四互连以对称方式设置所述第二对称设置的电源焊盘和所述多个电源焊盘中的所述第二个。
10.如权利要求3所述的半导体器件，其中位于所述对称线上的所述多个电源焊盘中的所述一个通过第三分支互连与所述第三互连连接，并且通过第四分支互连与所述第四互连连接，以及
其中相对于所述对称线S以对称方式设置所述第三和第四互连。
11.如权利要求10所述的半导体器件，其中所述多个电源焊盘包括：
第三对称设置的电源焊盘，通过另一分支互连与所述第三互连连接，相对于所述第三互连以对称方式设置所述第三对称设置的电源焊盘和所述多个电源焊盘中的所述一个；以及
第四对称设置的电源焊盘，通过再一分支互连与所述第四互连连接，相对于所述第四互连以对称方式设置所述第四对称设置的电源焊盘和所述多个电源焊盘中的所述一个。
12.如权利要求3所述的半导体器件，其中所述多个电源焊盘包括馈送有电源电平的VDD焊盘，以及
其中所述第三和第四互连与所述VDD焊盘连接。
13.如权利要求3所述的半导体器件，其中所述多个电源焊盘包括馈送有接地电平的GND焊盘，以及
其中所述第三和第四互连与所述GND焊盘连接。
14.如权利要求3所述的半导体器件，还包括：
第一附加互连，平行于所述第一互连临近于所述第一互连设置；以及
第二附加互连，平行于所述第二互连临近于所述第二互连设置；
其中所述多个电源焊盘包括：
馈送有电源电平的VDD焊盘；以及
馈送有接地电平的GND焊盘；以及
其中所述第一和第二互连与所述VDD焊盘电连接，以及
其中所述第一和第二附加互连与所述GND焊盘电连接。
15.如权利要求3所述的半导体器件，还包括：
第三附加互连，平行于所述第三互连临近于所述第三互连设置；以及
第四附加互连，平行于所述第四互连临近于所述第四互连设置；
其中所述多个电源焊盘包括：
馈送有电源电平的VDD焊盘；以及
馈送有接地电平的GND焊盘；以及
其中所述第三和第四互连与所述VDD焊盘电连接，以及
其中所述第三和第四附加互连与所述GND焊盘电连接。
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