JP2580065B2 - 大規模集積回路の電源配線方法 - Google Patents
大規模集積回路の電源配線方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路の電源配線方法に関し、特
に、大規模集積回路の内部に組込む論理回路，記憶回路
を規模により、チップサイズ（外形寸法）が異なる大規
模集積回路ファミリー、例えば、ゲートアレイLSIなど
の大規模集積回路を設計する場合において、電源給電を
行う電源配線の配線設計を効率的に行う大規模集積回路
の電源配線方法に関するものである。
に、大規模集積回路の内部に組込む論理回路，記憶回路
を規模により、チップサイズ（外形寸法）が異なる大規
模集積回路ファミリー、例えば、ゲートアレイLSIなど
の大規模集積回路を設計する場合において、電源給電を
行う電源配線の配線設計を効率的に行う大規模集積回路
の電源配線方法に関するものである。
従来、大規模集積回路における電源給電配線の配線設
定の設計手法、例えば、固定チャネル方式のゲートアレ
イLSIの場合における電源配線の設計方法は、各チップ
サイズ毎に電源配線の配線幅，設置場所，設置本数など
の配線設計データが予め決められており、これらの予め
決められた電源配線の配線幅，設置場所，配置本数など
の基本の配線設計データを用いて電源配線設計が行なわ
れる。これらの配線設計データを用いて行なわれた電源
配線は、実効的に使われる論理回路，記憶回路などの機
能回路の実効動作時の必要電源の規模によらず、固定的
に予め定められているものである。
定の設計手法、例えば、固定チャネル方式のゲートアレ
イLSIの場合における電源配線の設計方法は、各チップ
サイズ毎に電源配線の配線幅，設置場所，設置本数など
の配線設計データが予め決められており、これらの予め
決められた電源配線の配線幅，設置場所，配置本数など
の基本の配線設計データを用いて電源配線設計が行なわ
れる。これらの配線設計データを用いて行なわれた電源
配線は、実効的に使われる論理回路，記憶回路などの機
能回路の実効動作時の必要電源の規模によらず、固定的
に予め定められているものである。
電源配線の配線幅を、消費電力値に応じて変化させる
電源配線設計の手法としては、例えば、特開昭60−1738
55号公報に記載されている集積回路の技術が知られてい
る。この集積回路の技術では、論理回路，記憶回路の消
費電力値に略比例して、電源配線幅を変化させるように
して集積回路を構成している。
電源配線設計の手法としては、例えば、特開昭60−1738
55号公報に記載されている集積回路の技術が知られてい
る。この集積回路の技術では、論理回路，記憶回路の消
費電力値に略比例して、電源配線幅を変化させるように
して集積回路を構成している。
集積回路を構成する機能デバイスとしてCMOS（Comple
mentary Metal Oxide Semiconductor）回路の論理回
路，記憶回路などで構成されるLSIでは、動作周波数が
消費電力値を示すパラメータとなるので、この場合に
は、動作周波数に応じて電源配線の配線幅を変えた設計
が行なわれた集積回路となる。
mentary Metal Oxide Semiconductor）回路の論理回
路，記憶回路などで構成されるLSIでは、動作周波数が
消費電力値を示すパラメータとなるので、この場合に
は、動作周波数に応じて電源配線の配線幅を変えた設計
が行なわれた集積回路となる。
〔発明が解決しようとする課題〕 しかし、大規模集積回路の消費電力は、大規模集積回
路に搭載する（組込む）論理回路あるいは記憶回路など
の機能回路の規模、動作周波数などによって変化する。
したがって、上述の電源配線設計の手法によると、大規
模集積回路の電源給電配線は消費電力に応じて仕様を変
更しなければならない。大規模集積回路ファミリーとし
て、CMOSゲートアレイのLSIを製造する場合、集積規模
によってチップサイズが異なってくるため、仕様状況を
考慮した最適な電源給電配線の仕様を設計しようとする
と、その電源配線設計を行う場合の手法が複雑化する。
路に搭載する（組込む）論理回路あるいは記憶回路など
の機能回路の規模、動作周波数などによって変化する。
したがって、上述の電源配線設計の手法によると、大規
模集積回路の電源給電配線は消費電力に応じて仕様を変
更しなければならない。大規模集積回路ファミリーとし
て、CMOSゲートアレイのLSIを製造する場合、集積規模
によってチップサイズが異なってくるため、仕様状況を
考慮した最適な電源給電配線の仕様を設計しようとする
と、その電源配線設計を行う場合の手法が複雑化する。
また、上述の電源配線設計の手法によると、ゲートア
レイLSIの電源給電配線設計の設定を行う場合、実効的
に使われる論理回路，記憶回路の実効動作時の規模が考
慮されないので、電源配線の電気特性の必要特性に対し
余裕を有するように設計を行わなければならない。この
ため、一般的には余分な設計の電源配線の設定をしてい
る。
レイLSIの電源給電配線設計の設定を行う場合、実効的
に使われる論理回路，記憶回路の実効動作時の規模が考
慮されないので、電源配線の電気特性の必要特性に対し
余裕を有するように設計を行わなければならない。この
ため、一般的には余分な設計の電源配線の設定をしてい
る。
計算機処理による自動設計によって電源配線を行う場
合、論理回路の動作周波数によって電源給電配線の配線
幅を設定するには、当該論理回路の配線場所毎に論理回
路の動作をシミュレーションしなければならないため、
自動設計のアルゴリズム化が困難となる。
合、論理回路の動作周波数によって電源給電配線の配線
幅を設定するには、当該論理回路の配線場所毎に論理回
路の動作をシミュレーションしなければならないため、
自動設計のアルゴリズム化が困難となる。
本発明は、これらの問題点を解決するためになされた
ものである。
ものである。
本発明の目的は、大規模集積回路の内部に組込む論理
回路，記憶回路の規模により、チップサイズが異なる大
規模集積回路ファミリーの大規模集積回路を設計する場
合において、電源給電を行う電源配線の配線設計を効率
的に行う大規模集積回路の電源配線方法を提供すること
にある。
回路，記憶回路の規模により、チップサイズが異なる大
規模集積回路ファミリーの大規模集積回路を設計する場
合において、電源給電を行う電源配線の配線設計を効率
的に行う大規模集積回路の電源配線方法を提供すること
にある。
上記目的を達成するため、本発明の大規模集積回路の
電源配線方法は、大規模集積回路の要素として組込む機
能回路群と、前記機能回路群の間を接続する信号配線
と、電源給電配電とを有し、組込む機能回路群の集積規
模により、チップサイズが異なる構造となる大規模集積
回路ファミリーの大規模集積回路の電源配線方法であっ
て、組込む機能回路群を集積した集積回路チップの集積
回路領域の上部に、縦方向に上端から下端まで特定の間
隔で縦方向の電源給電配線を設定し、横方向に左端から
右端まで特定の間隔で横方向の電源給電配線を設定し、
縦方向および横方向の電源給電配線の配線間隔を固定
し、チップサイズ，実効使用機能回路数，機能回路消費
電力のパラメータに応じて、電源給電配線の電源配線幅
をそれぞれ変更して設定することを特徴とする。
電源配線方法は、大規模集積回路の要素として組込む機
能回路群と、前記機能回路群の間を接続する信号配線
と、電源給電配電とを有し、組込む機能回路群の集積規
模により、チップサイズが異なる構造となる大規模集積
回路ファミリーの大規模集積回路の電源配線方法であっ
て、組込む機能回路群を集積した集積回路チップの集積
回路領域の上部に、縦方向に上端から下端まで特定の間
隔で縦方向の電源給電配線を設定し、横方向に左端から
右端まで特定の間隔で横方向の電源給電配線を設定し、
縦方向および横方向の電源給電配線の配線間隔を固定
し、チップサイズ，実効使用機能回路数，機能回路消費
電力のパラメータに応じて、電源給電配線の電源配線幅
をそれぞれ変更して設定することを特徴とする。
また、電源給電配線の電源配線幅を固定し、チップサ
イズ，実効使用機能回路数，機能回路消費電力のパラメ
ータに応じて、縦方向と横方向の電源給電配線の配線間
隔をそれぞれ変更して設定する。
イズ，実効使用機能回路数，機能回路消費電力のパラメ
ータに応じて、縦方向と横方向の電源給電配線の配線間
隔をそれぞれ変更して設定する。
〔作用〕 大規模集積回路ファミリーの大規模集積回路は、大規
模集積回路の要素として組込む機能回路が予め設計され
ており、組込む機能回路群と、前記機能回路群の間を接
続する信号配線と、電源給電配線とを有し、組込む機能
回路群の集積規模により、チップサイズが異なる構造と
なる大規模集積回路である。このような大規模集積回路
ファミリーの大規模集積回路の電源配線を行う場合、組
込む機能回路群を集積した集積回路チップの集積回路領
域の上部に、まず、縦方向に上端から下端まで特定の間
隔で縦方向の電源給電配線を設定し、横方向に左端から
右端まで特定の間隔で横方向の電源給電配線を設定す
る。これにより、網目状の電源給電配線を設定する。次
に、この網目状の電源給電配線の縦方向および横方向の
配線間隔を固定し、組込む機能回路群を集積した集積回
路チップのチップサイズ，機能回路群の実効仕様機能回
路数，機能回路群の機能回路消費電力をパラメータとし
て、これらのパラメータに応じて電源給電配線の電源配
線幅を横方向および縦方向でそれぞれ変更して設定す
る。電源配線幅の決定は、予じめ関数式（設計基準計算
式）を設定しておき、上記のパラメータの変数とした当
該関数の値を算出して行う。
模集積回路の要素として組込む機能回路が予め設計され
ており、組込む機能回路群と、前記機能回路群の間を接
続する信号配線と、電源給電配線とを有し、組込む機能
回路群の集積規模により、チップサイズが異なる構造と
なる大規模集積回路である。このような大規模集積回路
ファミリーの大規模集積回路の電源配線を行う場合、組
込む機能回路群を集積した集積回路チップの集積回路領
域の上部に、まず、縦方向に上端から下端まで特定の間
隔で縦方向の電源給電配線を設定し、横方向に左端から
右端まで特定の間隔で横方向の電源給電配線を設定す
る。これにより、網目状の電源給電配線を設定する。次
に、この網目状の電源給電配線の縦方向および横方向の
配線間隔を固定し、組込む機能回路群を集積した集積回
路チップのチップサイズ，機能回路群の実効仕様機能回
路数，機能回路群の機能回路消費電力をパラメータとし
て、これらのパラメータに応じて電源給電配線の電源配
線幅を横方向および縦方向でそれぞれ変更して設定す
る。電源配線幅の決定は、予じめ関数式（設計基準計算
式）を設定しておき、上記のパラメータの変数とした当
該関数の値を算出して行う。
また別の電源配線方法では、電源給電配線の電源配線
幅を固定し、上記のパラメータに応じて電源給電配線の
配線間隔を横方向および縦方向でそれぞれ変更して設定
する。この場合にも同様にして、配線間隔の決定も予じ
め関数を設定しておき、上記のパラメータを変数とした
当該関数の値を算出して行う。単位面積当たりの電源給
電配線の本数が変えられる。
幅を固定し、上記のパラメータに応じて電源給電配線の
配線間隔を横方向および縦方向でそれぞれ変更して設定
する。この場合にも同様にして、配線間隔の決定も予じ
め関数を設定しておき、上記のパラメータを変数とした
当該関数の値を算出して行う。単位面積当たりの電源給
電配線の本数が変えられる。
具体的には、機能回路群は論理回路、記憶回路などで
あり、大規模集積回路は集積回路チップに組込む機能回
路群の規模により、外形寸法（チップサイズ）が異なる
ので、 （１）チップサイズ （２）実効的な機能回路の使用回路数 （３）論理回路動作の動作周波数、 などをパラメータにして電源給電配線の配線幅を変え、
また、電源給電配線の縦方向もしくは横方向の格子状配
線（網目状配線）の格子間隔を変えて設定する。なお、
電源給電配線の電気的特性、物理的特性の必要性に対し
ては、最適な配線幅を設定して集積回路の電源給電配線
を行う。
あり、大規模集積回路は集積回路チップに組込む機能回
路群の規模により、外形寸法（チップサイズ）が異なる
ので、 （１）チップサイズ （２）実効的な機能回路の使用回路数 （３）論理回路動作の動作周波数、 などをパラメータにして電源給電配線の配線幅を変え、
また、電源給電配線の縦方向もしくは横方向の格子状配
線（網目状配線）の格子間隔を変えて設定する。なお、
電源給電配線の電気的特性、物理的特性の必要性に対し
ては、最適な配線幅を設定して集積回路の電源給電配線
を行う。
これらの電源給電配線の配線幅、配線間隔の設定は予
じめ決められた設計基準に従った計算式により算出し、
計算機処理による電源給電配線の自動設計を行う。
じめ決められた設計基準に従った計算式により算出し、
計算機処理による電源給電配線の自動設計を行う。
このような手法により、大規模集積回路の機能回路群
を組込み配線設計を計算機処理で行う場合に、電源配線
使用を決定するための処理をアルゴリズム化である。す
なわち、既知パラメータのチップサイズ（Ｌ）、既知ま
たは未知パラメータの縦方向電源配線格子間隔（Ｍ）、
横方向電源配線格子間隔（Ｎ）、縦方向電源配線幅
（ａ）、横方向電源配線幅（ｂ）、実効的な機能回路の
回路数（Ｇ）、論理回路の動作周波数（消費電力パラメ
ータ）（Ｆ）などについて必要に応じて計算機のラン・
パラメータとして指定することにより大規模集積回路チ
ップの電源給電配線を設定する設計処理を行う。
を組込み配線設計を計算機処理で行う場合に、電源配線
使用を決定するための処理をアルゴリズム化である。す
なわち、既知パラメータのチップサイズ（Ｌ）、既知ま
たは未知パラメータの縦方向電源配線格子間隔（Ｍ）、
横方向電源配線格子間隔（Ｎ）、縦方向電源配線幅
（ａ）、横方向電源配線幅（ｂ）、実効的な機能回路の
回路数（Ｇ）、論理回路の動作周波数（消費電力パラメ
ータ）（Ｆ）などについて必要に応じて計算機のラン・
パラメータとして指定することにより大規模集積回路チ
ップの電源給電配線を設定する設計処理を行う。
例えば、チップサイズ（Ｌ）毎に電源配線格子間隔
（M,N）を決めておき、実効的な機能回路数（Ｇ）、論
理動作の動作周波数（Ｆ）を計算機のラン・パラメータ
として指定することにより、電源配線幅（a,b）を、あ
らかじめ設定しておいた計算式;a,b＝f1（L,M,N,G,F）
により算出し、または数値テーブルに基づき導出する。
（M,N）を決めておき、実効的な機能回路数（Ｇ）、論
理動作の動作周波数（Ｆ）を計算機のラン・パラメータ
として指定することにより、電源配線幅（a,b）を、あ
らかじめ設定しておいた計算式;a,b＝f1（L,M,N,G,F）
により算出し、または数値テーブルに基づき導出する。
また、チップサイズ（Ｌ）毎に電源配線幅（a,b）を
決めておき、実効的な機能回路数（Ｇ）、論理動作の動
作周波数（Ｆ）を計算機のラン・パラメータとして指定
することにより、電源配線格子間隔（M,N）を、あらか
じめ設定しておいた計算式;M,N＝f2（L,a,b,G,F）によ
り算出し、また、数値テーブルに基づき導出する。
決めておき、実効的な機能回路数（Ｇ）、論理動作の動
作周波数（Ｆ）を計算機のラン・パラメータとして指定
することにより、電源配線格子間隔（M,N）を、あらか
じめ設定しておいた計算式;M,N＝f2（L,a,b,G,F）によ
り算出し、また、数値テーブルに基づき導出する。
このようにして、求めた電源配線幅a,bもしくは電源
配線格子間隔M,Nに基づき電源配線仕様を決定し大規模
集積回路チップの実装設計を行う。これにより、計算機
処理により効率よく電源配線を行うことができる。
配線格子間隔M,Nに基づき電源配線仕様を決定し大規模
集積回路チップの実装設計を行う。これにより、計算機
処理により効率よく電源配線を行うことができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
第１図は、本発明の一実施例にかかる大規模集積回路
の電源給電配線の例を示す平面図であり、また、第２図
は、本発明の他の実施例にかかる大規模集積回路の電源
給電配線の例を示す平面図である。第１図および第２図
において、１はLSIチップ、２は入出力バッファ配置領
域、３は論理回路あるいは記憶回路などの機能回路を配
置する内部領域である。４は電源給電配線、５はボンデ
ィングパッドである。また、６は縦方向の格子状電源配
線、７は、横方向の格子状電源配線である。電源給電配
線４および格子状電源配線6,7については、一般には、
接地電位のGNDを含め複数種の電位に対しての電源給電
配線があるが、ここでは説明の簡略化のために一種類の
電源給電配線の構成について説明する。
の電源給電配線の例を示す平面図であり、また、第２図
は、本発明の他の実施例にかかる大規模集積回路の電源
給電配線の例を示す平面図である。第１図および第２図
において、１はLSIチップ、２は入出力バッファ配置領
域、３は論理回路あるいは記憶回路などの機能回路を配
置する内部領域である。４は電源給電配線、５はボンデ
ィングパッドである。また、６は縦方向の格子状電源配
線、７は、横方向の格子状電源配線である。電源給電配
線４および格子状電源配線6,7については、一般には、
接地電位のGNDを含め複数種の電位に対しての電源給電
配線があるが、ここでは説明の簡略化のために一種類の
電源給電配線の構成について説明する。
電源給電配線４は、入出力バッファゲート用電源配線
としてLSIの四辺に沿ってリング状に配線されており、
ボンディングパッド５を介してLSIの外部給電系に接続
されている。また、リング状の電源給電配線４から縦方
向の格子状電源配線６と、横方向の格子状電源配線７が
内部領域３の給電のために縦横に配線されている。内部
領域３の中には論理回路あるいは記憶回路などの各々の
機能回路群のブロークの領域８が設けられている。１点
鎖線の枠が回路群の集まりを示すブロックである。第１
図に示す大規模集積回路のLSIチップ１における電源給
電のための各々の配線は、縦方向の格子状電源配線６お
よび横方向の格子状電源配線７の各々の配線幅（x,y）
と配線間隔（X,Y）が、内部領域３の中に配置された機
能回路群のブロック領域８における論理回路あるいは記
憶回路の実効的な数、回路の動作周波数等をパラメータ
にして変更される。
としてLSIの四辺に沿ってリング状に配線されており、
ボンディングパッド５を介してLSIの外部給電系に接続
されている。また、リング状の電源給電配線４から縦方
向の格子状電源配線６と、横方向の格子状電源配線７が
内部領域３の給電のために縦横に配線されている。内部
領域３の中には論理回路あるいは記憶回路などの各々の
機能回路群のブロークの領域８が設けられている。１点
鎖線の枠が回路群の集まりを示すブロックである。第１
図に示す大規模集積回路のLSIチップ１における電源給
電のための各々の配線は、縦方向の格子状電源配線６お
よび横方向の格子状電源配線７の各々の配線幅（x,y）
と配線間隔（X,Y）が、内部領域３の中に配置された機
能回路群のブロック領域８における論理回路あるいは記
憶回路の実効的な数、回路の動作周波数等をパラメータ
にして変更される。
例えば、実効的な回路数が多く、あるいは回路の動作
周波数が高い場合には、第１図に示すように、格子状電
源配線6,7の縦方向の格子間隔X,横方向の格子間隔Ｙを
小さくし、または、縦方向の配線幅x,横方向の配線幅ｙ
を大きくする。
周波数が高い場合には、第１図に示すように、格子状電
源配線6,7の縦方向の格子間隔X,横方向の格子間隔Ｙを
小さくし、または、縦方向の配線幅x,横方向の配線幅ｙ
を大きくする。
逆に、実効的な回路数が少なく、あるいは回路の動作
周波数が高くない場合には、格子状電源配線6,7の縦方
向の格子間隔X,横方向の格子間隔Ｙは大きくし、また、
縦方向の配線幅x,横方向の配線幅ｙは小さくするように
変更する。この場合、例えば、第２図に示すように、格
子状電源配線6,7の縦方向の格子間隔X,横方向の格子間
隔Ｙは固定して（第１図のLSIと同じ格子間隔で固定し
て）、少ない実効的な回路数に応じて、縦方向の格子状
電源配線６の配線幅ｘ′のみを小さくするように変更す
る。
周波数が高くない場合には、格子状電源配線6,7の縦方
向の格子間隔X,横方向の格子間隔Ｙは大きくし、また、
縦方向の配線幅x,横方向の配線幅ｙは小さくするように
変更する。この場合、例えば、第２図に示すように、格
子状電源配線6,7の縦方向の格子間隔X,横方向の格子間
隔Ｙは固定して（第１図のLSIと同じ格子間隔で固定し
て）、少ない実効的な回路数に応じて、縦方向の格子状
電源配線６の配線幅ｘ′のみを小さくするように変更す
る。
第３図は、本発明の別の実施例にかかる大規模集積回
路の電源給電配線の例を示す平面図であり、第４図は、
本発明の別の他の実施例にかかる大規模集積回路の電源
給電配線の例を示す平面図である。
路の電源給電配線の例を示す平面図であり、第４図は、
本発明の別の他の実施例にかかる大規模集積回路の電源
給電配線の例を示す平面図である。
第３図の大規模集積回路21および第４図に示す大規模
集積回路22の電源給電配線の例は、格子状電源配線の配
線幅を固定して、格子状電源配線の縦方向の格子間隔Ｘ
および横方向の格子間隔Ｙを変化する例である。第３図
の大規模集積回路21および第４図に示す大規模集積回路
22は、共に同一ゲートアレイファミリーの同一チップサ
イズ品である。縦方向の格子状電源配線26の配線幅ａと
横方向の格子状電源配線27の配線幅ｂは、第３図の大規
模集積回路21と第４図の大規模集積回路22で同じにし
て、縦方向の格子状電源配線26の格子間隔および横方向
の格子状電源配線27を、内部領域23の中に配置された論
理回路あるいは記憶回路の記憶回路28の実効的な回路
数、回路の動作周波数等をパラメータにして、これに対
応して変更している。例えば、実効的な回路数が多く、
回路の動作周波数が高い場合には、第３図の大規模集積
回路21のように、縦方向格子間隔Ｍおよび横方向格子間
隔Ｎを小さくする。また、第４図の大規模集積回路22の
ように、実効的な可能回路28の回路数が少なく、回路の
動作周波数が低い場合には、縦方向格子間隔Ｍ′および
横方向格子間隔Ｎ′を大きくする。
集積回路22の電源給電配線の例は、格子状電源配線の配
線幅を固定して、格子状電源配線の縦方向の格子間隔Ｘ
および横方向の格子間隔Ｙを変化する例である。第３図
の大規模集積回路21および第４図に示す大規模集積回路
22は、共に同一ゲートアレイファミリーの同一チップサ
イズ品である。縦方向の格子状電源配線26の配線幅ａと
横方向の格子状電源配線27の配線幅ｂは、第３図の大規
模集積回路21と第４図の大規模集積回路22で同じにし
て、縦方向の格子状電源配線26の格子間隔および横方向
の格子状電源配線27を、内部領域23の中に配置された論
理回路あるいは記憶回路の記憶回路28の実効的な回路
数、回路の動作周波数等をパラメータにして、これに対
応して変更している。例えば、実効的な回路数が多く、
回路の動作周波数が高い場合には、第３図の大規模集積
回路21のように、縦方向格子間隔Ｍおよび横方向格子間
隔Ｎを小さくする。また、第４図の大規模集積回路22の
ように、実効的な可能回路28の回路数が少なく、回路の
動作周波数が低い場合には、縦方向格子間隔Ｍ′および
横方向格子間隔Ｎ′を大きくする。
この時、縦方向格子間隔Ｍおよび横方向格子間隔Ｎを
定めるための計算式は、例えば、アルゴリズム的には、 M,N∝ｆ（a,b,L,G,F） ただし、L;チップサイズ a;縦方向電源配線幅 b;横方向電源配線幅 G;実効的な論理回路，記憶回路数 F;論理の動作周波数（消費電力） となり、電源配線の設計のベースは、上記の計算式を算
出するアルゴリズムの処理となる。
定めるための計算式は、例えば、アルゴリズム的には、 M,N∝ｆ（a,b,L,G,F） ただし、L;チップサイズ a;縦方向電源配線幅 b;横方向電源配線幅 G;実効的な論理回路，記憶回路数 F;論理の動作周波数（消費電力） となり、電源配線の設計のベースは、上記の計算式を算
出するアルゴリズムの処理となる。
第５図および第６図は、それぞれ本発明の更に別の実
施例にかかる大規模集積回路の電源給電配線の例を示す
平面図である。第５図の大規模集積回路31および第６図
の大規模集積回路32の電源給電配線の例は、チップサイ
ズが異なる場合の格子状電源配線の配線設計の例を示し
ている。
施例にかかる大規模集積回路の電源給電配線の例を示す
平面図である。第５図の大規模集積回路31および第６図
の大規模集積回路32の電源給電配線の例は、チップサイ
ズが異なる場合の格子状電源配線の配線設計の例を示し
ている。
第５図の大規模集積回路31と第６図の大規模集積回路
32は、同一ゲートアレイファミリーであるが、組込み機
能回路群の数が異なり、それぞれにチップサイズが異な
る場合である。大規模集積回路31の縦方向の格子状電源
配線34の配線間隔Ｍと横方向の格子状電源配線35の配線
間隔Ｎは、大規模集積回路32の縦方向の格子状電源配線
36の配線間隔Ｍと横方向の格子状電源配線37の配線間隔
Ｎと同じにして、縦方向の格子状電源配線34の配線幅ａ
および横方向の格子状電源配線35の配線幅ｂを、チップ
サイズ，内部領域３の中に配置された論理回路あるいは
記憶回路の機能回路群の実効的な数、回路の動作周波数
等をパラメータにして変更したものである。チップサイ
ズが大きい場合，実効的な回路数が多い場合，また、回
路の動作周波数が高い場合には、第５図の大規模集積回
路31のように、縦方向の格子状電源配線34と配線幅ａお
よび横方向の格子状電源配線35の配線幅ｂを大きくす
る。また逆に、第６図の大規模集積回路32のように、チ
ップサイズが小さい場合，実効的な回路数が少ない場
合，また、回路の動作周波数が低い場合には、縦方向の
格子状電源配線36の配線幅ａ′および横方向の格子状電
源配線37の配線幅ｂ′を小さくしている。
32は、同一ゲートアレイファミリーであるが、組込み機
能回路群の数が異なり、それぞれにチップサイズが異な
る場合である。大規模集積回路31の縦方向の格子状電源
配線34の配線間隔Ｍと横方向の格子状電源配線35の配線
間隔Ｎは、大規模集積回路32の縦方向の格子状電源配線
36の配線間隔Ｍと横方向の格子状電源配線37の配線間隔
Ｎと同じにして、縦方向の格子状電源配線34の配線幅ａ
および横方向の格子状電源配線35の配線幅ｂを、チップ
サイズ，内部領域３の中に配置された論理回路あるいは
記憶回路の機能回路群の実効的な数、回路の動作周波数
等をパラメータにして変更したものである。チップサイ
ズが大きい場合，実効的な回路数が多い場合，また、回
路の動作周波数が高い場合には、第５図の大規模集積回
路31のように、縦方向の格子状電源配線34と配線幅ａお
よび横方向の格子状電源配線35の配線幅ｂを大きくす
る。また逆に、第６図の大規模集積回路32のように、チ
ップサイズが小さい場合，実効的な回路数が少ない場
合，また、回路の動作周波数が低い場合には、縦方向の
格子状電源配線36の配線幅ａ′および横方向の格子状電
源配線37の配線幅ｂ′を小さくしている。
配線幅の求め方は、例えば、縦方向および横方向の格
子状電源配線に囲まれた領域をブロックとして、第５図
の大規模集積回路31に示すように、チップサイズが大き
い場合の横方向のブロック数をｍとし、縦方向のブロッ
ク数をｎとし、第６図の大規模集積回路32に示すよう
に、チップサイズが小さい場合の横方向のブロック数を
ｍ′とし、縦方向のブロック数をｎ′とするとき、電源
配線幅を決定するパラメータは、LSIチップ一辺あたり
の消費電流を求め、このパラメータにより電源配線幅を
決定する。消費電流は、電源配線の１網目部分を１ブロ
ックとし、１ブロックあたりの平均的な消費電流をＩと
すると、第５図の大規模集積回路31のLSIチップ一辺あ
たりの消費電流Iwは、 となる。また、第６図の大規模集積回路32におけるLSI
チップ一辺あたりの消費電流Iw′は、 となる。ここで、例えば、ｍ＝ｎ＝6,m′＝ｎ′＝４と
すると、Iw/Iw′＝1.5となる。概略計算ではあるが、第
５図の大規模集積回路31は、第６図の大規模集積回路32
の約1.5倍の電源配線幅が必要であることになる。
子状電源配線に囲まれた領域をブロックとして、第５図
の大規模集積回路31に示すように、チップサイズが大き
い場合の横方向のブロック数をｍとし、縦方向のブロッ
ク数をｎとし、第６図の大規模集積回路32に示すよう
に、チップサイズが小さい場合の横方向のブロック数を
ｍ′とし、縦方向のブロック数をｎ′とするとき、電源
配線幅を決定するパラメータは、LSIチップ一辺あたり
の消費電流を求め、このパラメータにより電源配線幅を
決定する。消費電流は、電源配線の１網目部分を１ブロ
ックとし、１ブロックあたりの平均的な消費電流をＩと
すると、第５図の大規模集積回路31のLSIチップ一辺あ
たりの消費電流Iwは、 となる。また、第６図の大規模集積回路32におけるLSI
チップ一辺あたりの消費電流Iw′は、 となる。ここで、例えば、ｍ＝ｎ＝6,m′＝ｎ′＝４と
すると、Iw/Iw′＝1.5となる。概略計算ではあるが、第
５図の大規模集積回路31は、第６図の大規模集積回路32
の約1.5倍の電源配線幅が必要であることになる。
次に、LSIチップの特定部分に大規模論理ブロック、
あるいは大規模記憶機能ブロック（これらを総称してマ
クロブロックという）を組込む場合の大規模集積回路の
電源配線方法について説明する。
あるいは大規模記憶機能ブロック（これらを総称してマ
クロブロックという）を組込む場合の大規模集積回路の
電源配線方法について説明する。
第７図および第８図は、マクロブロックを含む大規模
集積回路の電源給電配線の例を説明する平面図である。
集積回路の電源給電配線の例を説明する平面図である。
この大規模集積回路の電源配線の例は、チップ右下部
にマクロブロックが組込みまれる場合の大規模集積回路
の格子状電源配線の電源配線の設計例を示している。ま
ず、第７図に示すように、マクロブロックを内蔵しない
場合の大規模集積回路41の電源配線を、上述と同様な電
源配線方法により縦方向の格子状電源配線44および横方
向の格子状電源配線45の格子間隔，配線幅を変化させて
設定する。次に、大規模集積回路41の集積回路チップの
右下部分の領域50にマクロブロックを配置するための電
源配線の配線幅など変更する配線設計を行う。マクロブ
ロックを領域50に配置した場合の電源配線は、組込みれ
るマクロブロックが必要とする電源供給を行うための電
源配線を行うこととなる。このため、第７図に示す大規
模集積回路41におけるマクロブロックが占有する領域50
にある電源配線部分51と同一面積に相当する電源配線を
加算して補強する電源配線を、マクロブロックの配置す
る領域50の周辺に備える電源配線の設計となる。
にマクロブロックが組込みまれる場合の大規模集積回路
の格子状電源配線の電源配線の設計例を示している。ま
ず、第７図に示すように、マクロブロックを内蔵しない
場合の大規模集積回路41の電源配線を、上述と同様な電
源配線方法により縦方向の格子状電源配線44および横方
向の格子状電源配線45の格子間隔，配線幅を変化させて
設定する。次に、大規模集積回路41の集積回路チップの
右下部分の領域50にマクロブロックを配置するための電
源配線の配線幅など変更する配線設計を行う。マクロブ
ロックを領域50に配置した場合の電源配線は、組込みれ
るマクロブロックが必要とする電源供給を行うための電
源配線を行うこととなる。このため、第７図に示す大規
模集積回路41におけるマクロブロックが占有する領域50
にある電源配線部分51と同一面積に相当する電源配線を
加算して補強する電源配線を、マクロブロックの配置す
る領域50の周辺に備える電源配線の設計となる。
この結果、マクロブロックを含む大規模集積回路42の
電源給電配線は、第８図に示すような構造となり、マク
ロブロックを配置する領域50の周囲の電源配線46は、他
の通常の格子状電源配線44,45の配線幅a,bに比べて、横
方向の電源配線幅は３倍の配線幅（3a）を持ち、縦方向
の電源配線幅は２倍にあたる配線幅（2b）を持つ電源配
線となる。
電源給電配線は、第８図に示すような構造となり、マク
ロブロックを配置する領域50の周囲の電源配線46は、他
の通常の格子状電源配線44,45の配線幅a,bに比べて、横
方向の電源配線幅は３倍の配線幅（3a）を持ち、縦方向
の電源配線幅は２倍にあたる配線幅（2b）を持つ電源配
線となる。
また、第８図の大規模集積回路においては、中央部の
クロック供給源などの機能回路を備える領域71で、特に
特異的に消費電力が大きい特定部分については、更に補
強電源配線60を設け、当該特定部分のブロックの領域71
の網目の面積を小さくする形で電源を補強する。
クロック供給源などの機能回路を備える領域71で、特に
特異的に消費電力が大きい特定部分については、更に補
強電源配線60を設け、当該特定部分のブロックの領域71
の網目の面積を小さくする形で電源を補強する。
以上、説明したように、本実施例の電源配線方法によ
って、計算機処理により求めた電源配線幅a,bもしくは
電源配線格子間隔M,Nに基づき電源配線仕様を決定し大
規模集積回路チップの実装設計を行うことにより、計算
機処理による効率的な電源配線を行うことができる。
って、計算機処理により求めた電源配線幅a,bもしくは
電源配線格子間隔M,Nに基づき電源配線仕様を決定し大
規模集積回路チップの実装設計を行うことにより、計算
機処理による効率的な電源配線を行うことができる。
具体的に言えば、例えば、CMOS回路は論理回路あるい
は記憶回路の動作周波数に依存して消費電力が変化し、
また、ゲートアレイLSIはアレイ状に設けられた回路群
のうち実際に使用する回路分しか電力を消費しないた
め、大規模集積回路の一例としてCMOSゲートアレイLSI
を設計する場合、全ての品種をカバーすべく電源配線を
設計すると、どうしても過剰の電源配線をもたざるを得
なくなる。LSIチップ上の電源配線が占有する領域は設
計使用にもよるが、CMOSゲートアレイLSIの場合では、L
SIチップの10％前後〜15％にも達する。電源配線の占有
する領域が大きいと、論理回路あるいは記憶回路の実装
設計の処理では、各機能回路群の配置、配線処理の効率
が著しく低下することになる。このため、本実施例によ
うに、品種ごとのチップサイズ、実効回路数、消費電力
を考慮して、最適な電源配線を設計することにより、LS
Iの実装効率を向上させることができる。
は記憶回路の動作周波数に依存して消費電力が変化し、
また、ゲートアレイLSIはアレイ状に設けられた回路群
のうち実際に使用する回路分しか電力を消費しないた
め、大規模集積回路の一例としてCMOSゲートアレイLSI
を設計する場合、全ての品種をカバーすべく電源配線を
設計すると、どうしても過剰の電源配線をもたざるを得
なくなる。LSIチップ上の電源配線が占有する領域は設
計使用にもよるが、CMOSゲートアレイLSIの場合では、L
SIチップの10％前後〜15％にも達する。電源配線の占有
する領域が大きいと、論理回路あるいは記憶回路の実装
設計の処理では、各機能回路群の配置、配線処理の効率
が著しく低下することになる。このため、本実施例によ
うに、品種ごとのチップサイズ、実効回路数、消費電力
を考慮して、最適な電源配線を設計することにより、LS
Iの実装効率を向上させることができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
以上、説明したように、本発明の大規模集積回路の電
源配線方法によれば、電源給電配線の仕様の設定のため
のパラメータの一部を、実装設計の処理を行うときの計
算機によるラン・パラメータとして指定することによ
り、CMOSゲートアレイLSI等のような、チップサイズ，
実効的な仕様回路数、動作周波数等が品種によって異な
るような大規模集積回路ファミリーの電源給電配線の最
適仕様を容易に設定ができるようになる。
源配線方法によれば、電源給電配線の仕様の設定のため
のパラメータの一部を、実装設計の処理を行うときの計
算機によるラン・パラメータとして指定することによ
り、CMOSゲートアレイLSI等のような、チップサイズ，
実効的な仕様回路数、動作周波数等が品種によって異な
るような大規模集積回路ファミリーの電源給電配線の最
適仕様を容易に設定ができるようになる。
その結果、LSIチップ上の電源配線占有面積を必要最
低限に押さえることができ、LSIの実装効率を向上させ
るとともに、逆に電源給電配線の不足によるLSIの信頼
度の低下を防止することができる。
低限に押さえることができ、LSIの実装効率を向上させ
るとともに、逆に電源給電配線の不足によるLSIの信頼
度の低下を防止することができる。
第１図は、本発明の一実施例にかかる大規模集積回路の
電源給電配線の例を示す平面図、 第２図は、本発明の他の実施例にかかる大規模集積回路
の電源給電配線の例を示す平面図、 第３図は、本発明の別の実施例にかかる大規模集積回路
の電源給電配線の例を示す平面図、 第４図は、本発明の別の実施例にかかる大規模集積回路
の電源給電配線の例を示す平面図、 第５図および第６図は、それぞれ本発明の更に別の実施
例にかかる大規模集積回路の電源給電配線の例を示す平
面図、 第７図および第８図は、マクロブロックを含む大規模集
積回路の電源給電配線の例を説明する平面図である。 図中、１……集積回路チップ、２……入出力バッファ配
置領域、３……内部回路領域、４……電源給電配線、５
……ボンディングパット、６……縦方向電源配線、７…
…横方向踏源配線、８……内部論理回路ブロック。
電源給電配線の例を示す平面図、 第２図は、本発明の他の実施例にかかる大規模集積回路
の電源給電配線の例を示す平面図、 第３図は、本発明の別の実施例にかかる大規模集積回路
の電源給電配線の例を示す平面図、 第４図は、本発明の別の実施例にかかる大規模集積回路
の電源給電配線の例を示す平面図、 第５図および第６図は、それぞれ本発明の更に別の実施
例にかかる大規模集積回路の電源給電配線の例を示す平
面図、 第７図および第８図は、マクロブロックを含む大規模集
積回路の電源給電配線の例を説明する平面図である。 図中、１……集積回路チップ、２……入出力バッファ配
置領域、３……内部回路領域、４……電源給電配線、５
……ボンディングパット、６……縦方向電源配線、７…
…横方向踏源配線、８……内部論理回路ブロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 年宏 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 平１−204444（ＪＰ，Ａ) 特開 平１−152642（ＪＰ，Ａ) 特開 平２−177345（ＪＰ，Ａ)
Claims (5)
- 【請求項１】大規模集積回路の要素として組込む機能回
路群と、前記機能回路群の間を接続する信号配線と、電
源給電配線とを有し、組込む機能回路群の集積規模によ
り、チップサイズが異なる構造となる大規模集積回路フ
ァミリーの大規模集積回路の電源配線方法であって、組
込む機能回路群を集積した集積回路チップの集積回路領
域の上部に、縦方向に上端から下端まで特定の間隔で縦
方向の電源給電配線を設定し、横方向に左端から右端ま
で特定の間隔で横方向の電源給電配線を設定し、縦方向
および横方向の電源給電配線の配線間隔を固定し、チッ
プサイズ，実効使用機能回路数，機能回路消費電力のパ
ラメータに応じて、電源給電配線の電源配線幅をそれぞ
れ変更して設定することを特徴とする大規模集積回路の
電源配線方法。 - 【請求項２】大規模集積回路の要素として組込む機能回
路群と、前記機能回路群の間を接続する信号配線と、電
源給電配線とを有し、組込む機能回路群の集積規模によ
り、チップサイズが異なる構造となる大規模集積回路フ
ァミリーの大規模集積回路の電源配線方法であって、組
込む機能回路群を集積した集積回路チップの集積回路領
域の上部に、縦方向に上端から下端まで特定の間隔で縦
方向の電源給電配線を設定し、横方向に左端から右端ま
で特定の間隔で横方向の電源給電配線を設定し、電源給
電配線の電源配線幅を固定し、チップサイズ，実効使用
機能回路数，機能回路消費電力のパラメータに応じて、
縦方向と横方向の電源給電配線の配線間隔をそれぞれ変
更して設定することを特徴とする大規模集積回路の電源
配線方法。 - 【請求項３】機能回路群は、論理回路，記憶回路，入出
力バッファであり、機能回路消費電力は論理回路の消費
電力であることを特徴とする請求項１または請求項２に
記載された大規模集積回路の電源配線方法。 - 【請求項４】集積回路チップの特定部分の機能回路が他
部分より特異的に消費電力が大きい場合、当該特定部分
の機能回路の近傍の電源給電配線に、更に補強電源配線
を追加設定することを特徴とする請求項１または請求項
２に記載された大規模集積回路の電源配線方法。 - 【請求項５】大規模集積回路の要素として組込む機能回
路群に大規模機能ブロックを含む場合、当該大規模機能
ブロックが配設される特定領域に対しては、該特定領域
を通常の機能回路とした場合の領域内の網目状の電源給
電配線が占める配線面積分を補強電源配線分として加算
した電源供給配線を前記特定領域の周囲に設定すること
を特徴とする請求項１または請求項２に記載された大規
模集積回路の電源配線方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189237A JP2580065B2 (ja) | 1990-07-17 | 1990-07-17 | 大規模集積回路の電源配線方法 |
| KR1019910011986A KR950005970B1 (ko) | 1990-07-17 | 1991-07-15 | 대규모집적회로의 전원배선방법 |
| US07/731,616 US5145800A (en) | 1990-07-17 | 1991-07-17 | Method of wiring for power supply to large-scale integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189237A JP2580065B2 (ja) | 1990-07-17 | 1990-07-17 | 大規模集積回路の電源配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0475370A JPH0475370A (ja) | 1992-03-10 |
| JP2580065B2 true JP2580065B2 (ja) | 1997-02-12 |
Family
ID=16237905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189237A Expired - Lifetime JP2580065B2 (ja) | 1990-07-17 | 1990-07-17 | 大規模集積回路の電源配線方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5145800A (ja) |
| JP (1) | JP2580065B2 (ja) |
| KR (1) | KR950005970B1 (ja) |
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|---|---|---|---|---|
| JPH04186866A (ja) * | 1990-11-21 | 1992-07-03 | Fujitsu Ltd | 半導体装置における電源線の配線方法及び電源配線決定装置 |
| JP2989965B2 (ja) * | 1992-08-06 | 1999-12-13 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| US5482897A (en) * | 1994-07-19 | 1996-01-09 | Lsi Logic Corporation | Integrated circuit with on-chip ground plane |
| JP3747968B2 (ja) * | 1996-12-16 | 2006-02-22 | 富士通株式会社 | 集積回路装置 |
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| US6111310A (en) * | 1998-09-30 | 2000-08-29 | Lsi Logic Corporation | Radially-increasing core power bus grid architecture |
| US7016794B2 (en) * | 1999-03-16 | 2006-03-21 | Lsi Logic Corporation | Floor plan development electromigration and voltage drop analysis tool |
| KR20020035284A (ko) * | 2000-11-06 | 2002-05-11 | 이중구 | 칩 스케일 패키지용 스트립 |
| DE50104098D1 (de) * | 2001-02-10 | 2004-11-18 | Toshiba Electronics Europ Gmbh | Stromversorgungsleiter-Struktur in einer integrierten Halbleiterschaltung |
| US6586828B2 (en) | 2001-10-17 | 2003-07-01 | International Business Machines Corporation | Integrated circuit bus grid having wires with pre-selected variable widths |
| US6870206B2 (en) | 2001-11-27 | 2005-03-22 | Infineon Technologies Ag | Semiconductor chip, fabrication method, and device for fabricating a semiconductor chip |
| DE10209073A1 (de) * | 2002-02-28 | 2003-09-18 | Infineon Technologies Ag | Halbleiterchip, sowie Verfahren und Vorrichtung zur Herstellung des Halbleiterchips |
| US7146596B2 (en) * | 2003-08-29 | 2006-12-05 | International Business Machines Corporation | Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid |
| US20050161820A1 (en) * | 2004-01-27 | 2005-07-28 | Ravindraraj Ramaraju | Integrated circuit with conductive grid for power distribution |
| JP4539916B2 (ja) * | 2005-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム |
| JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US8742618B2 (en) | 2011-03-25 | 2014-06-03 | Mediatek Inc. | Method for designing power distribution network of circuit system and related circuit system |
| JP6604183B2 (ja) * | 2015-12-16 | 2019-11-13 | 富士電機株式会社 | 半導体モジュール |
| JP7020981B2 (ja) * | 2018-03-30 | 2022-02-16 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134921A (ja) * | 1985-12-06 | 1987-06-18 | Nec Corp | 半導体集積回路 |
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| JP2606845B2 (ja) * | 1987-06-19 | 1997-05-07 | 富士通株式会社 | 半導体集積回路 |
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