JP3525046B2 - 半導体駆動装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリンタヘッドや
液晶表示装置の駆動装置として使用される半導体駆動装
置に関する。

【０００２】

【従来の技術】従来、この種の半導体駆動装置として
は、例えば、特開平５−４８００６号公報のものが知ら
れている。これは、図５に示すように、長方形状の半導
体チップ１に対して、長辺に沿った方向に複数の出力回
路２を並べて配置するとともにこの各出力回路２に対応
して同じく長辺に沿った方向に複数のロジック回路３を
配置し、また、出力回路２を配置した側の一方の長辺側
４ａに各出力回路２の出力端子２ａを並べて配置すると
ともにロジック回路３を配置した側の他方の長辺側４ｂ
に各ロジック回路３の制御信号端子３ａを配置してい
る。

【０００３】また、半導体チップ１の両短辺側５ａ，５
ｂに、各出力回路２とその出力端子２ａ間に位置するよ
うに各出力回路２に駆動用電源を与えるための駆動用電
源端子６ａ，６ｂを配置するとともに各出力回路２と各
ロジック回路３との間に位置するように各出力回路２の
グランド端子７ａ，７ｂ及び各ロジック回路３を駆動す
るための５Ｖ電源端子８ａ，８ｂを配置し、かつ、各ロ
ジック回路３と制御信号端子３ａとの間に位置するよう
に各ロジック回路３のグランド端子９ａ，９ｂを配置し
ている。そして、駆動用電源端子６ａ，６ｂ間を配線１
０により接続し、グランド端子７ａ，７ｂ間を配線１１
により接続し、５Ｖ電源端子８ａ，８ｂ間を配線１２に
より接続し、グランド端子９ａ，９ｂ間を配線１３によ
り接続している。

【０００４】また、図６に示すように、長方形状の半導
体チップ２１に対して、長辺に沿った方向に複数の出力
回路２２を並べて配置するとともにこの各出力回路２２
に対応して同じく長辺に沿った方向に複数のロジック回
路２３を配置し、また、出力回路２２を配置した側の一
方の長辺側２４ａに各出力回路２の出力端子２２ａを並
べて配置するとともにロジック回路２３を配置した側の
他方の長辺側２４ｂの中央部に各ロジック回路２３の制
御信号端子２３ａを配置している。

【０００５】また、半導体チップ２１の他方の長辺側２
４ｂにおける両短辺側２５ａ，２５ｂの端部に、各出力
回路２２に駆動用電源を与えるための駆動用電源端子２
６ａ，２６ｂ、各出力回路２２のグランド端子２７ａ，
２７ｂ、各ロジック回路２３を駆動するための５Ｖ電源
端子２８ａ，２８ｂ、各ロジック回路２３のグランド端
子２９ａ，２９ｂを配置している。そして、駆動用電源
端子２６ａと２６ｂとの間を各出力回路２２とその出力
端子２２ａとの間を経由する配線３０により接続し、グ
ランド端子２７ａと２７ｂとの間を各出力回路２２と各
ロジック回路２３との間を経由する配線３１により接続
し、５Ｖ電源端子２８ａと２８ｂとの間を同じく各出力
回路２２と各ロジック回路２３との間を経由する配線３
２により接続し、グランド端子２９ａと２９ｂとの間を
各ロジック回路２３と各制御信号端子２３ａとの間を経
由する配線３３により接続している。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな構成の従来装置では、各出力回路に対する駆動用電
源端子からの配線及びグランド端子からの配線が各出力
回路の配置の一方の端から他方の端まで行われているの
で、駆動電源の供給が各出力回路の配置の端からのみし
か行われず、このため、出力回路の数が増えた場合やプ
リンタヘッドのように負荷が比較的大きい場合には、各
出力回路が同時に動作するとき電源・グランドのインピ
ーダンスの影響を受けて中央部の出力回路と両端部の出
力回路との間で出力特性が変化してしまうという問題が
あった。このため、配線を太くすることも考えられる
が、配線を太くすると半導体チップの面積が大きくなっ
て装置全体が大形化したり、配置する出力回路数が減少
するなどの問題が生じる。

【０００７】そこで、各請求項記載の発明は、出力回路
数が増大したり、負荷が比較的大きくなっても各出力回
路が同時に動作するときの電源・グランドのインピーダ
ンスの影響を極力小さくして各出力回路間の出力特性の
ばらつきを小さくでき、しかも、装置の小形化を維持で
きる半導体駆動装置を提供する。

【０００８】

【課題を解決するための手段】請求項１記載の発明は、
長辺に沿った方向に複数の出力回路を並べて配置すると
ともに一方の長辺側に各出力回路の出力端子を並べて配
置した長方形状の半導体チップからなる半導体駆動装置
において、半導体チップの両短辺側並びに他方の長辺側
に各出力回路の駆動用電源端子を配置するとともにグラ
ンド端子を配置し、他方の長辺側に配置された駆動用電
源端子と両短辺側に配置された駆動用電源端子間の配線
又は他方の長辺側に配置されたグランド端子と両短辺側
に配置されたグランド端子間の配線により長辺に沿った
方向に並ぶ複数の出力回路を分割することにある。

【０００９】請求項２記載の発明は、請求項１記載の半
導体駆動装置において、複数の出力回路を分割し、分割
された出力回路を１組としたときに、各組の出力回路数
を等しくして各出力回路を半導体チップに等分配置した
ことにある。 請求項３記載の発明は、請求項１記載の
半導体駆動装置において、半導体チップの長辺に沿った
方向に対して、半導体チップの長辺を２等分する中心線
を基準として、左右対称になるように出力回路を組分け
して半導体チップに配置したことにある。

【００１０】

【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。 （第１の実施の形態）この実施の形態は請求項１乃至３
に対応する実施の形態で、図１に示すように、長方形状
の半導体チップ４１に複数の出力回路４２を長辺に沿っ
た方向の中央部に所定の間隔を開けて左右同数で２等分
するように２組に分けて配置するとともにこの各出力回
路４２に対応して同じく長辺に沿った方向に複数のロジ
ック回路４３を左右同数の２組に分けて配置している。

【００１１】前記半導体チップ４１における各出力回路
４２を配置した側である一方の長辺側４４ａに前記各出
力回路４２の出力端子４２ａを並べて配置するとともに
前記各ロジック回路４３を配置した側である他方の長辺
側４４ｂに前記各ロジック回路４３の制御信号端子４３
ａを配置している。

【００１２】前記半導体チップ４１における両短辺側４
５ａ，４５ｂに、前記各出力回路４２とその出力端子４
２ａ間に位置するように前記各出力回路４２に駆動電源
を与えるための駆動用電源端子（ＶＤＤ）４６ａ，４６
ｂを配置するとともに前記各出力回路４２と各ロジック
回路４３との間に位置するように前記各出力回路４２の
パワーグランド端子（ＰＧ）４７ａ，４７ｂ及び前記各
ロジック回路４３を駆動するための５Ｖ電源端子４８
ａ，４８ｂを配置し、かつ、前記各ロジック回路４３と
この制御信号端子４３ａとの間に位置するように前記各
ロジック回路４３のシグナルグランド端子（ＳＧ）４９
ａ，４９ｂを配置している。

【００１３】前記半導体チップ４１における他方の長辺
側４４ｂの中央部に駆動用電源端子４６ｃ、パワーグラ
ンド端子４７ｃ，４７ｄ、５Ｖ電源端子４８ｃ，４８
ｄ、シグナルグランド端子４９ｃ，４９ｄを配置してい
る。すなわち、前記駆動用電源端子４６ｃを中央部の中
央に配置し、その両側にパワーグランド端子４７ｃ，４
７ｄを配置し、その両側に５Ｖ電源端子４８ｃ，４８ｄ
を配置し、さらにその両側にシグナルグランド端子４９
ｃ，４９ｄを配置している。

【００１４】そして前記各駆動用電源端子４６ａ，４６
ｂ，４６ｃを前記出力回路４２の各組とこの出力回路４
２の出力端子４２ａとの間を通り、かつ前記出力回路４
２及びロジック回路４３の各組間の中央部を通るＴ字状
の配線５０により接続し、前記各パワーグランド端子４
７ａ，４７ｃを前記出力回路４２の一方の組と前記ロジ
ック回路４３の一方の組との間を通り、かつ前記ロジッ
ク回路４３の各組間の中央部を通る逆Ｌ字状の配線５１
ａにより接続し、前記各パワーグランド端子４７ｂ，４
７ｄを前記出力回路４２の他方の組と前記ロジック回路
４３の他方の組との間を通り、かつ前記ロジック回路４
３の各組間の中央部を通るＬ字状の配線５１ｂにより接
続している。

【００１５】また、前記各５Ｖ電源端子４８ａ，４８ｃ
を前記出力回路４２の一方の組と前記ロジック回路４３
の一方の組との間を通り、かつ前記ロジック回路４３の
各組間の中央部を通る逆Ｌ字状の配線５２ａにより接続
し、前記各５Ｖ電源端子４８ｂ，４８ｄを前記出力回路
４２の他方の組と前記ロジック回路４３の他方の組との
間を通り、かつ前記ロジック回路４３の各組間の中央部
を通るＬ字状の配線５２ｂにより接続している。

【００１６】また、前記各シグナルグランド端子４９
ａ，４９ｃを前記ロジック回路４３の一方の組とこのロ
ジック回路４３の制御信号端子４３ａとの間を通る逆Ｌ
字状の配線５３ａにより接続し、前記各シグナルグラン
ド端子４９ｂ，４９ｄを前記ロジック回路４３の他方の
組とこのロジック回路４３の制御信号端子４３ａとの間
を通るＬ字状の配線５３ｂにより接続している。

【００１７】このような構成においては、出力回路４２
を２等分し、一方の組の出力回路４２に対して駆動用電
源端子４６ａ，４６ｂ，４６ｃ及び配線５０とパワーグ
ランド端子４７ａ，４７ｃ及び配線５１ａとにより駆動
電源を供給し、他方の組の出力回路４２に対して駆動用
電源端子４６ａ，４６ｂ，４６ｃ及び配線５０とパワー
グランド端子４７ｂ，４７ｄ及び配線５１ｂとにより駆
動電源を供給しているので、２組の出力回路４２に対し
て電源グランドを個々に分離して配線でき、出力回路に
対する電源・グランドの距離を短くできるとともに１つ
の電源・グランドが受持つ出力回路数を減らすことがで
きる。従って、各出力回路４２が同時に動作するときの
電源・グランドのインピーダンスの影響を極力小さくで
きる。

【００１８】従って、各出力回路４２が例えばインクジ
ェットヘッドのような比較的大きな負荷を駆動したとし
ても各出力回路間の出力特性のばらつきを小さくでき
る。例えば、インクジェットヘッドとして各インク室に
対応して設けた圧電部材を変形駆動してインク吐出を行
う容量性負荷の特性を持つインクジェットヘッドを使用
した場合、圧電部材を充放電動作により変形させること
になるが、各インク室からのインク吐出をばらつきなく
安定させるためには充放電時間を一定にする必要があ
る。このような負荷に対して各出力回路間の出力特性の
ばらつきを小さくできるので、各インク室からのインク
吐出をばらつきなく安定させることができる。また、短
辺に沿った方向の配線数を減らすことができるので、チ
ップの長辺の長さを短くでき、駆動装置に小形化を図る
ことができる。

【００１９】図２は出力回路によって圧電部材Ｐを駆動
する場合の回路例を示すもので、各圧電部材Ｐ間の配線
抵抗をＲ、インク吐出に必要な圧電部材Ｐに流す電流を
Ｉとすると、圧電部材Ｐの数が例えば１０個の場合Ａ点
の電圧降下は、１０ＩＲ＋９ＩＲ＋８ＩＲ＋７ＩＲ＋６
ＩＲ＋５ＩＲ＋４ＩＲ＋３ＩＲ＋２ＩＲ＋１ＩＲ＝５５
ＩＲとなる。これに対し、圧電部材Ｐの数が例えば５個
の場合Ａ点の電圧降下は、５ＩＲ＋４ＩＲ＋３ＩＲ＋２
ＩＲ＋１ＩＲ＝１５ＩＲである。

【００２０】すなわち、電源・グランドが受持つ出力回
路及び負荷の数を半分にすると電圧降下を１／２よりも
はるかに小さく抑えることができる。これは配線抵抗を
半分にし、しかも電源配線パターンに流れる電流も小さ
くできることに起因する。

【００２１】従って、電源・グランドが受持つ出力回路
及び負荷の数を半分にできることで、配線の幅も細くす
ることができ、この点からもチップサイズを小さくでき
る。例えば、配線が１層プロセスにより形成した場合、
電源・グランドの配線幅が小さくなれば、その分、電源
・グランドの配線をジャンプするジャンパの抵抗値を小
さくでき、同じ特性を得る場合はその分出力回路におけ
るスイッチング素子のサイズを小さくでき、従って、こ
れによっても駆動装置の小形化を図ることができる。

【００２２】（第２の実施の形態）この実施の形態は請
求項１及び２に対応する実施の形態で、図３に示すよう
に、長方形状の半導体チップ６１に複数の出力回路６２
を長辺に沿った方向に各組同数ずつ４組に分け、各組間
に所定の間隔を開けて配置するとともにこの各出力回路
６２に対応して同じく長辺に沿った方向に４組に分けて
複数のロジック回路６３を配置している。

【００２３】前記半導体チップ６１における各出力回路
６２を配置した側である一方の長辺側６４ａに前記各出
力回路６２の出力端子６２ａを並べて配置するとともに
前記各ロジック回路６３を配置した側である他方の長辺
側６４ｂに前記各ロジック回路６３の制御信号端子６３
ａを配置している。

【００２４】前記半導体チップ６１における両短辺側６
５ａ，６５ｂに、前記各出力回路６２とその出力端子６
２ａ間に位置するように前記各出力回路６２に駆動電源
を与えるための駆動用電源端子（ＶＤＤ）６６ａ，６６
ｂを配置するとともに前記各出力回路６２と各ロジック
回路６３との間に位置するようにパワーグランド端子
（ＰＧ）６７ａ，６７ｂ及び５Ｖ電源端子６８ａ，６８
ｂを配置し、かつ、前記各ロジック回路６３とこの制御
信号端子６３ａとの間に位置するようにシグナルグラン
ド端子（ＳＧ）６９ａ，６９ｂを配置している。

【００２５】前記半導体チップ６１における他方の長辺
側６４ｂに、各出力回路６２及び各ロジック回路６３の
各組間の中央に位置して駆動用電源端子６６ｃ，６６
ｄ，６６ｅを配置している。そして、各駆動用電源端子
６６ｃ，６６ｄ，６６ｅの両側にパワーグランド端子６
７ｃ，６７ｄ、６７ｅ，６７ｆ、６７ｇ，６７ｈを配置
し、そのさらに両側に５Ｖ電源端子６８ｃ，６８ｄ、６
８ｅ，６８ｆ、６８ｇ，６８ｈを配置し、そのさらに両
側にシグナルグランド端子６９ｃ，６９ｄ、６９ｅ，６
９ｆ、６９ｇ，６９ｈを配置している。

【００２６】そして、前記各駆動用電源端子６６ａ〜６
６ｅを前記出力回路６２の各組とこの出力回路６２の出
力端子６２ａとの間を通り、かつ前記出力回路６２及び
ロジック回路６３の各組間の中央部を通る配線７０によ
り接続し、また、前記各パワーグランド端子６７ａ，６
７ｃ間を前記出力回路６２の１組目と前記ロジック回路
６３の１組目の間を通り、かつ前記ロジック回路６３の
１組目と２組目との間を通る逆Ｌ字状の配線７１ａによ
り接続し、前記各パワーグランド端子６７ｄ，６７ｅ間
を前記ロジック回路６３の２組目を囲むコ字状の配線７
１ｂにより接続し、前記各パワーグランド端子６７ｆ，
６７ｇ間を前記ロジック回路６３の３組目を囲むコ字状
の配線７１ｃにより接続し、前記各パワーグランド端子
６７ｈ，６７ｂ間を前記出力回路６２の４組目と前記ロ
ジック回路６３の４組目の間を通り、かつ前記ロジック
回路６３の３組目と４組目との間を通るＬ字状の配線７
１ｄにより接続している。

【００２７】また、前記各５Ｖ電源端子６８ａ，６８ｃ
間を前記出力回路６２の１組目と前記ロジック回路６３
の１組目の間を通り、かつ前記ロジック回路６３の１組
目と２組目との間を通る逆Ｌ字状の配線７２ａにより接
続し、前記各５Ｖ電源端子６８ｄ，６８ｅ間を前記ロジ
ック回路６３の２組目を囲むコ字状の配線７２ｂにより
接続し、前記各５Ｖ電源端子６８ｆ，６８ｇ間を前記ロ
ジック回路６３の３組目を囲むコ字状の配線７２ｃによ
り接続し、前記各５Ｖ電源端子６８ｈ，６８ｂ間を前記
出力回路６２の４組目と前記ロジック回路６３の４組目
の間を通り、かつ前記ロジック回路６３の３組目と４組
目との間を通るＬ字状の配線７２ｄにより接続してい
る。

【００２８】また、前記各シグナルグランド端子６９
ａ，６９ｃを前記ロジック回路６３の１組目とこの１組
目のロジック回路６３の制御信号端子６３ａとの間を通
る逆Ｌ字状の配線７３ａにより接続し、前記各シグナル
グランド端子６９ｄ，６９ｅを前記ロジック回路６３の
２組目とこの２組目のロジック回路６３の制御信号端子
６３ａとの間を通るコ字状の配線７３ｂにより接続し、
前記各シグナルグランド端子６９ｆ，６９ｇを前記ロジ
ック回路６３の３組目とこの３組目のロジック回路６３
の制御信号端子６３ａとの間を通るコ字状の配線７３ｃ
により接続し、前記各シグナルグランド端子６９ｈ，６
９ｂを前記ロジック回路６３の４組目とこの４組目のロ
ジック回路６３の制御信号端子６３ａとの間を通るＬ字
状の配線７３ｄにより接続している。

【００２９】このような構成においては、出力回路６２
を同数ずつに４等分し、１組目の出力回路６２に対して
駆動用電源端子６６ａ，６６ｂ，６６ｃ及び配線７０と
パワーグランド端子６７ａ，６７ｃ及び配線７１ａとに
より駆動電源を供給し、２組目の出力回路６２に対して
駆動用電源端子６６ａ，６６ｂ，６６ｃ，６６ｄ及び配
線７０とパワーグランド端子６７ｄ，６７ｅ及び配線７
１ｂとにより駆動電源を供給し、３組目の出力回路６２
に対して駆動用電源端子６６ａ，６６ｂ，６６ｄ，６６
ｅ及び配線７０とパワーグランド端子６７ｆ，６７ｇ及
び配線７１ｃとにより駆動電源を供給し、４組目の出力
回路６２に対して駆動用電源端子６６ａ，６６ｂ，６６
ｅ及び配線７０とパワーグランド端子６７ｈ，６７ｂ及
び配線７１ｄとにより駆動電源を供給しているので、各
組の出力回路６２に対して電源・グランドを個々に分離
して配線でき、出力回路に対する電源・グランドの距離
を短くできるとともに１つの電源・グランドが受持つ出
力回路数をさらに減らすことができる。従って、各出力
回路６２が同時に動作するときの電源・グランドのイン
ピーダンスの影響をさらに小さくできる。

【００３０】また、各組の出力回路数が同数になってい
るので、各組の電源・グランドの共通インピーダンスが
ほぼ同一となり、電源・グランドの共通インピーダンス
による負荷の出力特性に与える影響を各組間で同じにで
きる。従って、負荷として、例えば、液晶表示器を使用
した場合には表示ムラのない均一な表示ができ、また、
プリンタヘッドを使用した場合には印字ムラのない均一
な印字ができる。なお、この実施の形態においても前述
した第１の実施の形態と同様駆動装置の小形化を図るこ
とができるものである。

【００３１】（第３の実施の形態） この実施の形態は請求項１及び３に対応する実施の形態
で、図４に示すように、長方形状の半導体チップ８１に
複数の出力回路８２を長辺に沿った方向に左右対称とな
るように４組に分け、各組間に所定の間隔を開けて配置
するとともにこの各出力回路８２に対応して同じく長辺
に沿った方向に４組に分けて複数のロジック回路８３を
配置している。すなわち、半導体チップ８１の左右の中
央を中心に１組目の出力回路数、ロジック回路数と４組
目の出力回路数、ロジック回路数が同数で、２組目の出
力回路数、ロジック回路数と３組目の出力回路数、ロジ
ック回路数が同数で、かつ左右対称の位置に配置してい
る。

【００３２】前記半導体チップ８１における各出力回路
８２を配置した側である一方の長辺側８４ａに前記各出
力回路８２の出力端子８２ａを並べて配置するとともに
前記各ロジック回路８３を配置した側である他方の長辺
側８４ｂに前記各ロジック回路８３の制御信号端子８３
ａを配置している。

【００３３】前記半導体チップ８１における両短辺側８
５ａ，８５ｂに、前記各出力回路８２とその出力端子８
２ａ間に位置するように前記各出力回路８２に駆動電源
を与えるための駆動用電源端子（ＶＤＤ）８６ａ，８６
ｂを配置するとともに前記各出力回路８２と各ロジック
回路８３との間に位置するようにパワーグランド端子
（ＰＧ）８７ａ，８７ｂ及び５Ｖ電源端子８８ａ，８８
ｂを配置し、かつ、前記各ロジック回路８３とこの制御
信号端子８３ａとの間に位置するようにシグナルグラン
ド端子（ＳＧ）８９ａ，８９ｂを配置している。

【００３４】前記半導体チップ８１における他方の長辺
側８４ｂに、各出力回路８２及び各ロジック回路８３の
各組間の中央に位置して駆動用電源端子８６ｃ，８６
ｄ，８６ｅを配置している。そして、各駆動用電源端子
８６ｃ，８６ｄ，８６ｅの一方の側に５Ｖ電源端子８８
ｃ，８８ｄ、８８ｅを配置し、他方の側にパワーグラン
ド端子８７ｃ，８７ｄ、８７ｅ及びシグナルグランド端
子８９ｃ，８９ｄ、８９ｅを配置している。

【００３５】そして、前記各駆動用電源端子８６ａ〜８
６ｅを前記出力回路８２の各組とこの出力回路８２の出
力端子８２ａとの間を通り、かつ前記出力回路８２及び
ロジック回路８３の各組間の中央部を通る２層プロセス
により形成した配線９０により接続し、また、前記各パ
ワーグランド端子８７ａ，８７ｂ間を前記出力回路８２
の１組目と前記ロジック回路８３の１組目の間を通って
前記駆動用電源端子８６ｃに接続する配線９０の１層目
と交叉し、また、前記出力回路８２の２組目と前記ロジ
ック回路８３の２組目の間を通って前記駆動用電源端子
８６ｄに接続する配線９０の１層目と交叉し、さらに、
前記出力回路８２の３組目と前記ロジック回路８３の３
組目の間を通って前記駆動用電源端子８６ｅに接続する
配線９０の１層目と交叉し、さらに、前記出力回路８２
の４組目と前記ロジック回路８３の４組目の間を通る２
層プロセスにより形成した配線９１により接続してい
る。前記配線９１は、また、ロジック回路８３の１組目
と２組目の間を通って前記パワーグランド端子８７ｃに
接続し、ロジック回路８３の２組目と３組目の間を通っ
て前記パワーグランド端子８７ｄに接続し、ロジック回
路８３の３組目と４組目の間を通って前記パワーグラン
ド端子８７ｅにも接続している。

【００３６】また、前記各５Ｖ電源端子８８ａ，８８ｂ
間を前記出力回路８２の１組目と前記ロジック回路８３
の１組目の間を通って前記駆動用電源端子８６ｃに接続
する配線９０の１層目及び前記パワーグランド端子８７
ｃに接続する配線９１の１層目とそれぞれと交叉し、ま
た、前記出力回路８２の２組目と前記ロジック回路８３
の２組目の間を通って前記駆動用電源端子８６ｄに接続
する配線９０の１層目及び前記パワーグランド端子８７
ｄに接続する配線９１の１層目とそれぞれ交叉し、さら
に、前記出力回路８２の３組目と前記ロジック回路８３
の３組目の間を通って前記駆動用電源端子８６ｅに接続
する配線９０の１層目及び前記パワーグランド端子８７
ｅに接続する配線９１の１層目とそれぞれ交叉し、さら
に、前記出力回路８２の４組目と前記ロジック回路８３
の４組目の間を通る２層プロセスにより形成した配線９
２により接続している。前記配線９２は、また、ロジッ
ク回路８３の１組目と２組目の間を通って前記５Ｖ電源
端子８８ｃに接続し、ロジック回路８３の２組目と３組
目の間を通って前記５Ｖ電源端子８８ｄに接続し、ロジ
ック回路８３の３組目と４組目の間を通って前記５Ｖ電
源端子８８ｅにも接続している。

【００３７】また、前記各シグナルグランド端子８９
ａ，８９ｂ間を前記ロジック回路８３の１組目とこの１
組目のロジック回路８３の制御信号端子８３ａの間を通
って前記５Ｖ電源端子８８ｃに接続する配線９２の１層
目、前記駆動用電源端子８６ｃに接続する配線９０の１
層目及び前記パワーグランド端子８７ｃに接続する配線
９１の１層目とそれぞれと交叉し、また、前記ロジック
回路８３の２組目とこの２組目のロジック回路８３の制
御信号端子８３ａの間を通って前記５Ｖ電源端子８８ｄ
に接続する配線９２の１層目、前記駆動用電源端子８６
ｄに接続する配線９０の１層目及び前記パワーグランド
端子８７ｄに接続する配線９１の１層目とそれぞれ交叉
し、さらに、前記ロジック回路８３の３組目とこの３組
目のロジック回路８３の制御信号端子８３ａの間を通っ
て前記５Ｖ電源端子８８ｅに接続する配線９２の１層
目、前記駆動用電源端子８６ｅに接続する配線９０の１
層目及び前記パワーグランド端子８７ｅに接続する配線
９１の１層目とそれぞれ交叉し、さらに、前記ロジック
回路８３の４組目とこの４組目のロジック回路８３の制
御信号端子８３ａの間を通る配線９３により接続してい
る。前記配線９３は、また、前記シグナルグランド８９
ｃ，８９ｄ，８９ｅにそれぞれ接続している。

【００３８】このような構成においては、半導体チップ
８１に４組の出力回路８２を左右対称に配置し、１組目
の出力回路８２に対して駆動用電源端子８６ａ，８６
ｂ，８６ｃ及び配線９０とパワーグランド端子８７ａ，
８７ｃ及び配線９１とにより駆動電源を供給し、２組目
の出力回路８２に対して駆動用電源端子８６ａ，８６
ｂ，８６ｃ，８６ｄ及び配線９０とパワーグランド端子
８７ｄ，８７ｅ及び配線９１とにより駆動電源を供給
し、３組目の出力回路８２に対して駆動用電源端子８６
ａ，８６ｂ，８６ｄ，８６ｅ及び配線９０とパワーグラ
ンド端子８７ｆ，８７ｇ及び配線９１とにより駆動電源
を供給し、４組目の出力回路８２に対して駆動用電源端
子８６ａ，８６ｂ，８６ｅ及び配線９０とパワーグラン
ド端子８７ｈ，８７ｂ及び配線９１とにより駆動電源を
供給しているので、各組の出力回路８２に対して電源・
グランドを個々に分離して配線でき、出力回路に対する
電源・グランドの距離を短くできるとともに１つの電源
・グランドが受持つ出力回路数をさらに減らすことがで
きる。従って、各出力回路８２が同時に動作するときの
電源・グランドのインピーダンスの影響をさらに小さく
できる。

【００３９】また、半導体チップ８１に対して出力回路
８２及びロジック回路８３を左右対称にそれぞれ２組ず
つ配置する構成になっているので、このような半導体チ
ップ８１を複数直列に接続して使用する場合に、隣接す
る半導体チップのつなぎ目の出力回路において電源・グ
ランドの共通インピーダンスがほぼ同一となり、電源・
グランドの共通インピーダンスによる負荷の出力特性に
与える影響を同じにできる。従って、負荷として、例え
ば、液晶表示器を使用した場合には半導体チップのつな
ぎ目において表示ムラのない均一な表示ができ、また、
プリンタヘッドを使用した場合には半導体チップのつな
ぎ目において印字ムラのない均一な印字ができる。

【００４０】また、各配線９０，９１，９２を２層プロ
セスにより形成し、配線９１を配線９０の１層目と交叉
させて橋渡しを行い、配線９２を配線９０、９１の１層
目とそれぞれ交叉させて橋渡しを行い、配線９３を配線
９０、９１、９２の１層目とそれぞれ交叉させて橋渡し
を行うようにしているので、半導体チップ８１における
他方の長辺側８４ｂに配置する５Ｖ電源端子、パワーグ
ランド端子及びシグナルグランド端子の数及びこれらに
接続する配線の数を減らすことができる。従って、全体
として半導体チップのコンパクト化、すなわち、駆動装
置の小形化を図ることができる。

【００４１】なお、前述した各実施の形態において、駆
動用電源端子とパワーグランド端子及びその配線の位置
は逆であってもよい。また、前述した各実施の形態は半
導体チップ上に出力回路及びロジック回路を２組及び４
組に分割した例について述べたが、分割する組数は必ず
しもこれに限定するものでは無い。

【００４２】

【発明の効果】各請求項記載の発明によれば、出力回路
数が増大したり、負荷が比較的大きくなっても各出力回
路が同時に動作するときの電源・グランドのインピーダ
ンスの影響を極力小さくして各出力回路間の出力特性の
ばらつきを小さくでき、しかも、装置の小形化を維持で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す半導体駆動装
置の平面図。

【図２】駆動装置を使用してインクジェットヘッドの圧
電部材を駆動する場合の圧電部材の数と電圧降下との関
係を説明するための図。

【図３】本発明の第２の実施の形態を示す半導体駆動装
置の平面図。

【図４】本発明の第３の実施の形態を示す半導体駆動装
置の平面図。

【図５】従来の半導体駆動装置の一例を示す平面図。

【図６】従来の半導体駆動装置の他の例を示す平面図。

【符号の説明】

４１…半導体チップ ４２…出力回路 ４３…ロジック回路 ４６ａ，４６ｂ，４６ｃ…駆動用電源端子 ４７ａ，４７ｂ，４７ｃ，４７ｄ…パワーグランド端子 ４８ａ，４８ｂ，４８ｃ，４８ｄ…５Ｖ電源端子 ４９ａ，４９ｂ，４９ｃ，４９ｄ…シグナルグランド端
子 ５０，５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３
ｂ…配線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−30080（ＪＰ，Ａ) 特開 平５−46097（ＪＰ，Ａ) 特開 平５−63022（ＪＰ，Ａ) 特開 平４−130418（ＪＰ，Ａ) 特開 平２−63153（ＪＰ，Ａ) 特開 平２−23633（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 21/82 H01L 27/04 G02F 1/1345 G09F 9/30

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 長辺に沿った方向に複数の出力回路を並
   べて配置するとともに一方の長辺側に前記各出力回路の
   出力端子を並べて配置した長方形状の半導体チップから
   なる半導体駆動装置において、 前記半導体チップの両短辺側並びに他方の長辺側に前記
   各出力回路の駆動用電源端子を配置するとともにグラン
   ド端子を配置し、前記他方の長辺側に配置された駆動用
   電源端子と両短辺側に配置された駆動用電源端子間の配
   線又は前記他方の長辺側に配置されたグランド端子と両
   短辺側に配置されたグランド端子間の配線により前記長
   辺に沿った方向に並ぶ複数の出力回路を分割することを
   特徴とする半導体駆動装置。
2. 【請求項２】 複数の出力回路を分割し、分割された出
   力回路を１組としたときに、各組の出力回路数を等しく
   して各出力回路を半導体チップに等分配置したことを特
   徴とする請求項１記載の半導体駆動装置。
3. 【請求項３】 半導体チップの長辺に沿った方向に対し
   て、前記半導体チップの長辺を２等分する中心線を基準
   として、左右対称になるように出力回路を組分けして前
   記半導体チップに配置したことを特徴とする請求項１記
   載の半導体駆動装置。