JP2930225B2 - 集積回路素子 - Google Patents

集積回路素子

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、サーマルヘッドの通電
を制御するための複数個のスイッチング素子を備えた集
積回路素子に関する。
【０００２】
【従来の技術】図９は、典型的な従来例のサーマルヘッ
ド１のブロック図である。サーマルヘッド１は、絶縁基
板上に形成され駆動電圧ＶＨが供給される共通電極２に
それぞれ発熱抵抗体４の一端部が接続され、各発熱抵抗
体４の他端部は、それぞれ個別電極５を介して、スイッ
チングトランジスタ（以下、トランジスタと称する）６
の入力端子に個別に接続される。各トランジスタ６の出
力端子は、共通に接地配線７に接続されて接地電位ＧＮ
ＤＨに接続され、各トランジスタ６のゲート端子にはＡ
ＮＤ素子８がそれぞれ接続される。
【０００３】前記トランジスタ６およびＡＮＤ素子８
は、集積回路技術によって形成され駆動電圧ＶＤＤ、接
地電位ＧＮＤＬが供給される駆動回路素子９内に形成さ
れ、駆動回路素子９内には全てのＡＮＤ素子８の数と同
一数のフリップフロップ回路からなるシフトレジスタ１
０、および同一数のラッチ素子からなるラッチ回路１１
が形成される。本従来例では、各ＡＮＤ素子８には、ス
トローブ信号ＳＢが共通に入力される。前記各電圧Ｖ
Ｈ，ＶＤＤ，ＧＮＤＨ，ＧＮＤＬは可撓性配線基板など
の外部配線基板が駆動回路素子９に接続されて供給され
る。
【０００４】図１０は、前記駆動回路素子９におけるト
ランジスタ６に関連する範囲の平面図である。駆動回路
素子９は、Ｐ−ｃｈ接合あるいはＮ−ｃｈ接合などが構
成される複数のトランジスタ領域１２とトランジスタ領
域１２に構成されたトランジスタ６が導通状態のとき、
前記発熱抵抗体４からの電流が出力される出力バッド１
３がトランジスタ領域１２毎に鉛直線状に配列される。
この出力バッド１３は、たとえばボンディングワイヤ１
４を用いてサーマルヘッド１の絶縁基板上の接地配線７
にそれぞれ接続される。
【０００５】図１１は、他の従来例の駆動回路素子９の
平面図であり、本従来例では隣接するトランジスタ領域
１２毎の出力バッド１３がいわゆる２段の千鳥状に配列
される。このとき各トランジスタ領域１２と出力バッド
１３との間は、たとえばアルミニウムなどのから成る接
続配線１５でそれぞれ接続される。
【０００６】上記図１０および図１１に示すいずれの構
成例も駆動回路素子９の出力バッド１３をボンディング
ワイヤ１４を用いて接続する構成のためボンディング工
程における作業性のため出力バッド１３は、駆動回路素
子９の周縁部にのみ配置される。
【０００７】図１２および図１３は、サーマルヘッド１
の前記絶縁基板にフェースダウンボンディング法によっ
て接続される形式の駆動回路素子９ａの異なる構成例の
平面図である。図１２の場合、図１０に示した構成とほ
ぼ同様であるが、フェースダウンボンディング法による
接続では、図１０および図１１に示したボンディングワ
イヤ１４で接続を行う必要がなく、したがって駆動回路
素子９ａの任意の箇所に出力バッド１３を設けることが
できる。したがってワイヤボンディングを行う際には図
１１に示すように、たとえばたかだか２段の千鳥配置が
限界であったのに対し、フェースダウンボンディング法
では図１３に示すように４段の千鳥配置が可能となる。
【０００８】図１４は、従来例のサーマルヘッドにおい
てフェースダウンボンディングを行う場合の駆動回路素
子９ａにおけるトランジスタ領域１２および出力バッド
１３に関連する詳細な平面図であり、図１５はトランジ
スタ領域１２の拡大平面図である。この従来例では、出
力バッド１３が３段の千鳥配置の場合を想定して説明す
る。トランジスタ領域１２は、櫛歯状のソース領域１７
に、やはり櫛歯状のドレン領域１８が交互に組み合わさ
れて構成され、ソース領域１７にはフェースダウンボン
ディング法でサーマルヘッド１の絶縁基板の電源ライン
に接続される入力バッド１６が接続され、複数のドレン
領域１８にはそれぞれ前述した接続配線１５を介して出
力バッド１３が接続される。
【０００９】また図１４の例では、トランジスタ領域１
２には３つのトランジスタ６がそれぞれ構成され、各ト
ランジスタ６に対応して出力バッド１３がそれぞれ設け
られている。また３つののトランジスタ６に対応して各
トランジスタ６を導通／遮断制御する３つのゲート電極
２０が設けられる。図１５に示すようにそれぞれ櫛歯状
を為し、交互に組み合わされて用いられるソース領域１
７およびドレン領域１８の間に相当する部分に、ゲート
領域１９が設けられ、このゲート領域１９には前記ゲー
ト電極２０が接続される。
【００１０】
【発明が解決しようとする課題】図１６は、このような
従来例の問題点を説明する図である。前記いずれの従来
例においても、とりわけフェースダウンボンディング法
で高密度に配置された前記発熱抵抗体４に接続される駆
動回路素子では、前記出力バッド１３を３段あるいは４
段の千鳥配置とする必要がある。また各トランジスタ６
の特性のばらつきを抑制するため、トランジスタ６の面
積、すなわち図１５に示したソース領域１７、ドレン領
域１８およびゲート領域１９の占有する面積をそれぞれ
等しくする必要があり、このため従来例では図１６に示
すように同一占有面積のトランジスタ領域１２を直線状
に配列し、各トランジスタ領域１２から３段または４段
に千鳥配列された出力バッド１３に前記接続配線１５を
用いて接続されている。
【００１１】この出力バッド１３と接続配線１５とは、
駆動回路素子９，９ａの発熱抵抗体４を選択的に発熱駆
動する機能を実現するための論理機能などを実現する部
分ではなく、駆動回路素子９，９ａの前記制御機能から
すると無駄な部分であり、このために駆動回路素子９，
９ａのチェップ面積が増大し、サーマルヘッド１の構成
が大型化するとともに駆動回路素子９，９ａのコストア
ップを招いている。さらに出力パッド１３を３段ないし
４段に配置するため、接続配線１５の長さに大小がで
き、その抵抗に差が生じ、たとえばサーマルヘッド用の
ドライバーＩＣとして使用する場合、発熱抵抗体４に一
定の電力が供給できず印画に濃度むらを生じる原因とな
る。
【００１２】また、前述したように、各トランジスタ領
域１２は直線状に配列されるため、駆動回路素子９，９
ａの形状は、比較的長手のものとなり、しかもその周縁
部の長さが比較的長くなり、使用性が低いという課題を
有している。
【００１３】本件発明者の計測によれば、出力パッド１
３が３段の千鳥配置となっている駆動回路素子９，９ａ
の場合には、駆動回路素子９，９ａ全体の寸法は７．６
５＊１．８ｍｍ2である。このとき、図１４に示すよう
な３ビット分のトランジスタ領域１２と、これに対応す
る３ビット分の出力バッド１３および入力パッド１６な
どを含む構成の占有面積は、８１０＊２００μｍ2であ
り、１ビット分のトランジスタ領域１２、出力バッド１
３および入力パッド１６などを含む構成の占有面積は、
３５０＊６７μｍ2である。
【００１４】本発明の目的は、上述の技術的課題を解消
し、構成を格段に小型化、簡略化することができ、しか
も使用性を向上することができる集積回路素子を提供す
ることである。
【００１５】
【課題を解決するための手段】本発明は、一主面の所定
領域を、ｍ行×ｎ列（ｍ，ｎは２以上の自然数）の行列
状に配列する複数個の区画に区分するとともに該各区画
内に出力パッドと該パッドに接続されるスイッチング素
子とを形成した集積回路素子であって、同一列に配列し
たｍ個の区画内に形成されるｍ個の出力パッドを千鳥状
に順次変位させるべく各スイッチング素子の回路パター
ン形状を行毎に異ならせたことを特徴とする集積回路素
子である。
【００１６】
【００１７】
【作用】本発明に従う集積回路素子は、ｍ行ｎ列に区分
された各区画に出力パッドと、それに接続されるスイッ
チング素子とを形成し、同一列内のｍ個の出力パッドを
千鳥状に列方向に位置をずらして配置させている。これ
によってサーマルヘッド等との配線の接続が容易になる
とともに、出力パッドとスイッチング素子との接続配線
の長さに大小が生ぜず、かつ形状をコンパクトにするこ
とができる。さらに集積回路素子の周縁部の長さを可及
的に縮小することができ、集積回路素子の使用性が向上
される。
【００１８】
【００１９】
【実施例】図２は本発明の一実施例の駆動回路素子３０
に関連する構成の電気的構成を示す回路図であり、図３
はサーマルヘッド２１の断面図であり、図４はサーマル
ヘッド２１の電気回路図である。サーマルヘッド２１
は、たとえばアルミニウムから成る放熱板２２上に酸化
アルミニウムＡｌ2Ｏ3などのセラミックから形成される
絶縁基板２３が搭載される。絶縁基板２３上にはガラス
から成るグレーズ層２４が形成され、この上には窒化タ
ンタルＴａ3Ｎ4などをスパッタリングなどの薄膜技術で
数１００Åの膜厚に成膜して、抵抗体層２５が形成され
る。さらにその上には、アルミニウムなどの金属をスパ
ッタリングやエッチングなどの薄膜技術でパターン形成
する。
【００２０】すなわちサーマルヘッド２１に形成される
Ｎ個（例として１７２８個）の発熱抵抗体２６を、後述
する予め定める個数（例として６４個）毎に区分し、区
分されて得られるブロックＢ１〜Ｂ２７（総称するとき
は参照符Ｂで示す）毎の発熱抵抗体２６の一方端に共通
に接続される共通電極２７を形成する。
【００２１】発熱抵抗体２６の他端には、発熱抵抗体２
６毎に個別電極２９が形成され、ブロックＢ１〜Ｂ２７
毎に後述する構成の駆動回路素子３０の配置領域３１内
に延びて、その端部はパッド部３２として構成される。
【００２２】前記配置領域３１内には、絶縁基板２３の
端部付近から駆動回路素子３０に印画用の制御信号や印
画データなどを供給するために両端がパッド部３７とし
て構成される複数の信号ライン３８が設けられ、また各
配置領域３１に亘り共通接地電極３９が形成される。
【００２３】絶縁基板２３上で発熱抵抗体２６を被覆し
て、たとえば窒化ケイ素Ｓｉ3Ｎ4から成る保護膜４１が
形成される。また駆動回路素子３０はバンプ４２を有
し、前記配置領域３１内におけるパッド部３２，３７な
どに、はんだ層４４を介してフェイスダウンボンディン
グ法で接続される。また前記信号ライン３８のパッド部
３７には、たとえば可撓性合成樹脂材料などから成る支
持フィルム４５上に回路配線４６が形成された可撓性配
線基板４７がはんだ層４４を介して接続される。
【００２４】図２に示されるようにサーマルヘッド２１
の駆動回路素子３０には、各個別電極２９に入力端が接
続され、一つのブロックＢの発熱抵抗体２６と同数のト
ランジスタ４８がそれぞれ設けられる。各トランジスタ
４８は、共通接地電極３９に接続され、各トランジスタ
４８の入力端子にはトランジスタ４８と同数のＡＮＤ素
子４９がそれぞれ接続される。
【００２５】前記トランジスタ４８およびＡＮＤ素子４
９は、集積回路技術によって形成される駆動回路素子３
０内に形成され、駆動回路素子３０内には各ＡＮＤ素子
４９の数と同数のフリップフロップ回路５３からなるシ
フトレジスタ５０、および同数のラッチ素子５４からな
るラッチ回路５１が形成される。
【００２６】シフトレジスタ５３は、外部からシリアル
データの形式でクロック信号ＣＫとともに入力される印
画データＤを格納し、パラレルデータとして出力する。
シフトレジスタ５３からのパラレルデータはラッチ回路
５１でラッチ信号ＬＴの入力によりラッチされる。
【００２７】各ＡＮＤ素子４９には、ＡＮＤ素子４９を
導通／遮断させるストローブ信号ＳＢが共通に入力され
る。またラッチ回路５１には、ラッチ回路５１にラッチ
動作を行わせるラッチ信号ＬＴが入力される。これらの
電源ＶＨ，ＶＤＤ，ＧＮＤＨ，ＧＮＤＬは可撓性配線基
板などの外部配線基板４７が駆動回路素子３０にＡｌ配
線３８で接続されて供給される。
【００２８】ストローブ信号ＳＢは、プルアップ抵抗６
０で所定のバイアス電位が与えられ、バッファ５２を介
して、各ＡＮＤ素子４９の各一方入力端子に共通に入力
される。ラッチ信号ＬＴは、バッファ６５を介してラッ
チ回路５１の各ラッチ素子５４に共通に入力される。
【００２９】図６は本発明の基礎となる構成の駆動回路
素子３０内の各トランジスタ４８の配列状態を示す平面
図であり、図５は駆動回路素子３０の１つの列における
トランジスタ４８の配列状態を示す平面図であり、図１
は１つのトランジスタ４８の平面図である。本構成で
は、駆動回路素子３０において、個々のトランジスタ４
８を構成する略矩形状の形成領域３３を、図６に示すよ
うにｍ行ｎ列の行列状に配置する。各形成領域３３に
は、後述するようにソース領域およびドレイン領域が設
けられ、トランジスタとして実質的な機能を担う構造が
作成されるトランジスタ領域３４と、図２に示す各トラ
ンジスタ４８が導通したときに共通電極２７から発熱抵
抗体２６および個別電極２９を経て流れる電流が流れ込
む出力パッド３５とがそれぞれ設けられる。
【００３０】以下、図１および図５を参照して、形成領
域３３内の構成を詳述する。前述したように出力パッド
３５は、前記各個別電極２９のパッド部３２が、図６に
示す出力パッド３５の配列状態と同一の配列状態で絶縁
基板２３上に形成されることにより、駆動回路素子３０
をフェイスダウンボンディングにて絶縁基板２３上に接
続することができ、これにより各個別電極２９と接続さ
れる。トランジスタ領域３４には、各出力パッド３５に
接続され、図６の形成領域３３の配列状態における行方
向、すなわち図１および図５の右方側に延び、複数の櫛
歯状をなす第１ドレイン領域５５が接続され、列方向す
なわち図１および図５の下方に向けて延び、やはり複数
の櫛歯状をなす第２ドレイン領域５６が接続される。こ
のような構成は、各トランジスタ領域３４において全て
共通である。
【００３１】一方、トランジスタ領域３４には、図６に
おけるｍ行ｎ列の複数の形成領域３３の前記第１および
第２ドレイン領域５５，５６と共通に組合わされるソー
ス領域５７が設けられる。このソース領域５７は、各形
成領域３３毎に前記各第１および第２ドレイン領域５
５，５６と対応する複数の櫛歯状にそれぞれ形成された
第１ソース領域５８および第２ソース領域５９がそれぞ
れ配置され、各形成領域３３毎の第１および第２ソース
領域５８，５９が前述した列方向に共通に接続され、全
体としてソース領域５７を構成する。
【００３２】前述したように、列方向すなわち図６およ
び図５の上下方向に配列された複数の形成領域３３の図
５下方端部には、前記ソース領域５７が例として形成領
域３３の面積程度に形成され、ここに絶縁基板２３上に
形成された前記共通接地電極３９にフェイスダウンボン
ディング法にて接続される入力パッド３６が形成され
る。また図５に示すように、それぞれ櫛歯状をなし相互
に組合わされる第１および第２ドレイン領域５５，５６
と、第１および第２ソース領域５８，５９との間に相当
する部分に配置され、単一のソース領域５７に基づいて
形成されるトランジスタ領域３４の数と同数のゲート電
極６２が形成される。
【００３３】図１に示されるようにゲート電極６２は、
ドレイン領域５５，５６およびソース領域５８，５９の
間であって、図１の紙面背後側あるいは手前側に形成さ
れる、図中２点鎖線で示すゲート領域６３に接続され
る。これら各ゲート電極６２は、図２に示すＡＮＤ素子
４９とそれぞれ接続される。
【００３４】図７は、本構成例の作用を説明する図であ
る。本構成例では駆動回路素子３０内において、各トラ
ンジスタ４８が構成される前述した形成領域３３内に、
トランジスタ領域３４と出力パッド３５とを設けるよう
にしている。したがって図６の配置列において、行数ｍ
＝３の場合を想定すると、従来例では図１４に示す構成
となる。これを図７（１）に簡略化して示す。すなわ
ち、３ビット分のトランジスタ領域１２と、３段の千鳥
配置となる３つの出力パッド１３が配置されるパッド領
域１３ａとが設けられ、これらの寸法例は従来技術の項
で述べたとおりである。
【００３５】これに対し本構成例では、図７（２）で示
されるように３つの形成領域３３が縦に配列された構成
となる。このような形成領域３３にそれぞれ構成される
トランジスタ４８において、従来例のトランジスタ６と
同等のトランジスタ能力を得るためには、従来例の場合
と同等なトランジスタ面積が必要となるので、出力パッ
ド３５を含んだ形で同面積にするためには、１ビットあ
たりの形成領域３３の面積は１９０×２００μｍ2 程度
となり、図７（２）に示す３ビット分では６００×２０
０μｍ2 となる。したがって従来例の駆動回路素子９，
９ａと本構成例の駆動回路素子３０との全トランジスタ
６，４８の占有面積をそれぞれ比較すると、本構成例で
は、
【００３６】
【数１】 （６００×２００μｍ2）／（８１０×２００μｍ2）＝７４％ 程度に小形化される。
【００３７】また本件発明者の計測によれば、従来例の
駆動回路素子９，９ａと本構成例の駆動回路素子３０と
の全体の占有面積は、本構成例の場合、７．６５×１．
６ｍｍ2 となり、従来例に比べて８９％程度の表面積と
なる。また集積回路素子のコストはチップ面積にほぼ比
例することが知られており、本構成例では上述のように
チップ面積を縮小したので、コストダウンを図ることが
できる。
【００３８】また本構成例では、図６に示したように形
成領域３３をｍ行ｎ列の行列状に配列するようにしてい
る。これにより従来技術の項で示したように、駆動回路
素子９，９ａにおいてトランジスタ領域１２が直線状に
配列される構成と比較し、ｍｎ個の形成領域３３から成
る構成が比較的に長手の帯状となる事態を防止し、コン
パクトにまとまった形状とすることができる。すなわち
このような構成の周縁部の長さを最小とすることができ
る。これにより駆動回路素子３０の使用性が格段に向上
される。
【００３９】図８は、本発明の一実施例の形成領域３３
の出力パッド３５とトランジスタ領域３４の配置状態を
１つの列について示す平面図である。形成領域３３は、
図６と同様に横方向にｎ列配置される。本実施例は、先
に説明した基礎となる構成と類似し、対応する部分には
同一の参照符を付す。基礎となる構成では、出力パッド
３５が形成領域３３の予め定める同一の位置、たとえば
左上部であったのに対し、本実施例では、出力パッド３
５が、たとえば４段の千鳥配置となるように、同一列の
形成領域３３中で、順次変位される。このような構成例
は、図８に示すように櫛歯状の第１ドレイン領域５５お
よび第１ソース領域５８は、第１行において図１と同様
に構成され、第２行において出力パッド３５の右方の長
さを縮小し、左方にその縮小した長さに相当する長さの
櫛歯状とし、第２行で左方の長さを増し右方の長さを縮
小し、第４行において図１と左右対称な構成とされる。
このような構成によって先に述べた基礎となる構成と同
様な効果に加えて、出力パッド３５とサーマルヘッド等
との配線の接続が容易になる。
【００４０】
【発明の効果】以上のように本発明によれば、ｍ行ｎ列
に区分された各区画に出力パッドとそれに接続されるス
イッチング素子とが形成され、同一列内のｍ個の出力パ
ッドが千鳥状に列方向に位置をずらして配置されている
ので、同一列内の各出力パッドがサーマルヘッド等と配
線で容易に接続される。また各スイッチング素子が直線
上に配列される従来技術の場合と比較し、形状をコンパ
クトにでき、しかも集積回路素子の周縁部の長さを可及
的に縮小できる。これらによって集積回路素子の使用性
が向上される。
【００４１】
【図面の簡単な説明】
【図１】本発明の基礎となる構成のトランジスタ４８の
平面図である。
【図２】本発明の一実施例の駆動回路素子３０に関連す
る構成の電気的構成を示す回路図である。
【図３】サーマルヘッド２１の断面図である。
【図４】サーマルヘッド２１の電気回路図である。
【図５】本発明の基礎となる構成の１つの列におけるト
ランジスタ４８の平面図である。
【図６】本発明の基礎となる構成のトランジスタ４８の
配列状態を示す平面図である。
【図７】本発明の基礎となる構成の作用を説明する図で
ある。
【図８】本発明の一実施例の１つの列におけるトランジ
スタ４８の配列状態を示す平面図である。
【図９】従来例のサーマルヘッド１の電気回路図であ
る。
【図１０】ワイヤボンディングされる従来例の駆動回路
素子９におけるトランジスタ領域１２の配列状態を示す
平面図である。
【図１１】ワイヤボンディングされる他の従来例の駆動
回路素子９におけるトランジスタ領域１２の配列状態を
示す平面図である。
【図１２】フェイスダウンボンディングされる従来例の
駆動回路素子９ａにおけるトランジスタ領域１２の配列
状態を示す平面図である。
【図１３】フェイスダウンボンディングされる他の従来
例の駆動回路素子９ａにおけるトランジスタ領域１２の
配列状態を示す平面図である。
【図１４】この従来例のトランジスタ領域１２付近の拡
大平面図である。
【図１５】トランジスタ領域１２の平面図である。
【図１６】従来例の問題点を示す平面図である。
【符号の説明】
２１ サーマルヘッド ２６ 発熱抵抗体 ３０ 駆動回路素子 ３３ 形成領域 ３４ トランジスタ領域 ３５ 出力パッド ４７ 可撓性配線基板 ４８ トランジスタ ５２，５６ 反転回路 ５０ シフトレジスタ ５１ ラッチ回路 ５５，５７ バッファ ＬＴ ラッチ信号 ＳＢ ストローブ信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301 H01L 21/82 H01L 21/822 H01L 27/04

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 一主面の所定領域を、ｍ行×ｎ列（ｍ，
    ｎは２以上の自然数）の行列状に配列する複数個の区画
    に区分するとともに該各区画内に出力パッドと該パッド
    に接続されるスイッチング素子とを形成した集積回路素
    子であって、同一列に配列したｍ個の区画内に形成され
    るｍ個の出力パッドを千鳥状に順次変位させるべく各ス
    イッチング素子の回路パターン形状を行毎に異ならせた
    ことを特徴とする集積回路素子。
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