JPH0890815A

JPH0890815A - サーマルヘッド

Info

Publication number: JPH0890815A
Application number: JP23280094A
Authority: JP
Inventors: Tetsuharu Hyodo; 徹治兵頭
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1994-09-28
Filing date: 1994-09-28
Publication date: 1996-04-09

Abstract

(57)【要約】【目的】低コストかつ高品質、並びに高信頼性のサーマ
ルヘッドの提供。【構成】複数の発熱抵抗体１７と、個別電極１８と、共
通電極１６とを設けたセラミック基板１４と、硬質基体
１９とを放熱板１３上に並設するとともに、この硬質基
体１９上にＦＰＣ２０を設け、このＦＰＣ２０上にドラ
イバーＩＣ２３を複数個フェイスダウンボンディングに
より搭載し、ドライバーＩＣ２３の裏面の両長辺に沿っ
てそれぞれに出力パッド配列２６ａ、２６ｂを設け、一
方の出力パッド配列２６ａをＦＰＣ２０の一方の導電パ
ターン層と導電させ、他方の出力パッド配列２６ｂをそ
の他方の導電パターン層と導電せしめたサーマルヘッド
１２。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばファックス等に
用いられるサーマルヘッドに関するものである。

【０００２】

【従来の技術】図１２〜図１６は従来のサーマルヘッド
であって、図１２はサーマルヘッド１の外観図、図１３
はそのサーマルヘッド１の電気的構成を示す回路図、更
に図１４はサーマルヘッド１に搭載するドライバーＩＣ
２の回路図、図１５はその動作を示すタイミングチャー
トである。また、図１６はこのドライバーＩＣ２の電極
パッドの配列状態を示す。

【０００３】図１２のサーマルヘッド１によれば、アル
ミナなどの電気絶縁性セラミック基板３の上にガラスか
らなる蓄熱層４を形成し、更にＴａＮ等からなる抵抗体
膜と、Ａｌなどからなる電極層とを順次形成した後、フ
ォトリソグラフィーによって共通電極５と、発熱抵抗体
６と、個別電極７とを形成する。また、セラミック基板
３の上には各発熱抵抗体６を印画制御するためのドライ
バーＩＣ２を搭載し、個別電極７とドライバーＩＣ２の
スイッチング素子とを、それぞれハンダバンプによりフ
ェイスダウンボンディングでもって接続している。しか
も、上記のような電気絶縁性セラミック基板３はアルミ
ニウム等の熱伝導性の高い金属から成る放熱板８の上に
搭載し、更にこの放熱板８の上には各ドライバーＩＣ２
を駆動制御するための配線基板９も搭載している。そし
て、配線基板９上の配線と、電気絶縁性基板３上の配線
とはハンダやＡｕワイヤーによって電気的に接続し、更
にこの配線基板９上の配線は、コネクター１０を介して
外部と接続する。

【０００４】次に図１３に示すサーマルヘッド１の一例
の電気的構成によれば、多数の発熱抵抗体Ｒ１〜Ｒ１７
２８と、複数のドライバーＩＣ２などで構成されてい
る。更に５７６個の発熱抵抗体および９個のドライバー
ＩＣ２を一つのブロックとして計３個のブロックＢ１〜
Ｂ３に区分されて印画動作を行う。

【０００５】図１４は、図１２に示すドライバーＩＣ２
の一例を示す回路図であり、シリアルデータから成る印
画データＤＩを外部らのクロック信号ＣＬＫに同期して
転送することによって、所定ビット数毎にパラレルデー
タに変換して出力するシフトレジスタＳＲ１〜ＳＲｎ
と、外部からのラッチ信号ＬＡＴによって、シフトレジ
スタＳＲ１〜ＳＲｎの出力を記憶する複数のラッチ回路
Ｌ１〜Ｌｎと、外部からのストローブ信号ＳＴＢＩ及び
印画制御信号ＢＥＯによって、各ラッチ回路Ｌ１〜Ｌｎ
の出力を開閉する複数のゲート素子Ｇ１〜Ｇｎと、各ゲ
ート素子Ｇ１〜Ｇｎの出力によって発熱抵抗体Ｒ１〜Ｒ
１７２８に流れる電流を制御する複数のスイッチング素
子Ｔ１〜Ｔｎなどから構成されている。

【０００６】多数の発熱抵抗体Ｒ１〜Ｒｎ（図１２の発
熱抵抗体６）の一端は、各スイッチング素子Ｔ１〜Ｔｎ
のドレイン素子に接続されるとともに、各発熱抵抗体Ｒ
１〜Ｒｎの他端は共通に外部電源１１の出力側ＶＨに接
続されており、各スイッチング素子Ｔ１〜Ｔｎのソース
側が共通して接続された端子ＧＮＤ２に、外部電源１１
の接地側が接続されている。

【０００７】図１５のタイミングチャートにより、上記
回路の動作を説明する。一走査線として形成される１７
２８画素分の印画データＤＡＴＡは、クロック信号ＣＬ
Ｋに同期して各ドライバーＩＣ２のシフトレジスタＳＲ
１〜ＳＲｎに入力、転送され、各ドライバーＩＣ２にお
いて６４画素分の印画信号ＤＡＴＡがそれぞれパラレル
データに変換される。

【０００８】次に、ラッチ信号ＬＡＴが反転して、ドラ
イバーＩＣ２のシフトレジスタＳＲ１〜ＳＲｎの出力
が、各ラッチ回路Ｌ１〜Ｌｎに記憶される。更に次に、
印画制御信号ＢＥＯがハイレベルに反転して、ストロー
ブ信号ＳＴＢ１にローレベルに反転すると、発熱抵抗体
Ｒ１〜Ｒ５７６から成るブロックＢ１に対応する９個の
ドライバーＩＣ２の各ゲート素子Ｇ１〜Ｇｎが開いて、
各ラッチ回路Ｌ１〜Ｌｎに記憶された印画信号ＤＡＴＡ
に基づいて各スイッチング素子Ｔ１〜Ｔｎが選択的に導
通状態となる。これにより、発熱抵抗体Ｒ１〜Ｒ５７６
に選択的に電流が流れて発熱し、感熱紙や熱転写フィル
ムを加熱して、ブロックＢ１に対応する一走査線の１／
３の部分の印画動作を行う。

【０００９】以下、同様にストローブ信号ＳＴＢ２がロ
ーレベルに反転すると、Ｒ５７７からＲ１１５２に選択
的に電流が流れて発熱し、ブロックＢ２に対応する一走
査線の１／３の部分の印画動作を行い、更にストローブ
信号ＳＴＢ３がローレベルに反転すると、Ｒ１１５３〜
Ｒ１７２８に選択的に電流が流れて発熱し、ブロックＢ
３に対応する一走査線の１／３の部分の印画動作を行
う。このようにして、一走査線分の印画が行われて感熱
紙や熱転写フィルムをステップ搬送しながら上述の動作
を繰り返すことによって一連の画像が記録される。

【００１０】また、図１６に示すドライバーＩＣ２の電
極パッドの配列状態によれば、個別電極７と接続される
出力パッドは６４ビット分が長辺に沿って千鳥状に配列
され、それに隣接してグランド用のパッドが配列され、
次いでロジック回路が設けられ、他方の長辺に沿って信
号入力パッドが配列されている。

【００１１】かくして、上記構成のサーマルヘッド１に
よれば、多数のドライバーＩＣ２（例えばＡ４の長尺寸
法で２７個）をハンダバンプによりフェイスダウンボン
ディングでもってセラミック基板３の上に接続するに際
して、著しく温度が高くなるが、そのセラミック基板３
が剛体であるために熱応力が影響を受けなくなり、その
搭載基板が熱膨張して歪曲しなくなった。

【００１２】

【従来技術の課題】しかしながら、上記構成のサーマル
ヘッド１では、各発熱抵抗体Ｒ１〜Ｒ１７２８の個数と
同数のシフトレジスタＳＲ１〜ＳＲｎ、ラッチ回路Ｌ１
〜Ｌｎ、スイッチング素子Ｔ１〜Ｔｎなどを備える必要
があるためにドライバーＩＣ２の構成が複雑になり、多
数のドライバーＩＣ２をサーマルヘッド１に搭載しなけ
ればならず、これによって製造コストが上昇するととも
に、サーマルヘッド１自体の小型化を困難にしていると
いう問題点があった。

【００１３】また、上記構成のドライバーＩＣ２によれ
ば、その表面上のロジック回路部に相当する領域が大き
くなっているので、ドライバーＩＣ２の寸法が大きくな
り、これによって、サーマルヘッドの小型化が難しくな
るとともに、コストが高くなるという問題点もあった。

【００１４】かかる問題点を解決するために、本発明者
は既に新規な駆動回路を提案した（特願平５−２４５４
６６号参照）。この駆動回路によれば、あらかじめ所定
数毎のグループに区分された発熱抵抗体に対応するゲー
ト素子毎に、駆動ゲート素子を介して１つのシフトレジ
スタに共通されているので、シフトレジスタの数を大幅
に削減することができ、発熱抵抗体の駆動回路の規模を
大幅に縮小することができた。

【００１５】しかしながら、この新規な駆動回路を図１
２に示す従来の外観図に示すような構成のサーマルヘッ
ド１に形成したところ、配線上ショートしたり、あるい
は断線したりするという問題点があることが判明した。
すなわち、上記提案の駆動回路により、セラミック基板
３上に配線形成するに当たって、従来であれば、例えば
１ｍｍ当たり８本配線を形成していたのであるが、更に
１ｍｍ当たり１２本以上の配線数にまで増加することに
なり、このような高密度配線をセラミック基板３に形成
すると、ドライバーＩＣ２と個別電極との接続部、もし
くはその付近において、その個別電極の配線が過度に密
となり、その配線形成の際のエッチングによる微細加工
において、そのセラミック体の表面の荒れに起因して、
その配線がショートしたり、あるいは断線したりすると
いう問題点があることが判明した。

【００１６】かかる問題点を解決するために、このセラ
ミック基板３に代えて、他の平滑性基板を用いることも
考えられるが、その場合には、ドライバーＩＣ２の電極
パッドと、その基板上の配線との間に強固な接続ができ
ないという問題点がある。

【００１７】すなわち、セラミック基板３の上にフェイ
スダウンにより半田バンプを介してドライバーＩＣ２を
搭載する場合、その半田バンプの下に無電解ニッケルメ
ッキし（相互に電気的に導通できないため）、そのメッ
キ層とセラミック基板３上のアルミニウム配線とを接続
するが、その無電解ニッケルメッキの接続強度が小さい
ので、それを補完すべく表面が荒れたセラミック基板３
を用いて、その接続面を大きくている。しかしながら、
そのような荒れた表面のない場合には、この接続面が小
さくなり、強い接続強度が得られないという問題点があ
る。

【００１８】したがって、本発明は上記事情に鑑みて完
成されたものであり、その目的は、駆動回路の簡略化及
び製造コストの低減化を図るとともに、配線のショート
や断線のない高性能且つ高信頼性のサーマルヘッドを提
供することにある。

【００１９】

【課題を解決するための手段】請求項１の発明によれ
ば、複数の発熱抵抗体と、複数の発熱抵抗体のそれぞれ
一方端に接続された個別電極群と、複数の発熱抵抗体の
他方端を共通に接続して成る共通電極とを設けたセラミ
ック基板と、硬質基体とを放熱板上に並設するととも
に、その硬質基体上に複数の導電パターンを２列に形成
した配線基板を設け、この配線基板上に複数の発熱抵抗
体の発熱を制御すべく駆動回路素子を複数個フェイスダ
ウンボンディングにより搭載したサーマルヘッドであっ
て、上記駆動回路素子の裏面の両長辺に沿ってそれぞれ
に出力パッドを配列し、一方の出力パッド配列を上記配
線基板の一方の列の導電パターン層に導電させ、他方の
列の出力パッド配列を他方の列の導電パターン層と導電
せしめたことを特徴とする。

【００２０】

【作用】上記構成のサーマルヘッドにおいては、硬質基
体の上にＦＰＣなどの配線基板を搭載し、その配線基板
上に駆動回路素子を設けているので、ハンダ溶着のフェ
イスダウンボンディングにより駆動回路素子を搭載して
も、その熱応力の影響が顕著に小さくなり、実用上その
基板の熱膨張による歪曲が問題ないことを確認した。

【００２１】また、本発明のサーマルヘッドにおいて
は、前述した通りの特願平５−２４５４６６号の駆動回
路素子を搭載した場合のように、駆動回路素子の搭載数
を少なくして、更にロジック回路部の縮小化とともに、
その素子の面積をほとんど大きくしなくとも従来の２倍
程度に出力パッドを多くすることができ、これにより、
駆動回路の簡略化に伴う製造コストの低減化が達成でき
る。その上、配線基板上に駆動回路素子をハンダ溶着の
フェイスダウンボンディングにより搭載しているので、
高密度配線ができ、しかも、この配線基板においては、
その配線を電解メッキにより形成することができるの
で、無電解メッキに比べて著しく密着強度を高めること
ができる。

【００２２】更に本発明のサーマルヘッドにおいては、
駆動回路素子の裏面の両長辺に沿ってそれぞれに出力パ
ッドを配列し、一方の出力パッド配列を上記配線基板の
一方の列の導電パターン層と導電させ、他方の出力パッ
ド配列をその他方の列の導電パターン層と導電させ、多
くの出力パッドを各導電パターン層に分けて導電させて
いるので、配線上ショートしたり、あるいは断線したり
することがなく、高密度配線ができる。

【００２３】

【実施例】図１は本発明のサーマルヘッド１２の平面概
略図（一部等価回路図にて示す）であり、図２は図１中
の切断面線Ｘ−Ｘによる横断面図である。アルミニウム
等から成る放熱板１３の上にアルミナなどの電気絶縁性
セラミック基板１４を設け、このセラミック基板１４の
上にガラスからなる蓄熱層１５を形成し、更にＴａＮ等
からなる抵抗体膜と、Ａｌなどからなる電極層とを順次
形成した後、フォトリソグラフィーによって共通電極１
６と、発熱抵抗体１７と、個別電極１８とを形成する。

【００２４】この放熱板１３の上には硬質基体１９を搭
載し、硬質基体１９の上に配線基板であるＦＰＣ２０を
固定している。この硬質基体１９はＦＰＣ２０を支持で
きるものであれば、種々の材質が採用でき、例えばガラ
エポ、ガラス、アルミニウム等の金属がある。

【００２５】放熱板１３上にセラミック基板１４を設け
る場合や、硬質基体１９上にＦＰＣ２０を設ける場合の
固定手段として３０〜１００μｍの厚みのアクリル樹脂
等による両面テープを用いる方法や、あるいはエポキシ
樹脂を塗布し、固定した後に１２０〜１５０℃で３０分
〜１時間加熱して接着する方法がある。

【００２６】上記ＦＰＣ２０は複数の導電パターン層２
１と樹脂層２２とから構成され、このＦＰＣ２０の上に
はドライバーＩＣ２３を搭載し、それをフェイスダウン
により半田バンプ２４を介して固定するとともに、導電
パターン層２１とも電気的に導通させている。また、セ
ラミック基板１４の端部に異方性導電膜２５を介してＦ
ＰＣ２０を接着し、このＦＰＣ２０（導電パターン層２
１）は異方性導電膜２５を介して共通電極１６や個別電
極１８とも電気的に接続される。

【００２７】上記構成のサーマルヘッド１２において
は、ＦＰＣ２０の導電パターン層２１の厚みを２０〜１
００μ程度にまで厚くできるので、線幅を１０〜３０μ
ｍのきわめて細い幅で形成しても高い精度となり、しか
も、その配線抵抗も小さくなり、高密度配線を集約的に
設けることができた。そして、ＦＰＣ２０上にドライバ
ーＩＣ２３をハンダ溶着のフェイスダウンボンディング
により搭載して、高密度配線（１２本／ｍｍ以上）がで
き、しかも、このＦＰＣ２０においては、その導電パタ
ーン層２１を電解メッキにより形成することができるの
で、無電解メッキに比べて著しく密着強度を高めること
ができた。

【００２８】また、上記ドライバーＩＣ２３は例えば下
記Ａ〜Ｆの要件を具備した構成であって、以下、その電
気的構成およびその駆動方法を図４〜図１１により説明
する。

【００２９】Ａ：各発熱抵抗体に流れる電流を制御すべく個別電極と
個々に接続されている複数のスイッチング素子Ｂ：各スイッチング素子を開閉する複数のゲート素子Ｃ：シリアルデータから成る印画データをパラレルデー
タに変換するシフトレジスタＤ：発熱抵抗体を予め所定数ｎ（但しｎは自然数）毎の
グループに区分し、各グループの発熱抵抗体に対応する
ｎ個のゲート素子を共通接続し、外部からのストローブ
信号によりシフトレジスタからの出力を開閉する駆動ゲ
ート素子Ｅ：複数のゲート素子を共通接続するｎ個の選択ゲート
素子Ｆ：奇数番目の各グループの最端部から数えて１番目の
発熱抵抗体に対応するゲート素子が１番目の選択ゲート
素子に共通接続され、２番目の発熱抵抗体に対応するゲ
ート素子が２番目の選択ゲート素子に共通接続され、順
次ｎ番目の発熱抵抗体に対応するゲート素子がｎ番目の
選択ゲート素子に共通接続され、かつ偶数番目の各グル
ープの最端部から数えてｎ番目の発熱抵抗体に対応する
ゲート素子が１番目の選択ゲート素子に共通接続され、
（ｎ−１）番目の発熱抵抗体に対応するゲート素子が２
番目の選択ゲート素子に共通接続され、順次１番目の発
熱抵抗体に対応するゲート素子がｎ番目の選択ゲート素
子に共通接続され、駆動ゲート素子からシフトレジスタ
からのデータが出力されているとき、外部からの選択信
号によって所定の選択ゲート素子を駆動し、その選択ゲ
ート素子に共通接続されたゲート素子を駆動する選択制
御手段。

【００３０】先ず、図４は本例サーマルヘッドの電気的
構成を示す回路図によれば、このサーマルヘッドは線状
に配列される多数の発熱抵抗体Ｒ１〜Ｒ２０４８と、複
数のドライバーＩＣ２３で構成され、２５６個の発熱抵
抗体の個別電極１９が一つのドライバーＩＣ２３に接続
されるとともに、すべての発熱抵抗体Ｒ１〜Ｒ２０４８
は共通電極ＶＨに接続されている。また、これら発熱抵
抗体Ｒ１〜Ｒ２０４８はブロックＢ１とブロックＢ２に
分割され、それに対応するストローブ信号ＳＴＢ１とＳ
ＴＢ２とによって選択駆動される。即ち、ブロックＢ１
のドライバーＩＣ２１にはストローブ信号ＳＴＢ１が入
力され、ブロックＢ２のドライバーＩＣ２１にはストロ
ーブ信号ＳＴＢ２が入力される。また、各ドライバーＩ
Ｃ２３には印画データＤＡＴＡ、選択信号ＳＥＬ１、Ｓ
ＥＬ２、クロック信号ＣＬＫなどの各制御信号などが入
力される。

【００３１】図５はドライバーＩＣ２３の一例の電気的
構成を示す回路図であり、このドライバーＩＣ２３はシ
リアルデータから成る印画信号ＤＩを外部からのクロッ
ク信号ＣＬＫに同期して転送することにより所定ビット
数毎にパラレルデータに変換して出力するシフトレジス
タＳＲ１〜ＳＲ６４と、ストローブ信号ＳＴＢ（ストロ
ーブ信号ＳＴＢ１及びストローブ信号ＳＴＢ２の総称）
が入力されているとき、シフトレジスタＳＲ１〜ＳＲ６
４からのデータを出力する駆動ゲートＧ１〜Ｇ６４とを
有している。

【００３２】各駆動ゲートＧ１〜Ｇ６４には、各発熱抵
抗体を駆動するためのゲート素子Ｓ１〜Ｓ２５６が４個
ずつ並列に接続され、例えば駆動ゲートＧ１にはゲート
素子Ｓ１〜Ｓ４が接続されている。各駆動ゲートＧ１〜
Ｇ６４に接続された４個の各ゲート素子Ｓ（ゲート素子
Ｓ１〜Ｓ２５６の総称）は、選択ゲート素子ＳＬ１〜Ｓ
Ｌ４にそれぞれ共通接続され、この選択ゲート素子ＳＬ
１〜ＳＬ４と前述の駆動ゲートＧ１〜Ｇ６４とによって
選択され、その出力は開閉される。また、この選択ゲー
ト素子ＳＬ１〜ＳＬ４は、選択信号ＳＬ１、ＳＬ２の出
力レベル（ハイレベル又はローレベル）の組合せによっ
て選択され、駆動される。

【００３３】ゲート素子Ｓ１〜Ｓ２５６は、スイッチン
グ素子Ｔ１〜Ｔ２５６に接続され、スイッチング素子Ｔ
１〜Ｔ２５６を制御することによって、出力パッドＤ１
〜Ｄ２５６を介して各発熱抵抗体Ｒ１〜Ｒ２５６に流れ
る電流を制御する。各発熱抵抗体の順番とゲート素子の
番号は対応しており、例えば最端部から数えてｋ番目
（ｋは自然数）の発熱抵抗体は図４に示されるゲート素
子ＳＬＫに接続されている。

【００３４】また、４個の発熱抵抗体を一つのグループ
として区分し、隣接する奇数番目と偶数番目の各グルー
プにおいて、奇数番目のグループに発熱抵抗体に対応す
る選択ゲート素子Ｓの配列において、ゲート素子の番号
が昇順となっており、偶数番目のグループの発熱抵抗体
に対応する選択ゲート素子Ｓの配列において、ゲート素
子の番号が降順となっている。

【００３５】ここで、各グループのゲート素子Ｓは、配
列順に選択ゲート素子ＳＬ１〜ＳＬ４に共通接続され、
例えばゲート素子Ｓ１とゲート素子Ｓ８が一番目の選択
ゲート素子ＳＬ１に、ゲート素子Ｓ２とゲート素子Ｓ７
が２番目の選択ゲート素子ＳＬ２に、ゲート素子Ｓ３と
ゲート素子Ｓ６が３番目の選択ゲート素子ＳＬ３に、ゲ
ート素子Ｓ４とゲート素子Ｓ５が４番目の選択ゲート素
子ＳＬ４に共通接続されている。

【００３６】更に、このドライバーＩＣ２３では、ラッ
チ回路を設けない代わりに、クロックゲートＣＧを設
け、ストローブ信号ＳＴＢが活性状態（ローレベル）の
とき、クロック信号ＣＬＫの入力が阻止されるので、ス
トローブ信号ＳＴＢによって一方のブロックの印画が行
われているとき、他方のブロックに印画データを入力す
ることができる。

【００３７】以上の通り、このドライバーＩＣ２３は、
ラッチ回路を設ける必要がなく、複数の発熱抵抗体が一
つのシフトレジスタに共通接続されているので、シフト
レジスタの数を大幅に削減することができ、これによ
り、このドライバーＩＣ２３の回路規模を大幅に縮小す
ることができる。

【００３８】次に、図５のドライバーＩＣ２３が搭載さ
れたサーマルヘッドの動作について、図６のタイムチャ
ートを参照して説明する。ブロックＢ１およびブロック
Ｂ２では、それぞれ４分割で１ライン分の印画を行い、
各ブロック合わせて、即ち８分割で１ライン分の印画を
行う。ここで、ブロックＢ１の発熱抵抗体とブロックＢ
２の発熱抵抗体は、ストローブ信号ＳＴＢに同期して交
互に印画を行い、印画データＤ１、Ｄ３、Ｄ５、Ｄ７は
ブロックＢ１の印画データであり、印画データＤ２、Ｄ
４、Ｄ６、Ｄ８はブロックＢ２の印画データである。ま
た、印画データＤ１、Ｄ２は、選択ゲートＳＬ１によっ
て選択される発熱抵抗体の印画データであり、印画デー
タＤ３、Ｄ４は、選択ゲートＳＬ２によって選択される
発熱抵抗体の印画データであり、印画データＤ５、Ｄ６
は、選択ゲートＳＬ３によって選択される発熱抵抗体の
印画データであり、印画データＤ７、Ｄ８は、選択ゲー
トＳＬ４によって選択される発熱抵抗体の印画データで
ある。クロック信号ＣＬＫは、全ての発熱抵抗体に対応
するデータＤＡＴＡ数毎出力され、そのクロック信号に
同期して印画データＤ１〜Ｄ８が出力される。

【００３９】図７は図６で示される各印画データＤ１〜
Ｄ８のタイミングチャートを示し、１ライン分のデータ
が全て印画データの場合のタイミングチャートである。
印画データＤ１は、ブロックＢ１における８ｎ＋１番目
（ｎは自然数）、８（ｎ＋１）番目の発熱抵抗体に対応
する印画データであり、印画データＤ３は、８ｎ＋２番
目、８ｎ＋７番目の発熱抵抗体に対応する印画データで
あり、印画データＤ５は、８ｎ＋３番目、８ｎ＋６番目
の発熱抵抗体に対応する印画データであり、印画データ
Ｄ７は、８ｎ＋４番目、８ｎ＋５番目の発熱抵抗体に対
応する印画データである。

【００４０】また、印画データＤ２は、ブロックＢ２に
おける８ｍ＋１番目（ｍは自然数）、８（ｍ＋１）番目
の発熱抵抗体に対応する印画データであり、印画データ
Ｄ４は、８ｍ＋２番目、８ｍ＋７番目の発熱抵抗体に対
応する印画データであり、印画データＤ６は、８ｍ＋３
番目、８ｍ＋６番目の発熱抵抗体に対応する印画データ
であり、印画データＤ８は、８ｍ＋４番目、８ｍ＋５番
目の発熱抵抗体に対応する印画データである。

【００４１】図８は図１で示されるサーマルヘッドにお
いて図７で示されるタイミングチャートに基づいて印画
を行った場合のブロックＢ１及びブロックＢ２の印画画
像である。ブロックＢ１では、印画データＤ１による印
画に続いて、印画データＤ３、印画データＤ５、印画デ
ータＤ７による印画が紙送り方向に順次行われる。ブロ
ックＢ２では、印画データＤ２による印画に続いて、印
画データＤ４、印画データＤ６、印画データＤ８による
印画が、前述のブロックＢ１の印画と交互に記録媒体の
搬送方向に順次行われる。

【００４２】したがって、図８に示されるように蛇行し
た形状のラインの印画画像が得られる。この印画画像
は、各ラインの印画において、印画ドットが平均して離
間しているので、部分的にスジ、かすれなどが発生する
ことはない。また、実際には記録媒体の搬送方向の発熱
抵抗体の長さは図７に示した長さより充分に長いので、
隣合う印画ドットの隙間はほとんどなく、連続したライ
ンとして印画することができる。

【００４３】図９は図４に示されるサーマルヘッドを他
の駆動方法で駆動した場合のタイミングチャートであ
る。図８で示される駆動方法が図６において説明した駆
動方法と異なる点は、選択ゲート素子ＳＬ１〜ＳＬ４に
よって選択される発熱抵抗体に対応する印画データを入
力する手段として、印画すべき印画データを予め加工す
る代わりに、発熱抵抗体の順番に対応するすべての印画
データをそのままシリアルデータとして入力している。

【００４４】次にその印画データのうち、選択ゲート素
子ＳＬ１〜ＳＬ４によって選択される発熱抵抗体に対応
する印画データに同期するクロック信号ＣＬＫのみを入
力し、即ち連続する印画データからの必要とする印画す
べき印画データを選択してシフトレジスタに格納する。
したがって、図９で示される印画データＤは、全て発熱
抵抗体の順番に対応して出力されるデータであり、クロ
ック信号ＣＫ１〜ＣＫ８は、印画すべき印画データの同
期して出力される。なお、ストローブ信号ＳＴＢ１、Ｓ
ＴＢ２、選択信号ＳＥＬ１、ＳＥＬ２及び選択ゲート素
子ＳＬ１〜ＳＬ４の出力タイミングは、図６で示される
出力タイミングと同一なので、説明は省略する。

【００４５】クロック信号ＣＫ１、ＣＫ３、ＣＫ５、Ｃ
Ｋ７は図９で示されるように、ブロックＢ１のデータＤ
Ｂ１のなかの印画すべき印画データに同期して出力さ
れ、クロック信号ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８は、
ブロックＢ２のデータＤＢ２のなかの印画すべき印画デ
ータに同期して出力される。

【００４６】図１１はクロック信号ＣＫ１〜ＣＫ８の出
力タイミングを示すタイミングチャートである。クロッ
ク信号ＣＫ１、ＣＫ２は各ブロックの最初の印画データ
から８ｎ＋１（ｎは自然数）番目、８（ｎ＋１）番目の
印画データに同期して出力され、クロック信号ＣＫ３、
ＣＫ４は各ブロックの最初の印画データから８ｎ＋２番
目、８ｎ＋７番目の印画データに同期して出力され、ク
ロック信号ＣＫ５、ＣＫ６は各ブロックの最初の印画デ
ータから８ｎ＋３番目、８ｎ＋６番目の印画データに同
期して出力され、クロック信号ＣＫ７、ＣＫ８は各ブロ
ックの最初の印画データから８ｎ＋４番目、８ｎ＋５番
目の印画データに同期して出力される。図４で示される
サーマルヘッドにおいて、図８で示されるタイミングチ
ャートに基づいて印画を行った場合も、図７で示される
印画画像が得られる。

【００４７】次に上記Ａ〜Ｆの要件を具備した電気的構
成のドライバーＩＣ２３のパッド配列状態およびＦＰＣ
２０との接続関係を図３の概略図により説明する。２６
は出力パッド領域であり、この出力パッド領域２６は、
ドライバーＩＣ２３の各長辺に沿ってそれぞれに１２８
ビットの出力パッドが千鳥状に配列されている。一方の
出力パッド配列２６ａはＦＰＣ２０の一方の導電パター
ン層と導電させ、他方の出力パッド配列２６ｂはその他
方の導電パターン層と導電せしめている。

【００４８】すなわち、図示していないが、これら一方
の導電パターン層と他方の導電パターン層とはＦＰＣ２
０の内部に相互に非導電状態でもって積層するように設
けられているが、一方の出力パッド配列２６ａは樹脂２
２の内部にあるスルーホールを介して一方の導電パター
ン層と接続し、他方の出力パッド配列２６ｂも同様にス
ルーホールを介して他方の導電パターン層と接続してい
る。

【００４９】したがって、この構成のように両出力パッ
ド配列２６ａ、２６ｂを別々の部位でもって個別に導電
パターン層と接続しているので、出力パッドが高密度に
設けられていても、配線上ショートすることがない。

【００５０】そして、各導電パターン層は、上記スルー
ホールから放射状に配線されているので、各配線の間隔
はドライバーＩＣ２３から遠ざかる程、大きくなり、こ
れによって各配線間に電気的なショートが生じなくなっ
た。更にそのショートが生じなくなる領域でもってスル
ーホールを介して各導電パターン層を一層化することが
でき、そのように一層化した導電パターン層を個別電極
１８と接続することができた。図中、各導電パターン層
を一層化する箇所を、２７でもって示す。

【００５１】また、ゲート素子とラッチレジスタとシフ
トレジスタと選択制御手段とから成るロジック回路部を
このドライバーＩＣ２３の長軸の中央にそって設け、そ
の両側にほぼ線対称となるように両出力パッド配列２６
ａ、２６ｂを配置することができるので、そのドライバ
ーＩＣ２３の寸法を更に縮小化できた。２８はドライバ
ーＩＣ２３内のスイッチングトランジスタを経由して電
流出力を排出するためのＧＮＤパッドであり、２９は信
号入力パッドである。

【００５２】かくして上記構成のサーマルヘッド１２に
よれば、ドライバーＩＣ１２を従来の２７個に比べて７
個（あるいは図示のように８個）にまで少なくすること
ができ、これにより、製造コストが低減できた。しか
も、ドライバーＩＣ１２をハンダ溶着のフェイスダウン
ボンディングによりＦＰＣ２０上に設けるに当たって、
このＦＰＣ２０を硬質基体１９の上に設けているので、
その熱応力の影響が顕著に小さくなり、実用上ＦＰＣ２
０の熱膨張による歪曲が問題にならなくなった。したが
って、高密度配線（１２本／ｍｍ以上）ができ、しか
も、このＦＰＣ２０においては、その導電パターン層２
１を電解メッキにより形成することができるので、無電
解メッキに比べて著しく密着強度を高めることができ
た。

【００５３】その上、出力パッド領域２６は、ドライバ
ーＩＣ２３の各長辺に沿ってそれぞれに配列され、一方
の出力パッド配列２６ａがＦＰＣ２０の一方の導電パタ
ーン層と導電させ、他方の出力パッド配列２６ｂがその
他方の導電パターン層と導電させているので、出力パッ
ドが高密度に設けられていても、配線上ショートするこ
とがなく、しかも、各導電パターン層が放射状に配線さ
れているので、各導電パターン層を容易に一層化するこ
とができ、これにより、電気的なショートや断線のない
高密度配線が容易に達成できた。

【００５４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲内で種々の
変更や改善等は何ら差し支えない。

【００５５】

【発明の効果】以上の通り、本発明によれば、硬質基体
の上にＦＰＣなどの配線基板を搭載し、その配線基板上
に駆動回路素子を設けているので、ハンダ溶着のフェイ
スダウンボンディングにより駆動回路素子を搭載して
も、その熱応力の影響が顕著に小さくなり、その上、駆
動回路素子の搭載数を少なくして、更にその素子の面積
をほとんど大きくしなくとも従来の２倍程度に出力パッ
ドを多くすることができ、これにより、駆動回路の簡略
化に伴う製造コストの低減化が達成でき、しかも、高密
度配線ができ、その上、その駆動回路素子の密着強度を
高めることができ、その結果、低コストかつ高品質のサ
ーマルヘッドが提供できた。

【００５６】更に本発明によれば、駆動回路素子のパッ
ド部において高密度配線を行っても配線上ショートした
り、あるいは断線したりすることがなく、高信頼性のサ
ーマルヘッドが提供できた。

【図面の簡単な説明】

【図１】実施例のサーマルヘッドの平面概略図である。

【図２】実施例のサーマルヘッドの横断面図である。

【図３】実施例のサーマルヘッドにおけるドライバーＩ
Ｃのパッド配列状態および配線基板との接続関係を示す
概略図である。

【図４】実施例のサーマルヘッドの電気的構成を示す図
である。

【図５】ドライバーＩＣ２０の電気的構成を示す回路図
である。

【図６】サーマルヘッドの駆動方法を説明するためのタ
イムチャートである。

【図７】図６で示す印画データＤ１〜Ｄ８の内容を示す
タイムチャートである。

【図８】図１で示されるサーマルヘッドによって得られ
る印画画像である。

【図９】図１で示されるサーマルヘッドの他の駆動方法
を説明するためのタイムチャートである。

【図１０】図９で示されるクロック信号ＣＫ１〜ＣＫ８
の内容を示すタイムチャートである。

【図１１】図９で示されるクロック信号ＣＫ１〜ＣＫ８
の内容を示すタイムチャートである。

【図１２】従来のサーマルヘッドの外観図である。

【図１３】従来のサーマルヘッドの電気的構成を示す図
である。

【図１４】従来のサーマルヘッドに搭載するドライバー
ＩＣの回路図である。

【図１５】従来のサーマルヘッドに搭載するドライバー
ＩＣの動作を示すタイミグチャートである。

【図１６】従来のサーマルヘッドにおけるドライバーＩ
Ｃのパッド配列状態および配線基板との接続関係を示す
概略図である。

【符号の説明】

１２サーマルヘッド１３放熱板１４セラミック基板１５蓄熱層１６共通電極１７発熱抵抗体１８個別電極１９硬質基体２０ＦＰＣ２３ドライバーＩＣ２６出力パッド領域

Claims

【特許請求の範囲】

【請求項１】複数の発熱抵抗体と、複数の発熱抵抗体
のそれぞれ一方端に接続された個別電極群と、複数の発
熱抵抗体の他方端を共通に接続して成る共通電極とを設
けたセラミック基板と、硬質基体とを放熱板上に並設す
るとともに、該硬質基体上に複数の導電パターンを２列
に形成した配線基板を設け、この配線基板上に複数の発
熱抵抗体の発熱を制御すべく駆動回路素子を複数個フェ
イスダウンボンディングにより搭載したサーマルヘッド
であって、上記駆動回路素子の裏面の両長辺に沿ってそ
れぞれに出力パッドを配列し、一方の出力パッド配列を
上記配線基板の一方の列の導電パターン層に導電させ、
他方の列の出力パッド配列を他方の列の導電パターン層
と導電せしめたことを特徴とするサーマルヘッド。