JPH0839857A - サーマルヘッド - Google Patents

Abstract

(57)【要約】 【目的】製造コストの低減化。高性能且つ高信頼性のサ
ーマルヘッド。 【構成】複数の発熱抵抗体１８と、個別電極１９と、共
通電極１７とを設けたセラミック基板１４を放熱板１３
上に設けるとともに、複数の発熱抵抗体１８の発熱を制
御すべくドライバーＩＣ２１を複数個フェイスダウンボ
ンディングにより搭載した配線密度が１２本／ｍｍ以上
であるプリント基板１５を、この放熱板１３に設けた凹
部１３ａにドライバーＩＣ２１が挿入されるように、放
熱板１３上でセラミック基板１４と並設させるととも
に、そのプリント基板１５上およびセラミック基板１４
上にＦＰＣ２４を設けて成るサーマルヘッド１２。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばファックス等に
用いられるサーマルヘッドに関するものである。

【０００２】

【従来の技術】図１５〜図１８は従来のサーマルヘッド
であって、図１５はサーマルヘッド１の外観図、図１６
はそのサーマルヘッド１の電気的構成を示す回路図であ
り、更に図１７はサーマルヘッド１に搭載するドライバ
ーＩＣ２の回路図、図１８はその動作を示すタイミング
チャートである。

【０００３】図１５のサーマルヘッド１によれば、アル
ミナなどの電気絶縁性セラミック基板３の上にガラスか
らなる蓄熱層４を形成し、更にＴａＮ等からなる抵抗体
膜と、Ａｌなどからなる電極層とを順次形成した後、フ
ォトリソグラフィーによって共通電極５と、発熱抵抗体
６と、個別電極７とを形成する。また、セラミック基板
３の上には各発熱抵抗体６を印画制御するためのドライ
バーＩＣ２を搭載し、各個別電極７とドライバーＩＣ２
のスイッチング素子とを、それぞれハンダバンプにより
フェイスダウンボンディングでもって接続している。し
かも、上記のような電気絶縁性セラミック基板３はアル
ミニウム等の熱伝導性の高い金属から成る放熱板８の上
に搭載し、更にこの放熱板８の上には各ドライバーＩＣ
２を駆動制御するための配線基板９も搭載している。そ
して、配線基板９上の配線と、電気絶縁性基板３上の配
線とはハンダやＡｕワイヤーによって電気的に接続し、
更にこの配線基板９上の配線は、コネクター１０を介し
て外部と接続する。

【０００４】次に上記サーマルヘッド１の一例の電気的
構成を図１６により示し、多数の発熱抵抗体Ｒ１〜Ｒ１
７２８と、複数のドライバーＩＣ２などで構成されてい
る。更に５７６個の発熱抵抗体及び９個のドライバーＩ
Ｃ２を一つのブロックとして計３個のブロックＢ１〜Ｂ
３に区分されて印画動作を行う。

【０００５】図１７は、図１５に示すドライバーＩＣ２
の一例を示す回路図であり、シリアルデータから成る印
画データＤＩを外部らのクロック信号ＣＬＫに同期して
転送することによって、所定ビット数毎にパラレルデー
タに変換して出力するシフトレジスタＳＲ１〜ＳＲｎ
と、外部からのラッチ信号ＬＡＴによって、シフトレジ
スタＳＲ１〜ＳＲｎの出力を記憶する複数のラッチ回路
Ｌ１〜Ｌｎと、外部からのストローブ信号ＳＴＢＩ及び
印画制御信号ＢＥＯによって、各ラッチ回路Ｌ１〜Ｌｎ
の出力を開閉する複数のゲート素子Ｇ１〜Ｇｎと、各ゲ
ート素子Ｇ１〜Ｇｎの出力によって発熱抵抗体Ｒ１〜Ｒ
１７２８に流れる電流を制御する複数のスイッチング素
子Ｔ１〜Ｔｎなどから構成されている。

【０００６】多数の発熱抵抗体Ｒ１〜Ｒｎ（図１５の発
熱抵抗体６）の一端は、各スイッチング素子Ｔ１〜Ｔｎ
のドレイン素子に接続されるとともに、各発熱抵抗体Ｒ
１〜Ｒｎの他端は共通に外部電源１１の出力側ＶＨに接
続されており、各スイッチング素子Ｔ１〜Ｔｎのソース
側が共通して接続された端子ＧＮＤ２に、外部電源１１
の接地側が接続されている。

【０００７】図１８のタイミングチャートにより、上記
回路の動作を説明する。一走査線として形成される１７
２８画素分の印画データＤＡＴＡは、クロック信号ＣＬ
Ｋに同期して各ドライバーＩＣ２のシフトレジスタＳＲ
１〜ＳＲｎに入力、転送され、各ドライバーＩＣ２にお
いて６４画素分の印画信号ＤＡＴＡがそれぞれパラレル
データに変換される。

【０００８】次に、ラッチ信号ＬＡＴが反転して、ドラ
イバーＩＣ２のシフトレジスタＳＲ１〜ＳＲｎの出力
が、各ラッチ回路Ｌ１〜Ｌｎに記憶される。

【０００９】更に次に、印画制御信号ＢＥＯがハイレベ
ルに反転して、ストローブ信号ＳＴＢ１にローレベルに
反転すると、発熱抵抗体Ｒ１〜Ｒ５７６から成るブロッ
クＢ１に対応する９個のドライバーＩＣ２の各ゲート素
子Ｇ１〜Ｇｎが開いて、各ラッチ回路Ｌ１〜Ｌｎに記憶
された印画信号ＤＡＴＡに基づいて各スイッチング素子
Ｔ１〜Ｔｎが選択的に導通状態となる。これにより、発
熱抵抗体Ｒ１〜Ｒ５７６に選択的に電流が流れて発熱
し、感熱紙や熱転写フィルムを加熱して、ブロックＢ１
に対応する一走査線の１／３の部分の印画動作を行う。

【００１０】以下、同様にストローブ信号ＳＴＢ２がロ
ーレベルに反転すると、Ｒ５７７からＲ１１５２に選択
的に電流が流れて発熱し、ブロックＢ２に対応する一走
査線の１／３の部分の印画動作を行い、更にストローブ
信号ＳＴＢ３がローレベルに反転すると、Ｒ１１５３〜
Ｒ１７２８に選択的に電流が流れて発熱し、ブロックＢ
３に対応する一走査線の１／３の部分の印画動作を行
う。このようにして、一走査線分の印画が行われて感熱
紙や熱転写フィルムをステップ搬送しながら上述の動作
を繰り返すことによって一連の画像が記録される。

【００１１】かくして、上記構成のサーマルヘッド１に
よれば、多数のドライバーＩＣ２（例えばＡ４の長尺寸
法で２７個）をハンダバンプによりフェイスダウンボン
ディングでもって接続しているが、その搭載基板として
セラミック基板３を採用している。したがって、このフ
ェイスダウンボンディングのハンダ溶着に際して、著し
く温度が高くなり、これによって、その搭載基板が熱膨
張して歪曲するという問題点が、そのセラミック基板３
以外の基板、例えばガラエポ基板やＦＰＣ基板において
指摘されてきたが、そのセラミック基板３が剛体である
ために熱応力が影響を受けなくなって、この問題点が解
決されている。

【００１２】

【従来技術の課題】しかしながら、上記構成のサーマル
ヘッド１では、各発熱抵抗体Ｒ１〜Ｒ１７２８の個数と
同数のシフトレジスタＳＲ１〜ＳＲｎ、ラッチ回路Ｌ１
〜Ｌｎ、スイッチング素子Ｔ１〜Ｔｎなどを備える必要
があるため、更にドライバーＩＣ２の構成が複雑にな
り、多数のドライバーＩＣ２をサーマルヘッド１に搭載
しなければならず、その製造コストが上昇するという問
題点があった。

【００１３】また、ドライバーＩＣ２の個数が多くなる
と、そのサーマルヘッド自体の小型化が困難であるとい
う問題点もあった。

【００１４】かかる問題点を解決するために、本発明者
は既に新規な駆動回路を提案した（特願平５−２４５４
６６号参照）。この駆動回路により、予め所定数毎のグ
ループに区分された発熱抵抗体に対応するゲート素子毎
に、駆動ゲート素子を介して１つのシフトレジスタに共
通されているので、シフトレジスタの数を大幅に削減す
ることができ、発熱抵抗体の駆動回の規模を大幅に縮小
することができた。

【００１５】しかしながら、この新規な駆動回路を図１
５に示す従来の外観図に示すような構成のサーマルヘッ
ド１に形成したところ、配線上ショートしたり、あるい
は断線したりするという問題点があることが判明した。
即ち、上記提案の駆動回路により、セラミック基板３上
に配線形成するに当たって、従来であれば、例えば１ｍ
ｍ当たり８本配線を形成していたのであるが、更に１ｍ
ｍ当たり１２本以上の配線数にまで増加することにな
り、このような高密度配線をセラミック基板３に形成す
ると、ドライバーＩＣ２と個別電極との接続部、もしく
はその付近において、その個別電極の配線が過度に密と
なり、その配線形成の際のエッチングによる微細加工に
おいて、そのセラミック体の表面の荒れに起因して、そ
の配線がショートしたり、あるいは断線したりするとい
う問題点があることが判明した。

【００１６】この問題点を解決するために、このセラミ
ック基板３に代えて、他の平滑性基板を用いることも考
えられるが、その場合には、ドライバーＩＣ２の電極パ
ッドと、その基板上の配線との間に強固な接続ができな
いという問題点がある。即ち、例えばセラミック基板３
の上にフェイスダウンにより半田バンプを介してドライ
バーＩＣ２を搭載する場合、その半田バンプの下に無電
解ニッケルメッキし（相互に電気的に導通できないた
め）、そのメッキ層とセラミック基板３上のアルミニウ
ム配線と接続するが、その無電解ニッケルメッキの接続
強度が小さいので、それを補完すべく表面が荒れたセラ
ミック基板３を用いて、その接続面を大きくている。し
かしながら、そのような荒れた表面のない場合には、こ
の接続面が小さくなり、強い接続強度が得られないとい
う問題点がある。

【００１７】したがって、本発明は上記事情に鑑みて完
成されたものであり、その目的は、駆動回路の簡略化及
び製造コストの低減化を図るとともに、配線のショート
や断線のない高性能且つ高信頼性のサーマルヘッドを提
供することにある。

【００１８】

【課題を解決するための手段】請求項１の発明によれ
ば、複数の発熱抵抗体と、複数の発熱抵抗体のそれぞれ
一方端に接続された個別電極群と、複数の発熱抵抗体の
他方端を共通に接続して成る共通電極とを設けたセラミ
ック基板を放熱板上に設け、複数の発熱抵抗体の発熱を
制御すべく駆動回路素子を複数個フェイスダウンボンデ
ィングにより一方主面上に搭載した配線密度が１２本／
ｍｍ以上である配線基板を、この放熱板に設けた凹部内
に上記駆動回路素子を挿入させるように、放熱板上でセ
ラミック基板と並設させるとともに、配線基板の他方主
面上およびセラミック基板上に異方性導電膜を介してＦ
ＰＣを設けて、上記個別電極群および共通電極を駆動回
路素子と導電せしめて成るサーマルヘッドが提供され
る。

【００１９】請求項２の発明によれば、複数の発熱抵抗
体と、複数の発熱抵抗体のそれぞれ一方端に接続された
個別電極群と、複数の発熱抵抗体の他方端を共通に接続
して成る共通電極とを設けたセラミック基板を配線密度
が１２本／ｍｍ以上である配線基板上に設け、複数の発
熱抵抗体の発熱を制御すべく駆動回路素子を複数個フェ
イスダウンボンディングにより上記配線基板上に搭載
し、セラミック基板上と配線基板上とに異方性導電膜を
設けるとともに、各異方性導電膜を介してＦＰＣを設け
て、上記個別電極群および共通電極を駆動回路素子と導
電せしめて成るサーマルヘッドが提供される。

【００２０】請求項３の発明によれば、複数の発熱抵抗
体と、複数の発熱抵抗体のそれぞれ一方端に接続された
個別電極群と、複数の発熱抵抗体の他方端を共通に接続
して成る共通電極とを設けたセラミック基板を放熱板上
に設けるとともに、複数の発熱抵抗体の発熱を制御すべ
く駆動回路素子を複数個フェイスダウンボンディングに
より搭載した配線密度が１２本／ｍｍ以上であるＦＰＣ
と該ＦＰＣを支持する硬質基体とを並設させて成るサー
マルヘッドが提供される。

【００２１】

【作用】請求項１〜請求項３の各サーマルヘッドは、例
えば前述した通りの特願平５−２４５４６６号の駆動回
路素子を搭載した場合には、従来に比べて少ない個数搭
載すればよく、（例えば従来Ａ４の長尺寸法で２７個で
あったが、７個にまで減少できた）、これにより、製造
コストの低減化が図られた。しかも、駆動回路素子の搭
載時間が短くなって、製造コストが低減でき、具体的に
は１個の駆動回路素子にＮ倍の素子を設けた場合には、
その搭載時間は約１／Ｎとなる。

【００２２】更に本発明のサーマルヘッドの構成であれ
ば、駆動回路素子の搭載数が少なくなっているので、フ
ェイスダウンボンディングにより配設するに当たって、
その搭載用基板に剛体のセラミック基板を用いる必要が
なく、これにより、その他の基板、即ち請求項１の配線
基板や請求項２の配線基板（例えばガラエポ基板）の上
に、もしくは請求項３のＦＰＣの上にハンダ溶着のフェ
イスダウンボンディングにより駆動回路素子を搭載して
も、その熱応力の影響が顕著に小さくなり、実用上その
基板の熱膨張による歪曲が問題ないことを知見した。

【００２３】本発明は上記知見により完成されたもので
あり、請求項１および請求項２においては、駆動回路の
簡略化に伴う製造コストの低減化とともに、配線基板の
上に駆動回路素子をハンダ溶着のフェイスダウンボンデ
ィングにより搭載して、高密度配線（１２本／ｍｍ以
上）ができ、しかも、この配線基板においては、その配
線を電解メッキにより形成することができるので、無電
解メッキに比べて著しく密着強度を高めることができ
る。

【００２４】また、請求項３においては、駆動回路の簡
略化に伴う製造コストの低減化とともに、ＦＰＣ上に駆
動回路素子をハンダ溶着のフェイスダウンボンディング
により搭載して、高密度配線ができ、しかも、このＦＰ
Ｃにおいては、その配線を電解メッキにより形成するこ
とができるので、無電解メッキに比べて著しく密着強度
を高めることができる。

【００２５】

【実施例】

（例１）本例においては、請求項１に係るサーマルヘッ
ド１２の構成を図１と図２により、このサーマルヘッド
１２を動作させるための回路を図３〜図１０により説明
する。尚、この駆動回路は本発明者が特願平５−２４５
４６６号により既に提案した通りのものである。

【００２６】先ず図１はサーマルヘッド１２の平面概略
図（一部等価回路図にて示す）であり、図２は図１中の
切断面線Ｘ−Ｘによる横断面図であって、アルミニウム
等の熱伝導性の高い金属から成る放熱板１３の上にアル
ミナなどの電気絶縁性セラミック基板１４と、配線基板
であるプリント基板１５とを並設している。このセラミ
ック基板１４の上にガラスからなる蓄熱層１６を形成
し、更にＴａＮ等からなる抵抗体膜と、Ａｌなどからな
る電極層とを順次形成した後、フォトリソグラフィーに
よって共通電極１７と、発熱抵抗体１８と、個別電極１
９とを形成する。上記のように放熱板１３上にセラミッ
ク基板１４とプリント基板１５とを並設する場合、その
固定手段として３０〜１００μｍの厚みのアクリル樹脂
等による両面テープを用いる方法や、あるいはエポキシ
樹脂を塗布し、固定した後に１２０〜１５０℃で３０分
〜１時間加熱して接着する方法がある。

【００２７】上記プリント基板１５は例えばガラエポ基
板等の多層配線された硬質基板であって、このプリント
基板１５の内部にはスルーホール２０が形成されてい
る。そして、このプリント基板１５の一方主面上に、す
なわち放熱板１３側にドライバーＩＣ２１を搭載し、そ
れをフェイスダウンにより半田バンプ２２を介して固定
するとともに、スルーホール２０とも電気的に導通させ
ている。そして、このプリント基板１５を放熱板１３上
でセラミック基板１４と並設させるべく、この放熱板１
３に凹部１３ａを設けて、この凹部１３ａ内に上記ドラ
イバーＩＣ２０を挿入させる。

【００２８】また、プリント基板１５の他方主面上には
異方性導電膜２３を介してＦＰＣ２４を固定しており、
このＦＰＣ２４は配線２５と樹脂層２６とから構成され
ているので、プリント基板１５上のスルーホール２０と
導通された電極端子と、配線２５とが導電される。更に
このＦＰＣ２４（配線２５）は異方性導電膜２３を介し
て同様に共通電極１７と個別電極１９とも電気的に接続
される。

【００２９】以上の構成によれば、ＦＰＣ２４上および
プリント基板１５上に設けたいずれの個別電極も、厚み
２０〜１００μに程度にまで厚くできるので、線幅を１
０〜３０μｍのきわめて細い幅で形成しても高い精度と
なり、しかも、その配線抵抗も小さくなり、高密度配線
を集約的に設けることができた。そして、プリント基板
１５上にドライバーＩＣ２０をハンダ溶着のフェイスダ
ウンボンディングにより搭載して、高密度配線ができ、
しかも、このプリント基板１５においては、その配線を
電解メッキにより形成することができるので、無電解メ
ッキに比べて著しく密着強度を高めることができた。

【００３０】以下、本発明のサーマルヘッドの電気的構
成およびその駆動方法を図３〜図１０により説明する。
また、上記ドライバーＩＣ２０は下記Ａ〜Ｆの要件を具
備している。尚、これら各図は、特願平５−２４５４６
６号にて詳述した通りである。

【００３１】Ａ：各発熱抵抗体に流れる電流を制御すべ
く個別電極と個々に接続されている複数のスイッチング
素子 Ｂ：各スイッチング素子を開閉する複数のゲート素子 Ｃ：シリアルデータから成る印画データをパラレルデー
タに変換するシフトレジスタ Ｄ：発熱抵抗体を予め所定数ｎ（但しｎは自然数）毎の
グループに区分し、各グループの発熱抵抗体に対応する
ｎ個のゲート素子を共通接続し、外部からのストローブ
信号によりシフトレジスタからの出力を開閉する駆動ゲ
ート素子 Ｅ：複数のゲート素子を共通接続するｎ個の選択ゲート
素子 Ｆ：奇数番目の各グループの最端部から数えて１番目の
発熱抵抗体に対応するゲート素子が１番目の選択ゲート
素子に共通接続され、２番目の発熱抵抗体に対応するゲ
ート素子が２番目の選択ゲート素子に共通接続され、順
次ｎ番目の発熱抵抗体に対応するゲート素子がｎ番目の
選択ゲート素子に共通接続され、かつ偶数番目の各グル
ープの最端部から数えてｎ番目の発熱抵抗体に対応する
ゲート素子が１番目の選択ゲート素子に共通接続され、
（ｎ−１）番目の発熱抵抗体に対応するゲート素子が２
番目の選択ゲート素子に共通接続され、順次１番目の発
熱抵抗体に対応するゲート素子がｎ番目の選択ゲート素
子に共通接続され、駆動ゲート素子からシフトレジスタ
からのデータが出力されているとき、外部からの選択信
号によって所定の選択ゲート素子を駆動し、その選択ゲ
ート素子に共通接続されたゲート素子を駆動する選択制
御手段。

【００３２】先ず、図３は本例サーマルヘッドの電気的
構成を示す回路図によれば、このサーマルヘッドは線状
に配列される多数の発熱抵抗体Ｒ１〜Ｒ２０４８と、複
数のドライバーＩＣ２１で構成され、２５６個の発熱抵
抗体の個別電極１９が一つのドライバーＩＣ２１に接続
されるとともに、すべての発熱抵抗体Ｒ１〜Ｒ２０４８
は共通電極ＶＨに接続されている。また、これら発熱抵
抗体Ｒ１〜Ｒ２０４８はブロックＢ１とブロックＢ２に
分割され、それに対応するストローブ信号ＳＴＢ１とＳ
ＴＢ２とによって選択駆動される。即ち、ブロックＢ１
のドライバーＩＣ２１にはストローブ信号ＳＴＢ１が入
力され、ブロックＢ２のドライバーＩＣ２１にはストロ
ーブ信号ＳＴＢ２が入力される。また、各ドライバーＩ
Ｃ２１には印画データＤＡＴＡ、選択信号ＳＥＬ１、Ｓ
ＥＬ２、クロック信号ＣＬＫなどの各制御信号などが入
力される。

【００３３】図４はドライバーＩＣ２１の一例の電気的
構成を示す回路図であり、このドライバーＩＣ２１はシ
リアルデータから成る印画信号ＤＩを外部からのクロッ
ク信号ＣＬＫに同期して転送することにより所定ビット
数毎にパラレルデータに変換して出力するシフトレジス
タＳＲ１〜ＳＲ６４と、ストローブ信号ＳＴＢ（ストロ
ーブ信号ＳＴＢ１及びストローブ信号ＳＴＢ２の総称）
が入力されているとき、シフトレジスタＳＲ１〜ＳＲ６
４からのデータを出力する駆動ゲートＧ１〜Ｇ６４とを
有している。

【００３４】各駆動ゲートＧ１〜Ｇ６４には、各発熱抵
抗体を駆動するためのゲート素子Ｓ１〜Ｓ２５６が４個
ずつ並列に接続され、例えば駆動ゲートＧ１にはゲート
素子Ｓ１〜Ｓ４が接続されている。各駆動ゲートＧ１〜
Ｇ６４に接続された４個の各ゲート素子Ｓ（ゲート素子
Ｓ１〜Ｓ２５６の総称）は、選択ゲート素子ＳＬ１〜Ｓ
Ｌ４にそれぞれ共通接続され、この選択ゲート素子ＳＬ
１〜ＳＬ４と前述の駆動ゲートＧ１〜Ｇ６４とによって
選択され、その出力は開閉される。また、この選択ゲー
ト素子ＳＬ１〜ＳＬ４は、選択信号ＳＬ１、ＳＬ２の出
力レベル（ハイレベル又はローレベル）の組合せによっ
て選択され、駆動される。

【００３５】ゲート素子Ｓ１〜Ｓ２５６は、スイッチン
グ素子Ｔ１〜Ｔ２５６に接続され、スイッチング素子Ｔ
１〜Ｔ２５６を制御することによって、出力パッドＤ１
〜Ｄ２５６を介して各発熱抵抗体Ｒ１〜Ｒ２５６に流れ
る電流を制御する。各発熱抵抗体の順番とゲート素子の
番号は対応しており、例えば最端部から数えてｋ番目
（ｋは自然数）の発熱抵抗体は図４に示されるゲート素
子ＳＬＫに接続されている。

【００３６】また、４個の発熱抵抗体を一つのグループ
として区分し、隣接する奇数番目と偶数番目の各グルー
プにおいて、奇数番目のグループに発熱抵抗体に対応す
る選択ゲート素子Ｓの配列において、ゲート素子の番号
が昇順となっており、偶数番目のグループの発熱抵抗体
に対応する選択ゲート素子Ｓの配列において、ゲート素
子の番号が降順となっている。

【００３７】ここで、各グループのゲート素子Ｓは、配
列順に選択ゲート素子ＳＬ１〜ＳＬ４に共通接続され、
例えばゲート素子Ｓ１とゲート素子Ｓ８が一番目の選択
ゲート素子ＳＬ１に、ゲート素子Ｓ２とゲート素子Ｓ７
が２番目の選択ゲート素子ＳＬ２に、ゲート素子Ｓ３と
ゲート素子Ｓ６が３番目の選択ゲート素子ＳＬ３に、ゲ
ート素子Ｓ４とゲート素子Ｓ５が４番目の選択ゲート素
子ＳＬ４に共通接続されている。

【００３８】更に、このドライバーＩＣ２１では、ラッ
チ回路を設けない代わりに、クロックゲートＣＧを設
け、ストローブ信号ＳＴＢが活性状態（ローレベル）の
とき、クロック信号ＣＬＫの入力が阻止されるので、ス
トローブ信号ＳＴＢによって一方のブロックの印画が行
われているとき、他方のブロックに印画データを入力す
ることができる。

【００３９】以上の通り、このドライバーＩＣ２１は、
ラッチ回路を設ける必要がなく、複数の発熱抵抗体が一
つのシフトレジスタに共通接続されているので、シフト
レジスタの数を大幅に削減することができ、これによ
り、このドライバーＩＣ２１の回路規模を大幅に縮小す
ることができる。

【００４０】次に、図４のドライバーＩＣ２１が搭載さ
れたサーマルヘッドの動作について、図５のタイムチャ
ートを参照しながら説明する。ブロックＢ１及びブロッ
クＢ２では、それぞれ４分割で１ライン分の印画を行
い、各ブロック合わせて、即ち８分割で１ライン分の印
画を行う。ここで、ブロックＢ１の発熱抵抗体とブロッ
クＢ２の発熱抵抗体は、ストローブ信号ＳＴＢに同期し
て交互に印画を行い、印画データＤ１、Ｄ３、Ｄ５、Ｄ
７はブロックＢ１の印画データであり、印画データＤ
２、Ｄ４、Ｄ６、Ｄ８はブロックＢ２の印画データであ
る。また、印画データＤ１、Ｄ２は、選択ゲートＳＬ１
によって選択される発熱抵抗体の印画データであり、印
画データＤ３、Ｄ４は、選択ゲートＳＬ２によって選択
される発熱抵抗体の印画データであり、印画データＤ
５、Ｄ６は、選択ゲートＳＬ３によって選択される発熱
抵抗体の印画データであり、印画データＤ７、Ｄ８は、
選択ゲートＳＬ４によって選択される発熱抵抗体の印画
データである。クロック信号ＣＬＫは、全ての発熱抵抗
体に対応するデータＤＡＴＡ数毎出力され、そのクロッ
ク信号に同期して印画データＤ１〜Ｄ８が出力される。

【００４１】図６は図５で示される各印画データＤ１〜
Ｄ８のタイミングチャートを示し、１ライン分のデータ
が全て印画データの場合のタイミングチャートである。
印画データＤ１は、ブロックＢ１における８ｎ＋１番目
（ｎは自然数）、８（ｎ＋１）番目の発熱抵抗体に対応
する印画データであり、印画データＤ３は、８ｎ＋２番
目、８ｎ＋７番目の発熱抵抗体に対応する印画データで
あり、印画データＤ５は、８ｎ＋３番目、８ｎ＋６番目
の発熱抵抗体に対応する印画データであり、印画データ
Ｄ７は、８ｎ＋４番目、８ｎ＋５番目の発熱抵抗体に対
応する印画データである。

【００４２】また、印画データＤ２は、ブロックＢ２に
おける８ｍ＋１番目（ｍは自然数）、８（ｍ＋１）番目
の発熱抵抗体に対応する印画データであり、印画データ
Ｄ４は、８ｍ＋２番目、８ｍ＋７番目の発熱抵抗体に対
応する印画データであり、印画データＤ６は、８ｍ＋３
番目、８ｍ＋６番目の発熱抵抗体に対応する印画データ
であり、印画データＤ８は、８ｍ＋４番目、８ｍ＋５番
目の発熱抵抗体に対応する印画データである。

【００４３】図７は図３で示されるサーマルヘッドにお
いて図６で示されるタイミングチャートに基づいて印画
を行った場合のブロックＢ１及びブロックＢ２の印画画
像である。ブロックＢ１では、印画データＤ１による印
画に続いて、印画データＤ３、印画データＤ５、印画デ
ータＤ７による印画が紙送り方向に順次行われる。ブロ
ックＢ２では、印画データＤ２による印画に続いて、印
画データＤ４、印画データＤ６、印画データＤ８による
印画が、前述のブロックＢ１の印画と交互に記録媒体の
搬送方向に順次行われる。

【００４４】したがって、図７に示されるように蛇行し
た形状のラインの印画画像が得られる。この印画画像
は、各ラインの印画において、印画ドットが平均して離
間しているので、部分的にスジ、かすれなどが発生する
ことはない。また、実際には記録媒体の搬送方向の発熱
抵抗体の長さは図７に示した長さより充分に長いので、
隣合う印画ドットの隙間はほとんどなく、連続したライ
ンとして印画すことができる。

【００４５】図８は図３に示されるサーマルヘッドを他
の駆動方法で駆動した場合のタイミングチャートであ
る。図７で示される駆動方法が図５において説明した駆
動方法と異なる点は、選択ゲート素子ＳＬ１〜ＳＬ４に
よって選択される発熱抵抗体に対応する印画データを入
力する手段として、印画すべき印画データを予め加工す
る代わりに、発熱抵抗体の順番に対応するすべての印画
データをそのままシリアルデータとして入力している。

【００４６】次にその印画データのうち、選択ゲート素
子ＳＬ１〜ＳＬ４によって選択される発熱抵抗体に対応
する印画データに同期するクロック信号ＣＬＫのみを入
力し、即ち連続する印画データからの必要とする印画す
べき印画データを選択してシフトレジスタに格納する。
したがって、図８で示される印画データＤは、全て発熱
抵抗体の順番に対応して出力されるデータであり、クロ
ック信号ＣＫ１〜ＣＫ８は、印画すべき印画データの同
期して出力される。なお、ストローブ信号ＳＴＢ１、Ｓ
ＴＢ２、選択信号ＳＥＬ１、ＳＥＬ２及び選択ゲート素
子ＳＬ１〜ＳＬ４の出力タイミングは、図５で示される
出力タイミングと同一なので、説明は省略する。

【００４７】クロック信号ＣＫ１、ＣＫ３、ＣＫ５、Ｃ
Ｋ７は図９で示されるように、ブロックＢ１のデータＤ
Ｂ１のなかの印画すべき印画データに同期して出力さ
れ、クロック信号ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８は、
ブロックＢ２のデータＤＢ２のなかの印画すべき印画デ
ータに同期して出力される。

【００４８】図１０はクロック信号ＣＫ１〜ＣＫ８の出
力タイミングを示すタイミングチャートである。クロッ
ク信号ＣＫ１、ＣＫ２は各ブロックの最初の印画データ
から８ｎ＋１（ｎは自然数）番目、８（ｎ＋１）番目の
印画データに同期して出力され、クロック信号ＣＫ３、
ＣＫ４は各ブロックの最初の印画データから８ｎ＋２番
目、８ｎ＋７番目の印画データに同期して出力され、ク
ロック信号ＣＫ５、ＣＫ６は各ブロックの最初の印画デ
ータから８ｎ＋３番目、８ｎ＋６番目の印画データに同
期して出力され、クロック信号ＣＫ７、ＣＫ８は各ブロ
ックの最初の印画データから８ｎ＋４番目、８ｎ＋５番
目の印画データに同期して出力される。図３で示される
サーマルヘッドにおいて、図８で示されるタイミングチ
ャートに基づいて印画を行った場合も、図７で示される
印画画像が得られる。

【００４９】かくして上記構成のサーマルヘッド１２に
よれば、ドライバーＩＣを従来の２７個に比べて７個
（あるいは図示のように８個）にまで少なくすることが
でき、これにより、製造コストの低減できた。しかも、
ドライバーＩＣ２１の搭載数が少なくなっているので、
フェイスダウンボンディングにより配設するに当たっ
て、その搭載用基板にプリント基板１５を用いても、そ
の熱応力の影響が顕著に小さくなり、実用上その基板の
熱膨張による歪曲が問題なくなった。したがって、この
プリント基板１５の上にドライバーＩＣ２１をハンダ溶
着のフェイスダウンボンディングにより搭載しても高密
度配線（１２本／ｍｍ以上）ができ、しかも、このプリ
ント基板１５においては、その配線を電解メッキにより
形成することができるので、無電解メッキに比べて著し
く密着強度を高めることができた。

【００５０】（例２）本例においては、請求項２に係る
サーマルヘッド１２ａの構成を図１１と図１２により説
明する。尚、（例１）のサーマルヘッド１２と同一機能
を有するものは同一符号を付す。

【００５１】図１１はサーマルヘッド１２ａの平面概略
図（一部等価回路図にて示す）であり、図１２は図１１
中の切断面線Ｙ−Ｙによる横断面図であって、配線基板
であるプリント基板１５の上にアルミナなどの電気絶縁
性セラミック基板１４を設けている。このセラミック基
板１４の上にガラスからなる蓄熱層１６を形成し、更に
ＴａＮ等からなる抵抗体膜と、Ａｌなどからなる電極層
とを順次形成した後、フォトリソグラフィーによって共
通電極１７と、発熱抵抗体１８と、個別電極１９とを形
成する。

【００５２】上記のようにプリント基板１５上にセラミ
ック基板１４を設ける場合、その固定手段として３０〜
１００μｍの厚みのアクリル樹脂等による両面テープを
用いる方法や、あるいはエポキシ樹脂を塗布し、固定し
た後に１２０〜１５０℃で３０分〜１時間加熱して接着
する方法がある。

【００５３】上記プリント基板１５は例えばガラエポ基
板等の多層配線された硬質基板であって、このプリント
基板１５の内部にはスルーホール２０が形成されてい
る。そして、このプリント基板１５の上に、ドライバー
ＩＣ２１を搭載し、それをフェイスダウンにより半田バ
ンプ２２を介して固定するとともに、スルーホール２０
とも電気的に導通させている。

【００５４】また、プリント基板１５の主面上の一部に
は異方性導電膜２３を介してＦＰＣ２４を固定してお
り、このＦＰＣ２４は配線２５と樹脂層２６とから構成
されているので、プリント基板１５上のスルーホール２
０と導通された電極端子と、配線２５とが導電される。
更にこのＦＰＣ２４（配線２５）は異方性導電膜２３を
介して同様に共通電極１７と個別電極１９とも電気的に
接続される。

【００５５】以上の構成においても、ＦＰＣ２４上およ
びプリント基板１５上に設けたいずれの個別電極も、厚
み２０〜１００μに程度にまで厚くできるので、線幅を
１０〜３０μｍのきわめて細い幅で形成しても高い精度
となり、しかも、その配線抵抗も小さくなり、高密度配
線を集約的に設けることができた。そして、プリント基
板１５上にドライバーＩＣ２０をハンダ溶着のフェイス
ダウンボンディングにより搭載して、高密度配線（１２
本／ｍｍ以上）ができ、しかも、このプリント基板１５
においては、その配線を電解メッキにより形成すること
ができるので、無電解メッキに比べて著しく密着強度を
高めることができた。

【００５６】（例３）本例においては、請求項３に係る
サーマルヘッド１２ｂの構成を図１３と図１４により説
明する。尚、（例１）のサーマルヘッド１２と同一機能
を有するものは同一符号を付す。

【００５７】図１３はサーマルヘッド１２ｂの平面概略
図（一部等価回路図にて示す）であり、図１４は図１３
中の切断面線Ｚ−Ｚによる横断面図であって、アルミニ
ウム等から成る放熱板１３の上にアルミナなどの電気絶
縁性セラミック基板１４を設けている。このセラミック
基板１４の上にガラスからなる蓄熱層１６を形成し、更
にＴａＮ等からなる抵抗体膜と、Ａｌなどからなる電極
層とを順次形成した後、フォトリソグラフィーによって
共通電極１７と、発熱抵抗体１８と、個別電極１９とを
形成する。

【００５８】また、この放熱板１３の上には硬質基体２
７を搭載し、この硬質基体２７の上にＦＰＣ２４を固定
している。この硬質基体２７はＦＰＣ２４を支持できる
ものであれば、種々の材質が採用できるが、例えばガラ
エポ、ガラス、アルミニウム等の金属がある。尚、放熱
板１３上にセラミック基板１４を設ける場合や、硬質基
体２７上にＦＰＣ２４を設ける場合の固定手段は（例
２）の記載した通りである。

【００５９】上記ＦＰＣ２４は配線２５と樹脂層２６と
から構成され、このＦＰＣ２４の上にはドライバーＩＣ
２１を搭載し、それをフェイスダウンにより半田バンプ
２２を介して固定するとともに、配線２５とも電気的に
導通させている。また、セラミック基板１４の端部に異
方性導電膜２３を介してＦＰＣ２４を接着するととも
に、このＦＰＣ２４（配線２５）は異方性導電膜２３を
介して共通電極１７と個別電極１９とも電気的に接続さ
れる。

【００６０】以上の構成においても、ＦＰＣ２４上に設
けた個別電極は、厚み２０〜１００μに程度にまで厚く
できるので、線幅を１０〜３０μｍのきわめて細い幅で
形成しても高い精度となり、しかも、その配線抵抗も小
さくなり、高密度配線を集約的に設けることができた。
そして、ＦＰＣ２４上にドライバーＩＣ２０をハンダ溶
着のフェイスダウンボンディングにより搭載して、高密
度配線（１２本／ｍｍ以上）ができ、しかも、このＦＰ
Ｃ２４においては、その配線を電解メッキにより形成す
ることができるので、無電解メッキに比べて著しく密着
強度を高めることができた。

【００６１】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲内で種々の変
更や改善等は何ら差し支えない。例えば、図３〜図１０
により説明した電気的構成およびその駆動方法以外に、
特願平５−２４５４６６号にて提案されている他の駆動
回路を採用してもよい。

【００６２】

【発明の効果】以上の通り、本発明の各サーマルヘッド
は、駆動回路の簡略化に伴って、駆動回路素子の搭載個
数が少なくすることができ、しかも、駆動回路素子の搭
載時間が短くなって、これにより、製造コストの低減化
が達成できた。

【００６３】更に本発明のサーマルヘッドは、駆動回路
素子の搭載用基板に剛体のセラミック基板を用いる必要
がなく、これにより、その他の基板、即ち配線基板や電
気絶縁性樹脂基板の上にハンダ溶着のフェイスダウンボ
ンディングにより駆動回路素子を搭載しても、その熱応
力の影響が顕著に小さくなり、実用上その基板の熱膨張
による歪曲が問題なく、そのため、高密度配線ができ、
しかも、その配線を電解メッキにより形成することがで
きるので、無電解メッキに比べて著しく密着強度を高め
ることができ、その結果、高性能且つ高信頼性のサーマ
ルヘッドが提供できた。

【図面の簡単な説明】

【図１】実施例のサーマルヘッドの平面概略図である。

【図２】実施例のサーマルヘッドの横断面図である。

【図３】サーマルヘッドの電気的構成を示す回路図であ
る。

【図４】ドライバーＩＣ２０の電気的構成を示す回路図
である。

【図５】サーマルヘッドの駆動方法を説明するためのタ
イムチャートである。

【図６】図５で示す印画データＤ１〜Ｄ８の内容を示す
タイムチャートである。

【図７】図３で示されるサーマルヘッドによって得られ
る印画画像である。

【図８】図３で示されるサーマルヘッドの他の駆動方法
を説明するためのタイムチャートである。

【図９】図８で示されるクロック信号ＣＫ１〜ＣＫ８の
内容を示すタイムチャートである。

【図１０】図８で示されるクロック信号ＣＫ１〜ＣＫ８
の内容を示すタイムチャートである。

【図１１】他の実施例のサーマルヘッドの平面概略図で
ある。

【図１２】他の実施例のサーマルヘッドの要部横断面図
である。

【図１３】他の実施例のサーマルヘッドの平面概略図で
ある。

【図１４】他の実施例のサーマルヘッドの横断面図であ
る。

【図１５】従来のサーマルヘッドの外観図である。

【図１６】従来のサーマルヘッドの電気的構成を示す図
である。

【図１７】従来のサーマルヘッドに搭載するドライバー
ＩＣの回路図である。

【図１８】従来のサーマルヘッドに搭載するドライバー
ＩＣの動作を示すタイミグチャートである。

【符号の説明】

１２、１２ａ、１２ｂサーマルヘッド １３ 放熱板 １４ 電気絶縁性セラミック基板 １５ プリント基板 １７ 共通電極 １８ 発熱抵抗体 １９ 個別電極 ２１ ドライバーＩＣ ２４ ＦＰＣ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の発熱抵抗体と、複数の発熱抵抗体
   のそれぞれ一方端に接続された個別電極群と、複数の発
   熱抵抗体の他方端を共通に接続して成る共通電極とを設
   けたセラミック基板を放熱板上に設け、複数の発熱抵抗
   体の発熱を制御すべく駆動回路素子を複数個フェイスダ
   ウンボンディングにより一方主面上に搭載した配線密度
   が１２本／ｍｍ以上である配線基板を、この放熱板に設
   けた凹部内に上記駆動回路素子を挿入させるように、放
   熱板上でセラミック基板と並設させるとともに、配線基
   板の他方主面上およびセラミック基板上に異方性導電膜
   を介してＦＰＣを設けて、上記個別電極群および共通電
   極を駆動回路素子と導電せしめて成るサーマルヘッド。
2. 【請求項２】 複数の発熱抵抗体と、複数の発熱抵抗体
   のそれぞれ一方端に接続された個別電極群と、複数の発
   熱抵抗体の他方端を共通に接続して成る共通電極とを設
   けたセラミック基板を配線密度が１２本／ｍｍ以上であ
   る配線基板上に設け、複数の発熱抵抗体の発熱を制御す
   べく駆動回路素子を複数個フェイスダウンボンディング
   により上記配線基板上に搭載し、セラミック基板上と配
   線基板上とに異方性導電膜を設けるとともに、各異方性
   導電膜を介してＦＰＣを設けて、上記個別電極群および
   共通電極を駆動回路素子と導電せしめて成るサーマルヘ
   ッド。
3. 【請求項３】 複数の発熱抵抗体と、複数の発熱抵抗体
   のそれぞれ一方端に接続された個別電極群と、複数の発
   熱抵抗体の他方端を共通に接続して成る共通電極とを設
   けたセラミック基板を放熱板上に設けるとともに、複数
   の発熱抵抗体の発熱を制御すべく駆動回路素子を複数個
   フェイスダウンボンディングにより搭載した配線密度が
   １２本／ｍｍ以上であるＦＰＣと該ＦＰＣを支持する硬
   質基体とを並設させて成るサーマルヘッド。