JPS6258316B2 - - Google Patents
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- Publication number
- JPS6258316B2 JPS6258316B2 JP55010250A JP1025080A JPS6258316B2 JP S6258316 B2 JPS6258316 B2 JP S6258316B2 JP 55010250 A JP55010250 A JP 55010250A JP 1025080 A JP1025080 A JP 1025080A JP S6258316 B2 JPS6258316 B2 JP S6258316B2
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- JP
- Japan
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- shift register
- groups
- heating resistors
- group
- resistors
- Prior art date
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- Expired
Links
- 238000010438 heat treatment Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
Landscapes
- Electronic Switches (AREA)
- Facsimile Heads (AREA)
Description
【発明の詳細な説明】
この発明は、感熱記録に用いられるサーマルヘ
ツドに関し、特に高速記録が可能な同時駆動型の
サーマルヘツドに関する。
ツドに関し、特に高速記録が可能な同時駆動型の
サーマルヘツドに関する。
フアクシミリ等に使用される感熱記録用のサー
マルヘツドは従来、駆動回路やリード線数を少な
くするため、記録素子である一列に配列された発
熱抵抗体を複数のグループに分割し、マトリクス
回路を用いてこれらの各グループに並列に記録信
号を供給すると同時にグループ選択を行なつて、
選択された発熱抵抗体のグループ毎に順次記録を
行なう方式のものが多く用いられてきた。
マルヘツドは従来、駆動回路やリード線数を少な
くするため、記録素子である一列に配列された発
熱抵抗体を複数のグループに分割し、マトリクス
回路を用いてこれらの各グループに並列に記録信
号を供給すると同時にグループ選択を行なつて、
選択された発熱抵抗体のグループ毎に順次記録を
行なう方式のものが多く用いられてきた。
しかしながら、最近では記録速度の高速化の要
求から、マトリクス回路を用いず全ての発熱抵抗
体を記録信号に応じて同時に駆動する方式が見直
されつつある。
求から、マトリクス回路を用いず全ての発熱抵抗
体を記録信号に応じて同時に駆動する方式が見直
されつつある。
第１図はこのような同時駆動型サーマルヘツド
の基本的な構成を示したもので、端子１に直列に
入力される一連の、つまり１ライン分の記録信号
（画像信号）は、発熱抵抗体と同一ビツド数のシ
フトレジスタ２に読込まれる。このシフトレジス
タ２に読込まれた記録信号は並列に読出されて、
駆動回路３に供給される。駆動回路３は一列に配
列された発熱抵抗体４の各々に接続されたトラン
ジスタ等の能動素子からなり、シフトレジスタ２
から供給された記録信号に応じて発熱抵抗体４に
電源５から選択的に電流を供給し、発熱抵抗体４
を個別に駆動する。以下、端子１に新たな１ライ
ン分の記録信号が入力される毎に同様な動作が行
なわれ、かつこれに伴い発熱抵抗体４に対向する
感熱紙が相対的に移動することにより、画像記録
が行なわれる。
の基本的な構成を示したもので、端子１に直列に
入力される一連の、つまり１ライン分の記録信号
（画像信号）は、発熱抵抗体と同一ビツド数のシ
フトレジスタ２に読込まれる。このシフトレジス
タ２に読込まれた記録信号は並列に読出されて、
駆動回路３に供給される。駆動回路３は一列に配
列された発熱抵抗体４の各々に接続されたトラン
ジスタ等の能動素子からなり、シフトレジスタ２
から供給された記録信号に応じて発熱抵抗体４に
電源５から選択的に電流を供給し、発熱抵抗体４
を個別に駆動する。以下、端子１に新たな１ライ
ン分の記録信号が入力される毎に同様な動作が行
なわれ、かつこれに伴い発熱抵抗体４に対向する
感熱紙が相対的に移動することにより、画像記録
が行なわれる。
ところで、このようなサーマルヘツドをシフト
レジスタ２および駆動回路３等の回路部分と、発
熱抵抗体４とを同一基板上に実装しようとする
と、第２図に示すように発熱抵抗体４を基板１１
の一側部に配設し、回路部分１２を基板１１上の
発熱抵抗体４の配列方向片側に配設する形とな
る。この場合、回路部分１２には多数のICチツ
プと配線が含まれることになるため、発熱抵抗体
４の配列方向における回路部分１２の寸法を小さ
くしようとすると、ICの実装密度および配線密
度が非常に高くなつてしまう。このためICチツ
プの接続作業や配線の形成が困難となり、さらに
ICチツプの保護のためのハーメテツクシールキ
ヤツプを被せることも困難となる。
レジスタ２および駆動回路３等の回路部分と、発
熱抵抗体４とを同一基板上に実装しようとする
と、第２図に示すように発熱抵抗体４を基板１１
の一側部に配設し、回路部分１２を基板１１上の
発熱抵抗体４の配列方向片側に配設する形とな
る。この場合、回路部分１２には多数のICチツ
プと配線が含まれることになるため、発熱抵抗体
４の配列方向における回路部分１２の寸法を小さ
くしようとすると、ICの実装密度および配線密
度が非常に高くなつてしまう。このためICチツ
プの接続作業や配線の形成が困難となり、さらに
ICチツプの保護のためのハーメテツクシールキ
ヤツプを被せることも困難となる。
一方、このような問題を避けるために第２図に
示されるように回路部分１２の寸法つまりは基板
１１の寸法を大きくすると、ヘツド全体が大型化
する。
示されるように回路部分１２の寸法つまりは基板
１１の寸法を大きくすると、ヘツド全体が大型化
する。
この発明は上記した問題点に鑑みてなされたも
ので、発熱抵抗体と、駆動回路およびシフトレジ
スタ等の記録信号供給回路からなる回路部分とを
同一基板上に配設する場合、基板寸法を大きくす
ることなく回路部分におけるICチツプの実装密
度および配線密度を下げることにより、製作性が
よく、しかも小型化が図れる同時記録型のサーマ
ルヘツドを提供することを目的とする。
ので、発熱抵抗体と、駆動回路およびシフトレジ
スタ等の記録信号供給回路からなる回路部分とを
同一基板上に配設する場合、基板寸法を大きくす
ることなく回路部分におけるICチツプの実装密
度および配線密度を下げることにより、製作性が
よく、しかも小型化が図れる同時記録型のサーマ
ルヘツドを提供することを目的とする。
この発明は、上記目的を達成するため、一列に
配列され、各一端が共通接続された複数の発熱抵
抗体と、これらの発熱抵抗体の他端に各々接続さ
れた能動素子からなり、記録信号に応じてこれら
の各発熱抵抗体を同時に駆動する駆動回路と、直
列に入力される記録信号を並列に出力して前記駆
動回路に同時に供給するシフトレジスタとを同一
基板上に配設してなるサーマルヘツドにおいて、
前記発熱抵抗体をその配列方向に連続した所定数
個を１単位とする複数のグループに分割し、その
奇数番目のグループの各一端を発熱抵抗体の列の
一方の側で、また偶数番目のグループの各一端を
他方の側でそれぞれ共通接続し、前記駆動回路お
よびシフトレジスタを前記発熱抵抗体の配列方向
に沿つて前記発熱抵抗体の各グループに対応する
部分を１単位とする複数のグループに分割して、
その各グループを前記基板上における前記発熱抵
抗体の列の両側に交互に振分けて配設するととも
に、前記シフトレジスタのうち発熱抵抗体の列の
他方の側にある奇数番目のグループおよび一方の
側にある偶数番目のグループを各々直列接続し、
さらに記録信号入力端子に直列に入力される記録
信号を前記シフトレジスタの１つのグループに対
応するビツト数を１単位として、前記シフトレジ
スタの奇数番目のグループと偶数番目のグループ
とに交互に分配する分配回路を備えたことを特徴
とする。この発明によれば回路部分における実装
密度および配線密度、特に発熱抵抗体配列方向に
おける密度は、回路部分を発熱抵抗体配列方向の
片側にのみ設けた場合と比較して約1/2となる。
配列され、各一端が共通接続された複数の発熱抵
抗体と、これらの発熱抵抗体の他端に各々接続さ
れた能動素子からなり、記録信号に応じてこれら
の各発熱抵抗体を同時に駆動する駆動回路と、直
列に入力される記録信号を並列に出力して前記駆
動回路に同時に供給するシフトレジスタとを同一
基板上に配設してなるサーマルヘツドにおいて、
前記発熱抵抗体をその配列方向に連続した所定数
個を１単位とする複数のグループに分割し、その
奇数番目のグループの各一端を発熱抵抗体の列の
一方の側で、また偶数番目のグループの各一端を
他方の側でそれぞれ共通接続し、前記駆動回路お
よびシフトレジスタを前記発熱抵抗体の配列方向
に沿つて前記発熱抵抗体の各グループに対応する
部分を１単位とする複数のグループに分割して、
その各グループを前記基板上における前記発熱抵
抗体の列の両側に交互に振分けて配設するととも
に、前記シフトレジスタのうち発熱抵抗体の列の
他方の側にある奇数番目のグループおよび一方の
側にある偶数番目のグループを各々直列接続し、
さらに記録信号入力端子に直列に入力される記録
信号を前記シフトレジスタの１つのグループに対
応するビツト数を１単位として、前記シフトレジ
スタの奇数番目のグループと偶数番目のグループ
とに交互に分配する分配回路を備えたことを特徴
とする。この発明によれば回路部分における実装
密度および配線密度、特に発熱抵抗体配列方向に
おける密度は、回路部分を発熱抵抗体配列方向の
片側にのみ設けた場合と比較して約1/2となる。
以下、この発明を実施例により具体的に説明す
る。
る。
第３図にこの発明の一実施例に係るサーマルヘ
ツドの結線図を示す。第３図において、駆動回路
に記録信号を並列に供給するための記録信号供給
回路であるシフトレジスタは、２-1，２-2…で示
す如く発熱抵抗体４の配列方向に沿つて、連続す
る５ビツトずつを１単位とする複数のグループに
分割されており、駆動回路もシフトレジスタの各
グループ２-1，２-2…に対応して同様に複数のグ
ループ３-1，３-2…に分割されている。
ツドの結線図を示す。第３図において、駆動回路
に記録信号を並列に供給するための記録信号供給
回路であるシフトレジスタは、２-1，２-2…で示
す如く発熱抵抗体４の配列方向に沿つて、連続す
る５ビツトずつを１単位とする複数のグループに
分割されており、駆動回路もシフトレジスタの各
グループ２-1，２-2…に対応して同様に複数のグ
ループ３-1，３-2…に分割されている。
そして、これらシフトレジスタおよび駆動回路
の各グループ２-1，２-2…および３-1，３-2…は
基板１１上において発熱抵抗体４の配列方向両側
にグループ毎に交互に振分けられた形で配設され
る。すなわち、奇数番目のグループ２-1，３-1，
２-1，３-3…は発熱抵抗体４に対し図で上側に、
また偶数番目のグループ２-2，３-2，２-4，３-4
…は下側にそれぞれ配設されている。
の各グループ２-1，２-2…および３-1，３-2…は
基板１１上において発熱抵抗体４の配列方向両側
にグループ毎に交互に振分けられた形で配設され
る。すなわち、奇数番目のグループ２-1，３-1，
２-1，３-3…は発熱抵抗体４に対し図で上側に、
また偶数番目のグループ２-2，３-2，２-4，３-4
…は下側にそれぞれ配設されている。
また、この場合シフトレジスタは奇数番目のグ
ループ２-1，２-3…および偶数番目のグループ２
-2，２-4…毎に直列に接続されている。このよう
にした場合は、シフトレジスタの全グループ２
-1，２-2，２-3，２-4を順次直列した場合と異な
り、直列に入力された記録信号をシフトレジスタ
１グループの容量（ビツト数）分ずつを単位とし
て、奇数番目のグループ２-1，２-3…と偶数番目
のグループ２-2，２-4…とに交互に振分ける必要
がある。この振分けを行なうのが分配回路６であ
る。この分配回路６には端子１を介して第４図ａ
の如き記録信号が直列に入力される。一方、この
記録信号のビツトに同期して端子７から入力され
るクロツク信号をカウントするカウンタ８が設け
られており、このカウンタ８はクロツク信号を５
個カウントする毎に反転する第４図ｂの如き信号
を発生し、これを分配回路６に切換信号として供
給する。これにより分配回路６は直列に入力され
た記録信号１ライン分のうち、最初の５ビツト
（第１〜第５ビツト）は第４図ｃの如くシフトレ
ジスタの第１番目のグループ２-1の初段に供給
し、次の５ビツト（第６〜第10ビツト）は第４図
ｄの如くシフトレジスタの第２番目のグループ２
-2の初段に供給する。以下、記録信号が５ビツト
入力される毎に分配回路６が同様な動作を繰返す
ことにより、全てのシフトレジスタのグループ２
-1，２-2…に記録信号が５ビツトずつ読込まれる
ことになる。
ループ２-1，２-3…および偶数番目のグループ２
-2，２-4…毎に直列に接続されている。このよう
にした場合は、シフトレジスタの全グループ２
-1，２-2，２-3，２-4を順次直列した場合と異な
り、直列に入力された記録信号をシフトレジスタ
１グループの容量（ビツト数）分ずつを単位とし
て、奇数番目のグループ２-1，２-3…と偶数番目
のグループ２-2，２-4…とに交互に振分ける必要
がある。この振分けを行なうのが分配回路６であ
る。この分配回路６には端子１を介して第４図ａ
の如き記録信号が直列に入力される。一方、この
記録信号のビツトに同期して端子７から入力され
るクロツク信号をカウントするカウンタ８が設け
られており、このカウンタ８はクロツク信号を５
個カウントする毎に反転する第４図ｂの如き信号
を発生し、これを分配回路６に切換信号として供
給する。これにより分配回路６は直列に入力され
た記録信号１ライン分のうち、最初の５ビツト
（第１〜第５ビツト）は第４図ｃの如くシフトレ
ジスタの第１番目のグループ２-1の初段に供給
し、次の５ビツト（第６〜第10ビツト）は第４図
ｄの如くシフトレジスタの第２番目のグループ２
-2の初段に供給する。以下、記録信号が５ビツト
入力される毎に分配回路６が同様な動作を繰返す
ことにより、全てのシフトレジスタのグループ２
-1，２-2…に記録信号が５ビツトずつ読込まれる
ことになる。
このようにしてシフトレジスタへの記録信号１
ライン分の転送が終了すると、シフトレジスタの
各グループ２-1，２-2…に個別に設けられた出力
許可信号入力端子P1，P2…に、制御線９ａ，９ｂ
を通して、発熱抵抗体４への記録に必要な通電時
間に相当するパルス幅の出力許可信号が与えられ
ることにより、この時間だけシフトレジスタの各
グループ２-1，２-2…内の記録信号が駆動回路の
各グループ３-1，３-2…に転送される。この結
果、発熱抵抗体４が記録信号に応じて駆動され、
感熱紙に記録が行なわれる。
ライン分の転送が終了すると、シフトレジスタの
各グループ２-1，２-2…に個別に設けられた出力
許可信号入力端子P1，P2…に、制御線９ａ，９ｂ
を通して、発熱抵抗体４への記録に必要な通電時
間に相当するパルス幅の出力許可信号が与えられ
ることにより、この時間だけシフトレジスタの各
グループ２-1，２-2…内の記録信号が駆動回路の
各グループ３-1，３-2…に転送される。この結
果、発熱抵抗体４が記録信号に応じて駆動され、
感熱紙に記録が行なわれる。
なお、記録信号に黒信号が多い場合は発熱抵抗
体４を一斉に駆動すると多大の電流が流れ、電源
５に負担がかかるため、このような場合は出力許
可信号入力端子P1，P2…に選択的に、例えば数個
ずつに分割して信号を与えてもよい。
体４を一斉に駆動すると多大の電流が流れ、電源
５に負担がかかるため、このような場合は出力許
可信号入力端子P1，P2…に選択的に、例えば数個
ずつに分割して信号を与えてもよい。
第５図はこの実施例のサーマルヘツドの実装構
造を示す平面図であり、基板１１の中央に発熱抵
抗体４が配設され、この発熱抵抗体４の配列方向
の一方の側（図で上側）にシフトレジスタおよび
駆動回路の奇数番目のグループ２-1，２-3…およ
び３-1，３-3…を含む回路部分１２ａが、また他
方の側（図で下側）に偶数番目のグループ２-2，
２-4…および３-2，３-4…を含む回路部分１２ｂ
がそれぞれ配設される。この場合、分配回路６お
よびカウンタ８については、基板１１上に設ける
ときには１２ａ，１２ｂのいずれか一方、または
両方に分割して設ければよく、また基板１１外部
に別設してもヘツドとこれらとを接ぐリード線の
本数は僅かで済む。
造を示す平面図であり、基板１１の中央に発熱抵
抗体４が配設され、この発熱抵抗体４の配列方向
の一方の側（図で上側）にシフトレジスタおよび
駆動回路の奇数番目のグループ２-1，２-3…およ
び３-1，３-3…を含む回路部分１２ａが、また他
方の側（図で下側）に偶数番目のグループ２-2，
２-4…および３-2，３-4…を含む回路部分１２ｂ
がそれぞれ配設される。この場合、分配回路６お
よびカウンタ８については、基板１１上に設ける
ときには１２ａ，１２ｂのいずれか一方、または
両方に分割して設ければよく、また基板１１外部
に別設してもヘツドとこれらとを接ぐリード線の
本数は僅かで済む。
このように構成すれば、回路部分１２ａ，１２
ｂのそれぞれにおける発熱抵抗体４の配列方向で
のICチツプの実装密度や配線密度は、１２ａ，
１２ｂの合計の占有面積が第２図における回路部
分１２のそれと等しいとすれば、第２図の約1/2
となる。従つて、その実装および配線の形成等が
容易となり、ICチツプへのキヤツプの被着も容
易に行なうことができる。
ｂのそれぞれにおける発熱抵抗体４の配列方向で
のICチツプの実装密度や配線密度は、１２ａ，
１２ｂの合計の占有面積が第２図における回路部
分１２のそれと等しいとすれば、第２図の約1/2
となる。従つて、その実装および配線の形成等が
容易となり、ICチツプへのキヤツプの被着も容
易に行なうことができる。
さらに、回路部分１２ａ，１２ｂの発熱抵抗体
４の配列方向における寸法Ｌを小さくできるた
め、この寸法Ｌを発熱抵抗体４の配列方向の長さ
と同等あるいはそれ以下にすることも可能であ
り、ヘツド全体の小型化を図ることができるとい
う利点を有する。
４の配列方向における寸法Ｌを小さくできるた
め、この寸法Ｌを発熱抵抗体４の配列方向の長さ
と同等あるいはそれ以下にすることも可能であ
り、ヘツド全体の小型化を図ることができるとい
う利点を有する。
なお、実施例ではシフトレジスタの出力を直接
駆動回路に供給するようにしたが、ラツチ用のレ
ジスタを付加し、シフトレジスタの出力をこのレ
ジスタに一時記憶して駆動回路に供給するように
してもよい。その場合、レジスタも同様にグルー
プに分割することになる。
駆動回路に供給するようにしたが、ラツチ用のレ
ジスタを付加し、シフトレジスタの出力をこのレ
ジスタに一時記憶して駆動回路に供給するように
してもよい。その場合、レジスタも同様にグルー
プに分割することになる。
第１図は同時駆動型サーマルヘツドの基本的な
構成を示す結線図、第２図はその実装構造の一例
を示す平面図、第３図はこの発明の一実施例に係
るサーマルヘツドの結線図、第４図はその動作説
明図、第５図は同実施例の実装構造を示す平面図
である。 １……記録信号入力端子、２-1，２-2……シフ
トレジスタのグループ、３-1，３-2……駆動回路
のグループ、４……発熱抵抗体、５…電源、６…
…分配回路、８……カウンタ、１１……基板、１
２ａ，１２ｂ……回路部分。
構成を示す結線図、第２図はその実装構造の一例
を示す平面図、第３図はこの発明の一実施例に係
るサーマルヘツドの結線図、第４図はその動作説
明図、第５図は同実施例の実装構造を示す平面図
である。 １……記録信号入力端子、２-1，２-2……シフ
トレジスタのグループ、３-1，３-2……駆動回路
のグループ、４……発熱抵抗体、５…電源、６…
…分配回路、８……カウンタ、１１……基板、１
２ａ，１２ｂ……回路部分。
Claims (1)
- 【特許請求の範囲】 １ 一列に配列され、各一端が共通接続された複
数の発熱抵抗体と、これらの発熱抵抗体の他端に
各々接続された能動素子からなり、記録信号に応
じてこれらの各発熱抵抗体を同時に駆動する駆動
回路と、直列に入力される記録信号を並列に出力
して前記駆動回路に同時に供給するシフトレジス
タとを同一基板上に配設してなるサーマルヘツド
において、前記発熱抵抗体をその配列方向に連続
した所定数個を１単位とする複数のグループに分
割し、その奇数番目のグループの各一端を発熱抵
抗体の列の一方の側で、また偶数番目のグループ
の各一端を他方の側でそれぞれ共通接続し、前記
駆動回路およびシフトレジスタを前記発熱抵抗体
の配列方向に沿つて前記発熱抵抗体の各グループ
に対応する部分を１単位とする複数のグループに
分割して、その各グループを前記基板上における
前記発熱抵抗体の列の両側に交互に振分けて配設
するとともに、前記シフトレジスタのうち発熱抵
抗体の列の他方の側にある奇数番目のグループお
よび一方の側にある偶数番目のグループを各々直
列接続し、さらに記録信号入力端子に直列に入力
される記録信号を前記シフトレジスタの１つのグ
ループに対応するビツト数を１単位として、前記
シフトレジスタの奇数番目のグループと偶数番目
のグループとに交互に分配する分配回路を備えた
ことを特徴とするサーマルヘツド。 ２ 前記シフトレジスタはグループ毎に出力許可
信号入力端子を有するものであることを特徴とす
る特許請求の範囲第１項記載のサーマルヘツド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025080A JPS56106878A (en) | 1980-01-31 | 1980-01-31 | Thermal head |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025080A JPS56106878A (en) | 1980-01-31 | 1980-01-31 | Thermal head |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56106878A JPS56106878A (en) | 1981-08-25 |
| JPS6258316B2 true JPS6258316B2 (ja) | 1987-12-04 |
Family
ID=11745056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025080A Granted JPS56106878A (en) | 1980-01-31 | 1980-01-31 | Thermal head |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56106878A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5849277A (ja) * | 1981-09-16 | 1983-03-23 | Mitsubishi Electric Corp | 感熱記録装置 |
| JPS58116174A (ja) * | 1981-12-29 | 1983-07-11 | Ricoh Co Ltd | 感熱記録装置 |
| JPS5910073A (ja) * | 1982-07-09 | 1984-01-19 | Canon Inc | 記録装置 |
| JPH0520043Y2 (ja) * | 1989-01-23 | 1993-05-26 | ||
| JPH088107Y2 (ja) * | 1989-06-14 | 1996-03-06 | グラフテック株式会社 | サーマルヘッドの駆動回路 |
-
1980
- 1980-01-31 JP JP1025080A patent/JPS56106878A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56106878A (en) | 1981-08-25 |
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