JPH0520043Y2 - - Google Patents
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- JPH0520043Y2 JPH0520043Y2 JP1989006298U JP629889U JPH0520043Y2 JP H0520043 Y2 JPH0520043 Y2 JP H0520043Y2 JP 1989006298 U JP1989006298 U JP 1989006298U JP 629889 U JP629889 U JP 629889U JP H0520043 Y2 JPH0520043 Y2 JP H0520043Y2
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- data
- blocks
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- memory
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- 230000015654 memory Effects 0.000 claims description 72
- 238000010438 heat treatment Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
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- Fax Reproducing Arrangements (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案はフアクシミリのサーマルヘツドへの
データ分配装置、特に２つの発熱素子に共通の給
電線とデータ入力線、を有するサーマルヘツドへ
のデータ分配装置に関するものである。
データ分配装置、特に２つの発熱素子に共通の給
電線とデータ入力線、を有するサーマルヘツドへ
のデータ分配装置に関するものである。
信号線が隣合う２つの発熱素子に共通となつて
いるサーマルヘツドは例えば特開昭54−158237号
公報に開示されている。しかしながら、上記公報
にも記載されている如く、この場合は１ライン分
の画像データを一旦１つのラインメモリーに記憶
させておいて、該ラインメモリーの端から順番に
ではなく、ランダムにアクセスすることによつて
所定のアドレスの画像データを読み出すようにし
ている。即ち、ここに使用されるラインメモリー
はランダムアクセスメモリーでなけらばならず、
従つて、アドレス制御回路を必要としコストが高
くなる欠点がある。
いるサーマルヘツドは例えば特開昭54−158237号
公報に開示されている。しかしながら、上記公報
にも記載されている如く、この場合は１ライン分
の画像データを一旦１つのラインメモリーに記憶
させておいて、該ラインメモリーの端から順番に
ではなく、ランダムにアクセスすることによつて
所定のアドレスの画像データを読み出すようにし
ている。即ち、ここに使用されるラインメモリー
はランダムアクセスメモリーでなけらばならず、
従つて、アドレス制御回路を必要としコストが高
くなる欠点がある。
この考案は上記の従来の事情に鑑みて提案され
たものであつて、給電線やデータ入力線を２素子
ずつ共通にして、全体の配電線の数を従来の半分
にするとともに、メモリー制御等の複雑な構成を
必要としないサーマルヘツドへのデータの分配装
置を提供することを目的とするものである。
たものであつて、給電線やデータ入力線を２素子
ずつ共通にして、全体の配電線の数を従来の半分
にするとともに、メモリー制御等の複雑な構成を
必要としないサーマルヘツドへのデータの分配装
置を提供することを目的とするものである。
この考案は、サーマルヘツドの一例の発熱素子
群を、２個間隔２個ずつを１組とする２つのブロ
ツクに分割し、それぞれのブロツクを更に４つの
小ブロツクに分割しておき、更に、上記のように
して形成された８つのブロツクを４回に分けて記
録するようになつている。このとき、上記８つの
ブロツクに対応するデータは、同時に記録される
ことのない２つのブロツクに対応するデータが１
組となつて、４つのメモリよりなる第１のメモリ
手段又は第２のメモリ手段に交互に収納され、こ
れらメモリ手段の一方より所定のタイミングで２
ブロツクに対応するデータが並行して読み出され
るようになつている。
群を、２個間隔２個ずつを１組とする２つのブロ
ツクに分割し、それぞれのブロツクを更に４つの
小ブロツクに分割しておき、更に、上記のように
して形成された８つのブロツクを４回に分けて記
録するようになつている。このとき、上記８つの
ブロツクに対応するデータは、同時に記録される
ことのない２つのブロツクに対応するデータが１
組となつて、４つのメモリよりなる第１のメモリ
手段又は第２のメモリ手段に交互に収納され、こ
れらメモリ手段の一方より所定のタイミングで２
ブロツクに対応するデータが並行して読み出され
るようになつている。
以下、本考案の実施例を図面に従つて詳述す
る。
る。
まずサーマルヘツドＴの１列の発熱素子群を第
１図に示す様に２個間隔２個づつを１組とする２
つのブロツクＢ（C1），Ｂ（C2）に分割する。すな
わち第１図斜線部をブロツクＢ（C1）とすると白
部がブロツクＢ（C2）となり、第２図に示す様に
各ブロツクＢ（C1）とＢ（C2）は上記２個１組に
共通な給電線LC１，LC２を介して別個の電源Ｃ
１，Ｃ２によつて電力を供給される。
１図に示す様に２個間隔２個づつを１組とする２
つのブロツクＢ（C1），Ｂ（C2）に分割する。すな
わち第１図斜線部をブロツクＢ（C1）とすると白
部がブロツクＢ（C2）となり、第２図に示す様に
各ブロツクＢ（C1）とＢ（C2）は上記２個１組に
共通な給電線LC１，LC２を介して別個の電源Ｃ
１，Ｃ２によつて電力を供給される。
次に、上記２つの大ブロツクＢ（C1），Ｂ（C2）
を更に、それぞれ４つのブロツクＢ（C1−Re1），
Ｂ（C1−Re2），Ｂ（C1−Re3），Ｂ（C1−Re4），Ｂ
（C2−Re1），Ｂ（C2−Re2），Ｂ（C2−Re3），Ｂ
（C2−Re4）の計８つに分割する。
を更に、それぞれ４つのブロツクＢ（C1−Re1），
Ｂ（C1−Re2），Ｂ（C1−Re3），Ｂ（C1−Re4），Ｂ
（C2−Re1），Ｂ（C2−Re2），Ｂ（C2−Re3），Ｂ
（C2−Re4）の計８つに分割する。
上記サーマルヘツドＴの発熱素子群は第２図に
示す様に、互に他の大ブロツクに属する隣り合う
２個の発熱素子に共通のドライバＤ１〜Dn′，
Dn′＋１〜Ｄｎ／２によつて駆動され、該ドライバ Ｄ１〜Dn′に対してシフトレジスタRe１，Re２
が又、ドライバDn′＋１〜Ｄｎ／２に対してシフト レジスタRe３，Re４が備えられている。
示す様に、互に他の大ブロツクに属する隣り合う
２個の発熱素子に共通のドライバＤ１〜Dn′，
Dn′＋１〜Ｄｎ／２によつて駆動され、該ドライバ Ｄ１〜Dn′に対してシフトレジスタRe１，Re２
が又、ドライバDn′＋１〜Ｄｎ／２に対してシフト レジスタRe３，Re４が備えられている。
上記８つの小ブロツクの中、符号Re１，Re
２，Re３，Re４はレジスタRe１，Re２，Re３，
Re４にそれぞれ対応する。
２，Re３，Re４はレジスタRe１，Re２，Re３，
Re４にそれぞれ対応する。
一方シリアルに送信されてくる受信画素データ
をまず、上記発熱素子ｔの大ブロツクＢ（C1），
Ｂ（C2）に入力されるべきデータに分割し、該分
割された情報を更に８つの小ブロツクＢ（C1−
Re1），Ｂ（C1−Re2），Ｂ（C1−Re3），Ｂ（C1−
Re4），Ｂ（C2−Re1），Ｂ（C2−Re2），Ｂ（C2−
Re3），Ｂ（C2−Re4）に入力されるべきデータに
分割し、この様に細分されたデータをサーマルヘ
ツドＴの発熱素子ｔの小ブロツクに対してＢ
（C1−Re1），Ｂ（C1−Re2）Ｂ（C1−Re3），Ｂ
（C1−Re4）Ｂ（C2−Re1），Ｂ（C2−Re2）Ｂ
（C2−Re3），Ｂ（C2−Re4）の順で入力し記録す
るのである。
をまず、上記発熱素子ｔの大ブロツクＢ（C1），
Ｂ（C2）に入力されるべきデータに分割し、該分
割された情報を更に８つの小ブロツクＢ（C1−
Re1），Ｂ（C1−Re2），Ｂ（C1−Re3），Ｂ（C1−
Re4），Ｂ（C2−Re1），Ｂ（C2−Re2），Ｂ（C2−
Re3），Ｂ（C2−Re4）に入力されるべきデータに
分割し、この様に細分されたデータをサーマルヘ
ツドＴの発熱素子ｔの小ブロツクに対してＢ
（C1−Re1），Ｂ（C1−Re2）Ｂ（C1−Re3），Ｂ
（C1−Re4）Ｂ（C2−Re1），Ｂ（C2−Re2）Ｂ
（C2−Re3），Ｂ（C2−Re4）の順で入力し記録す
るのである。
この記録順序をドライバドライバＤ１〜Dn′，
Dn′〜Ｄｎ／２とシフトレジスタRe１，Re２，Re ３，Re４との関係を踏まえて更に詳しく記する
と、 （）シフトレジスタRe１，Re２にブロツク
Ｂ（C1−Re1），Ｂ（C1−Re2）に送るべきデータ
を入力、データを並行に入力、（）給電線LC１
を選択し、シフトレジスタRe１，Re２に対応す
るドライバＤ１〜Dn′を駆動して、ブロツクＢ
（C1−Re1）とＢ（C1−Re2）で記録し、同時にシ
フトレジスタRe３，Re４にブロツクＢ（C1−
Re3），Ｂ（C1−Re4）に送るべきデータを並行し
て入力、（）先と同様に給電線LC１を選択し、
シフトレジスタRe３，Re４に対するドライバ
Dn′＋１〜Ｄｎ／２を駆動してブロツクＢ（C1− Re3）とＢ（C1−Re4）で記録し、同時にシフト
レジスタRe１，Re２にブロツクＢ（C2−Re1），
Ｂ（C2−Re2）に送るべきデータを並行して入力、
（）給電線LC２を選択し、ドライバＤ１〜
Dn′を駆動してブロツクＢ（C2−Re1）とＢ（C2−
Re2）で記録し、同時にシフトレジスタRe３，
Re４にブロツクＢ（C2−Re3），Ｂ（C2−Re4）に
送るべきデータを並行して入力、（）先と同様
給電線LC２を選択し、ドライバDn′〜Ｄｎ／２を駆 動し、ブロツクＢ（C2−Re3）とＢ（C2−Re4）で
記録する。以上で１ラインの記録が終了したわけ
であり、以後はこの（）〜（）までの手順の
繰り返しで受信画素データが受信紙に記録され
る。
Dn′〜Ｄｎ／２とシフトレジスタRe１，Re２，Re ３，Re４との関係を踏まえて更に詳しく記する
と、 （）シフトレジスタRe１，Re２にブロツク
Ｂ（C1−Re1），Ｂ（C1−Re2）に送るべきデータ
を入力、データを並行に入力、（）給電線LC１
を選択し、シフトレジスタRe１，Re２に対応す
るドライバＤ１〜Dn′を駆動して、ブロツクＢ
（C1−Re1）とＢ（C1−Re2）で記録し、同時にシ
フトレジスタRe３，Re４にブロツクＢ（C1−
Re3），Ｂ（C1−Re4）に送るべきデータを並行し
て入力、（）先と同様に給電線LC１を選択し、
シフトレジスタRe３，Re４に対するドライバ
Dn′＋１〜Ｄｎ／２を駆動してブロツクＢ（C1− Re3）とＢ（C1−Re4）で記録し、同時にシフト
レジスタRe１，Re２にブロツクＢ（C2−Re1），
Ｂ（C2−Re2）に送るべきデータを並行して入力、
（）給電線LC２を選択し、ドライバＤ１〜
Dn′を駆動してブロツクＢ（C2−Re1）とＢ（C2−
Re2）で記録し、同時にシフトレジスタRe３，
Re４にブロツクＢ（C2−Re3），Ｂ（C2−Re4）に
送るべきデータを並行して入力、（）先と同様
給電線LC２を選択し、ドライバDn′〜Ｄｎ／２を駆 動し、ブロツクＢ（C2−Re3）とＢ（C2−Re4）で
記録する。以上で１ラインの記録が終了したわけ
であり、以後はこの（）〜（）までの手順の
繰り返しで受信画素データが受信紙に記録され
る。
サーマルヘツドＴの発熱素子ｔの総数ｎは
1728、又は2048であり例えばｎ＝2048を例にとる
と256ビツトのレジスタ８個分のデータを受け入
れることができるので上記４個のシフトレジスタ
Re１，Re２，Re３，Re４の２つづつを相互に
書き込み読み出しに分けて２回用いる様にすると
合理的である。
1728、又は2048であり例えばｎ＝2048を例にとる
と256ビツトのレジスタ８個分のデータを受け入
れることができるので上記４個のシフトレジスタ
Re１，Re２，Re３，Re４の２つづつを相互に
書き込み読み出しに分けて２回用いる様にすると
合理的である。
また、サーマルヘツドに供給し得る許容電流に
は限度があるので上記の様に、発熱素子総数の1/
４づつ駆動する様にしている。
は限度があるので上記の様に、発熱素子総数の1/
４づつ駆動する様にしている。
第４図はサーマルヘツドＴの上記８つのブロツ
クに対応するデーターとシフトレジスタRe１，
Re２，Re３，Re４の上記（）（）（）（）
（）の順序で入力するための装置の一例を示す
ものである。
クに対応するデーターとシフトレジスタRe１，
Re２，Re３，Re４の上記（）（）（）（）
（）の順序で入力するための装置の一例を示す
ものである。
１は分配回路であつて、その入力はシリアルな
受信画素データであり、その出力データａはブロ
ツクＢ（C1）に入力されるべきデータ、同じく出
力データｂはブロツクＢ（C2）に入力されるべき
データ、２はカウンタであつて分配されるデータ
数を整えるものである。
受信画素データであり、その出力データａはブロ
ツクＢ（C1）に入力されるべきデータ、同じく出
力データｂはブロツクＢ（C2）に入力されるべき
データ、２はカウンタであつて分配されるデータ
数を整えるものである。
３，４は第２分配回路であつて、上記データａ
を入力とすると分配回路３の出力データｃはブロ
ツクＢ（C1−Re1）とＢ（C1−Re3）に、又、出力
データｄはブロツクＢ（C1−Re2）とＢ（C1−
Re4）に入力するデータであり、データｂを入力
とする分配回路４の出力データｅはブロツクＢ
（C2−Re1）とＢ（C2−Re3）に、又出力データｆ
はブロツクＢ（C2−Re2）とＢ（C2−Re4）に入力
されるべきデータである。
を入力とすると分配回路３の出力データｃはブロ
ツクＢ（C1−Re1）とＢ（C1−Re3）に、又、出力
データｄはブロツクＢ（C1−Re2）とＢ（C1−
Re4）に入力するデータであり、データｂを入力
とする分配回路４の出力データｅはブロツクＢ
（C2−Re1）とＢ（C2−Re3）に、又出力データｆ
はブロツクＢ（C2−Re2）とＢ（C2−Re4）に入力
されるべきデータである。
６，７はメモリであつて、上記８つに分割され
た４組のデータｃ，ｄ，ｅ，ｆを記憶する部分６
１，６２，６３，６４と７１，７２，７３，７４
に分けることができる。この結果、単位のメモリ
６１〜６４、と７１〜７４には以後の説明からも
明らかな様に、同時にいずれかのシフトレジスタ
に転送されることのないデータが記憶されている
ことになる。例えば、メモリ６１にはデータｃす
なわちシフトレジスタRe１とRe３に転送される
べきデータが記憶されているが、この２つのデー
タは同時にシフトレジスタRe１とRe３に転送さ
れることはない。またメモリ６は同７に対して、
メモリ７は同６に対して予備的な役割を有してお
り、メモリ６のデータが読み出されているときに
はメモリ７には書き込みがなされ、また逆にメモ
リ７が読み出されているときは、メモリ６に書き
込みがなされる。上述した様に分配器１，３，４
とメモリ６，又は７に受信データが分配される様
子を第５図に示した。
た４組のデータｃ，ｄ，ｅ，ｆを記憶する部分６
１，６２，６３，６４と７１，７２，７３，７４
に分けることができる。この結果、単位のメモリ
６１〜６４、と７１〜７４には以後の説明からも
明らかな様に、同時にいずれかのシフトレジスタ
に転送されることのないデータが記憶されている
ことになる。例えば、メモリ６１にはデータｃす
なわちシフトレジスタRe１とRe３に転送される
べきデータが記憶されているが、この２つのデー
タは同時にシフトレジスタRe１とRe３に転送さ
れることはない。またメモリ６は同７に対して、
メモリ７は同６に対して予備的な役割を有してお
り、メモリ６のデータが読み出されているときに
はメモリ７には書き込みがなされ、また逆にメモ
リ７が読み出されているときは、メモリ６に書き
込みがなされる。上述した様に分配器１，３，４
とメモリ６，又は７に受信データが分配される様
子を第５図に示した。
５，８はデータセレクタであつて、上記メモリ
の前後に設けられ相互に逆のスイツチング動作を
して、上記メモリ６，７の書き込み、読み出し、
相互の切換ができる様になつている。すなわちメ
モリ６から発熱素子ｔにデータが出力されている
ときはデータセレクタ８がメモリ６側であり、デ
ータセレクタ５はメモリ７側を選択して受信デー
タはメモリ７側に入力され、１ラインの記録が終
了すると、データセレクタ５，８はそれぞれ反転
してメモリ６側に書き込み、メモリ７側から読み
出しが出来る状態となる。
の前後に設けられ相互に逆のスイツチング動作を
して、上記メモリ６，７の書き込み、読み出し、
相互の切換ができる様になつている。すなわちメ
モリ６から発熱素子ｔにデータが出力されている
ときはデータセレクタ８がメモリ６側であり、デ
ータセレクタ５はメモリ７側を選択して受信デー
タはメモリ７側に入力され、１ラインの記録が終
了すると、データセレクタ５，８はそれぞれ反転
してメモリ６側に書き込み、メモリ７側から読み
出しが出来る状態となる。
９，１０もデータセレクタであつて、セレクタ
９は信号Ａによつて電源Ｃ１側の発熱素子ｔへの
データ転送と電源Ｃ２側の発熱素子ｔへのデータ
転送の切換えをする。またセレクタ１０は信号Ｂ
によつてシフトレジスタRe１，Re２の側と、Re
３，Re４側の切換えをする。
９は信号Ａによつて電源Ｃ１側の発熱素子ｔへの
データ転送と電源Ｃ２側の発熱素子ｔへのデータ
転送の切換えをする。またセレクタ１０は信号Ｂ
によつてシフトレジスタRe１，Re２の側と、Re
３，Re４側の切換えをする。
今、サーマルヘツドＴの駆動順序に従つてデー
タセレクタ９，１０の作動を説明すると、 (i) データセレクタ９は、メモリ６１，６２（ブ
ロツクＢ（C1））側、データセレクタ１０は、
シフトレジスタRe１，Re２を選択。このとき
メモリ６１には、第５図に示す様にＢ（C1−
Re1）とＢ（C1−Re3）に対するデータが、ま
たメモリ６２にはブロツクＢ（C1−Re2）とＢ
（C1−Re4）に対するデータが記憶されている
が、ブロツクＢ（C1−Re1）とＢ（C1−Re2）に
対するデータのみがシフトレジスタRe１，Re
２に転送される。
タセレクタ９，１０の作動を説明すると、 (i) データセレクタ９は、メモリ６１，６２（ブ
ロツクＢ（C1））側、データセレクタ１０は、
シフトレジスタRe１，Re２を選択。このとき
メモリ６１には、第５図に示す様にＢ（C1−
Re1）とＢ（C1−Re3）に対するデータが、ま
たメモリ６２にはブロツクＢ（C1−Re2）とＢ
（C1−Re4）に対するデータが記憶されている
が、ブロツクＢ（C1−Re1）とＢ（C1−Re2）に
対するデータのみがシフトレジスタRe１，Re
２に転送される。
(ii) データセレクタ９は、メモリ６１，６２（ブ
ロツクＢ（C1））側、データセレクタ１０はシ
フトレジスタRe３，Re４を選択し、ブロツク
Ｂ（C1−Re3）とＢ（C1−Re4）に対するデー
タ、すなわち（）の残りのデータがシフトレ
ジスタRe３，Re４に転送される。
ロツクＢ（C1））側、データセレクタ１０はシ
フトレジスタRe３，Re４を選択し、ブロツク
Ｂ（C1−Re3）とＢ（C1−Re4）に対するデー
タ、すなわち（）の残りのデータがシフトレ
ジスタRe３，Re４に転送される。
(iii) データセレクタ９はメモリ６３，６４（ブロ
ツクＢ（C2））側、データセレクタ１０はシフ
トレジスタRe１，Re２を選択、このときメモ
リ６３には第５図に示す様にブロツクＢ（C2−
Re1）とＢ（C2−Re3）に対するデータが、ま
たメモリ６４にはブロツクＢ（C2−Re2）とＢ
（C2−Re4）に対するデータが記憶されている
が、ブロツクＢ（C2−Re1）とＢ（C2−Re2）に
対するデータのみがシフトレジスタRe１，Re
２に転送される。
ツクＢ（C2））側、データセレクタ１０はシフ
トレジスタRe１，Re２を選択、このときメモ
リ６３には第５図に示す様にブロツクＢ（C2−
Re1）とＢ（C2−Re3）に対するデータが、ま
たメモリ６４にはブロツクＢ（C2−Re2）とＢ
（C2−Re4）に対するデータが記憶されている
が、ブロツクＢ（C2−Re1）とＢ（C2−Re2）に
対するデータのみがシフトレジスタRe１，Re
２に転送される。
(iv) データセレクタ９はメモリ６３，６４（ブロ
ツクＢ（C2））側、データセレクタ１０はシフ
トレジスタRe３，Re４を選択し、ブロツクＢ
（C2−Re3）とＢ（C2−Re4）に対するデータ、
すなわち（）の残りのデータがシフトレジス
タRe３，Re４に転送される。
ツクＢ（C2））側、データセレクタ１０はシフ
トレジスタRe３，Re４を選択し、ブロツクＢ
（C2−Re3）とＢ（C2−Re4）に対するデータ、
すなわち（）の残りのデータがシフトレジス
タRe３，Re４に転送される。
以上に記述したメモリ６、又は７からサーマル
ヘツドＴの４つのシフトレジスタRe１，Re２，
Re３，Re４に転送される様子を示したのが第６
図であつて、図中破線で示したデータがシフトレ
ジスタに転送される。尚、上記メモリー６１〜６
４，７１〜７４としてラインメモリーを用い、先
に出力される１ブロツク分のデータ〔例えばＢ
（C1−Re1）〕に続いて、後に出力されるデータ
〔例えばＢ（C1−Re3）〕を収納しておくとアドレ
ス制御が一切不要となる。
ヘツドＴの４つのシフトレジスタRe１，Re２，
Re３，Re４に転送される様子を示したのが第６
図であつて、図中破線で示したデータがシフトレ
ジスタに転送される。尚、上記メモリー６１〜６
４，７１〜７４としてラインメモリーを用い、先
に出力される１ブロツク分のデータ〔例えばＢ
（C1−Re1）〕に続いて、後に出力されるデータ
〔例えばＢ（C1−Re3）〕を収納しておくとアドレ
ス制御が一切不要となる。
以上説明したようにこの考案は、一連の発熱素
子を２個間隔２個ずつの２組の発熱素子群に分割
し、更に、この２組の発熱素子群を２つに分割し
て、合計８つのブロツクに分割しておき、それぞ
れのブロツクに供給する１ライン分のデータを、
それぞれのブロツクに対応する８つのブロツクに
予め分割してメモリーに収納しているので、メモ
リーとしてラインメモリーを用いると、アドレス
制御なしに必要な画像データを読み出すことが出
来、コストが低くなる利点がある。また、本願考
案では分配した画素データを格納するメモリ手段
を２つ設け、一方のメモリ手段に画素データが入
力されている時に、他方のメモリ手段からは画素
データが出力されている。しかも、出力されてい
る側のメモリ手段では２つのブロツクが並行し
て、すなわち２ビツトパラレルで読み出されてい
るから、２倍の速度でメモリ手段から画素データ
が読み出されるとになる。従つて、一方のメモリ
手段の画素データ入力が終了した時点で他方のメ
モリ手段が画素データの出力を完了していること
が保証されており、メモリ手段を切り替えて次の
ラインの画素データを直ちに受け入れることが可
能であり、高速の画素データの分配及び記録を効
率よく行うことが可能である。
子を２個間隔２個ずつの２組の発熱素子群に分割
し、更に、この２組の発熱素子群を２つに分割し
て、合計８つのブロツクに分割しておき、それぞ
れのブロツクに供給する１ライン分のデータを、
それぞれのブロツクに対応する８つのブロツクに
予め分割してメモリーに収納しているので、メモ
リーとしてラインメモリーを用いると、アドレス
制御なしに必要な画像データを読み出すことが出
来、コストが低くなる利点がある。また、本願考
案では分配した画素データを格納するメモリ手段
を２つ設け、一方のメモリ手段に画素データが入
力されている時に、他方のメモリ手段からは画素
データが出力されている。しかも、出力されてい
る側のメモリ手段では２つのブロツクが並行し
て、すなわち２ビツトパラレルで読み出されてい
るから、２倍の速度でメモリ手段から画素データ
が読み出されるとになる。従つて、一方のメモリ
手段の画素データ入力が終了した時点で他方のメ
モリ手段が画素データの出力を完了していること
が保証されており、メモリ手段を切り替えて次の
ラインの画素データを直ちに受け入れることが可
能であり、高速の画素データの分配及び記録を効
率よく行うことが可能である。
更に、同じメモリーに、同時に記録されること
のないデータが収納されるので、メモリーの数を
４つにすることが出来、その点でもコストの低減
になる利点がある。加えて、本考案は、２系統の
給電線及び２つの駆動回路を相互に選択すること
により、８つのブロツクを分配駆動していくもの
であるから、給電線、駆動回路の選択制御が容易
となり、また給電線が２系統だけでよいためサー
マルヘツド基板上の給電線配線の復雑化を回避す
ることができる利点を有している。
のないデータが収納されるので、メモリーの数を
４つにすることが出来、その点でもコストの低減
になる利点がある。加えて、本考案は、２系統の
給電線及び２つの駆動回路を相互に選択すること
により、８つのブロツクを分配駆動していくもの
であるから、給電線、駆動回路の選択制御が容易
となり、また給電線が２系統だけでよいためサー
マルヘツド基板上の給電線配線の復雑化を回避す
ることができる利点を有している。
第１図はこの考案に用いるサーマルヘツドの発
熱素子のブロツクの構成を示す図、第２図はサー
マルヘツドへの給電及びドライバからの結果を示
す図、第３図はドライバ及びシフトレジスタを示
す図、第４図は本考案の実施例を示す回路図、第
５図は受信データーの分配方法を示す図、第６図
は分配されたデータの入力方法を示す図である。 Ｂ（C1），Ｂ（C2）……大ブロツク、Ｂ（C1−
Re1），Ｂ（C1−Re2），Ｂ（C1−Re3），Ｂ（C1−
Re4），Ｂ（C2−Re1），Ｂ（C2−Re2），Ｂ（C2−
Re3），Ｂ（C2−Re4）……小ブロツク、Ｄ１〜
Dn′，Dn′＋１〜Ｄｎ／２……ドライバ、Re１，Re ２，Re３，Re４……シフトレジスタ、Ｔ……サ
ーマルヘツド、ｔ……発熱素子、１，２，３……
分配回路、６，７……メモリ。
熱素子のブロツクの構成を示す図、第２図はサー
マルヘツドへの給電及びドライバからの結果を示
す図、第３図はドライバ及びシフトレジスタを示
す図、第４図は本考案の実施例を示す回路図、第
５図は受信データーの分配方法を示す図、第６図
は分配されたデータの入力方法を示す図である。 Ｂ（C1），Ｂ（C2）……大ブロツク、Ｂ（C1−
Re1），Ｂ（C1−Re2），Ｂ（C1−Re3），Ｂ（C1−
Re4），Ｂ（C2−Re1），Ｂ（C2−Re2），Ｂ（C2−
Re3），Ｂ（C2−Re4）……小ブロツク、Ｄ１〜
Dn′，Dn′＋１〜Ｄｎ／２……ドライバ、Re１，Re ２，Re３，Re４……シフトレジスタ、Ｔ……サ
ーマルヘツド、ｔ……発熱素子、１，２，３……
分配回路、６，７……メモリ。
Claims (1)
- 【実用新案登録請求の範囲】 サーマルヘツドの１列の発熱素子群を、２個間
隔２個ずつを１組とする２つの大ブロツクＢ
（C1），Ｂ（C2）に分割し、Ｂ（C1），Ｂ（C2）には
それぞれ給電線LC１，LC２を接続し、更に該ブ
ロツクＢ（C1），Ｂ（C2）をそれぞれ４つのブロツ
クＢ（C1−Re1），Ｂ（C1−Re2），Ｂ（C1−Re3），
Ｂ（C1−Re4）とＢ（C2−Re1），Ｂ（C2−Re2），
Ｂ（C2−Re3），Ｂ（C2−Re4）の８ブロツクに分
割し、上記発熱素子群に対して互いに他の大ブロ
ツクに属する隣り合う２個の発熱素子に共通のド
ライバＤ１〜Dn′，Dn′＋１〜Ｄｎ／２と、更に上記 ドライバ群に対するそれぞれ１個のシフトレジス
タRe１，Re２及びRe３，Re４とそれぞれ４つ
のメモリより構成される第１のメモリ手段及び第
２のメモリ手段と、これら第１のメモリ手段と第
２のメモリ手段の一方をデータ入力側、他方をデ
ータ出力側と交互に切り替えて設定する切替手段
とを備えておき、受信画素データを上記８つのブ
ロツクに入力されるべきグループに分割して、同
時に駆動されることのない２つのブロツクに転送
されるデータを１組として上記第１のメモリ手段
又は第２のメモリ手段の４つのメモリにそれぞれ
記憶させる記憶手段と、（）シフトレジスタRe
１，Re２にブロツクＢ（C1−Re1），Ｂ（C1−
Re2）に送るべきデータを並行して上記第１のメ
モリ手段又は第２のメモリ手段から入力、（）
給電線LC１を選択し、シフトレジスタRe１，Re
２に対応するドライバＤ１〜Dn′を駆動してブロ
ツクＢ（C1−Re1）とＢ（C1−Re2）で記録し、同
時にシフトレジスタRe３，Re４にブロツクＢ
（C1−Re3），Ｂ（C1−Re4）に送るべきデータを
並行して上記第１のメモリ手段又は第２のメモリ
手段から入力、（）給電線LC１を選択し、シフ
トレジスタRe３，Re４に対応するドライバ
Dn′＋１〜Ｄｎ／２を駆動し、ブロツクＢ（C1− Re3）とＢ（C1−Re4）で記録し、同時にシフト
レジスタRe１，Re２にブロツクＢ（C2−Re1）と
Ｂ（C2−Re2）に送るべきデータを並行して上記
第１のメモリ手段又は第２のメモリ手段から入
力、（）給電線LC２を選択し、ドライバＤ１〜
Dn′を駆動しブロツクＢ（C2−Re1）とＢ（C2−
Re2）で記録し、同時にシフトレジスタRe３，
Re４にブロツクＢ（C2−Re3），Ｂ（C2−Re4）に
送るべきデータを並行して上記第１のメモリ手段
又は第２のメモリ手段から入力、（）給電線LC
２を選択し、ドライバDn′＋１〜Ｄｎ／２を駆動し、 ブロツクＢ（C2−Re3）とＢ（C2−Re4）で記録の
（）（）（）（）（）の順序に従つてデー
タを分配駆動記録する手段とを有することを特徴
とするサーマルヘツド駆動のためのデータの分配
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989006298U JPH0520043Y2 (ja) | 1989-01-23 | 1989-01-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989006298U JPH0520043Y2 (ja) | 1989-01-23 | 1989-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02133064U JPH02133064U (ja) | 1990-11-05 |
| JPH0520043Y2 true JPH0520043Y2 (ja) | 1993-05-26 |
Family
ID=31509974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989006298U Expired - Lifetime JPH0520043Y2 (ja) | 1989-01-23 | 1989-01-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520043Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158237A (en) * | 1978-06-02 | 1979-12-13 | Mitsubishi Electric Corp | Heat-sensitive recorder |
| JPS56106878A (en) * | 1980-01-31 | 1981-08-25 | Toshiba Corp | Thermal head |
-
1989
- 1989-01-23 JP JP1989006298U patent/JPH0520043Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158237A (en) * | 1978-06-02 | 1979-12-13 | Mitsubishi Electric Corp | Heat-sensitive recorder |
| JPS56106878A (en) * | 1980-01-31 | 1981-08-25 | Toshiba Corp | Thermal head |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02133064U (ja) | 1990-11-05 |
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