JPS61251293A - クロスポイント・スイツチアレ−装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、クロスポイント・アレーに関し、具体的に言
えばクロスポイント・スイッチの同時マーキングに係る
。

Ｂ、従来技術 スイッチアレー又はクロスポイント・スイッチは音声ラ
インを切換えるため、永い間、電話交換機産業に使われ
ていた。最近になって、一方の装置から他方の装置へデ
ータラインを選択的に接続するため、クロスポイント・
スイッチはコンピュータシステムに多く使われるように
なった。第２図に示されたような簡単なりロスポイント
・アレー１０は４本の入力ライン１２のうちの任意の１
本を４本の出力ライン１４のうちの任意の１本に接続す
る。第２図の人力ライン１２が出力ライン１４とは異な
った性質、即ちデータの流れの方向の差異を有し、そし
てそれ等がクロスポイント・スイッチアレー１０の両側
に配置されているので、第２図のクロスポイント・スイ
ッチアレー１０は両側スイッチと称されている。人力ラ
イン１２と出力ライン１４の各交差点において、入力ラ
イン１２及び出力ライン１４に接続されているスイッチ
１８で構成されるクロスポイント・スイッチ１６がある
。図示されたスイッチ１８において、スイッチ１８の導
電状態、即ちクロスポイント・スイッチ１６の状態は制
御入力２０により決定される。

従って、入力ライン１２及び出力ライン１４の間の接続
の選択はクロスポイント・スイッチアレー。

１０のすべての制御人力２０上の信号によって決定され
る。クロスポイント・スイッチアレー１０の利点は、入
力ライン１２と出力ライン１４との間の相互接続を独立
して制御することが出来ることにある。任意の接続が可
能である。

多くの応用例においては、与えられた入力ライン１２が
与えられた任意の時間内で１つの出力ライン１４だけに
接続される。この応用例におけるクロスポイント・スイ
ッチアレー１０は、ライン１２及び１４か、又はクロス
ポイント・スイッチ１６の何れかに、入力ライン１２の
数、又は出力ライン１４の数を掛けた積のデータ帯域幅
を持つ。

換言すれば、各入力ライン１２は所定の出力ライン１４
が別層可能である限り、クロスポイント・スイッチアレ
ー１０を同時に使用することが出来る。他の動作モード
においては単一の入力ライン１２を１本以上の出力ライ
ン１４に同時に接続することが出来る。これはブロード
キャストモードと称される。

従来、種々のタイプのクロスポイント・スイッチアレー
が知られている。旧式の電話システムにおいて、個々の
スイッチ１８は機械的な継電器であった。現代のクロス
ポイント・スイッチでは、クロスポイント・スイッチア
レー全体は半導体集積回路であって、各スイッチ１８は
ＭＯＳ）ランジスタであり、ＭＯＳトランジスタのゲー
ト入力は制御入力２０によって制御される。集積回路の
使用によって、クロスポイント・スイッチ自身のデザイ
ンは比較的容易になり、その製造は比較的安価になった
。その結果、クロスポイント・スイッチアレー１０のサ
イズは非常に大きくなって来た。

Ｃ１発明が解決しようとする問題点 クロスポイント・スイッチアレー１０の入力ライン１２
及び出力ライン１４が夫々１０２４本を有するクロスポ
イント・スイッチアレーが現在妥当なデザインとなって
いる。然しなから、そのようなりロスポイント・スイッ
チ１６においては、スイッチ１８の数が１，０４８，５
７６個に達する。

スイッチ１８の製造は比較的容易であるが、′上述のよ
うに大量のクロスポイント・スイッチ１６の制御は成る
困難な問題に相遇する。

、その問題の１つは、そのように大量のクロスポイント
・スイッチの制御はクロスポイント・スイッチアレー１
０の効果的なデータ伝送速度に制限を課すことである。

データがクロスポイント・スイッチ１６を介して伝送さ
れる前に、コントローラは適当なりロスポイント・スイ
ッチ１６をセットしなければならない。米国特許第４３
４５２５１号に開示されたシステムにおいては、一時に
、１個のコントローラが１つの接続要求のみを処理する
だけである。本願出願人の特願昭５９−１９５８８３号
ば複数個のコントローラの使用を開示しており、本発明
にも応用されている。上記の特許出願に記載されたデザ
インはクロスポイント・コントローラの蓮度を増加する
のに効果的ではあるけれども、すべてのコントローラは
接続の要求に応答するための時間を費やす。データを伝
送するため、行われるべき接続のために若し人力ライン
が待たねばならなければ、スイッチの実効的なデータ伝
送率は減少される。この遅延は、伝送される情報が相対
的に短く、そして大量の接続を行わねばならない時に、
特に問題となる。

従って、本発明の目的は、データ７０−を妨害しないよ
うなりロスポイント・スイッチアレーのクロスポイント
・スイッチの制御を与えることにある。

本発明の他の目的は高帯域クロスポイント、スイッチを
与えることにある。

Ｄ０問題点を解決するための手段 本発明は、各クロスポイントにおけるスイッチが第１の
ラッチにより制御されるクロスポイント・スイッチアレ
ーとして要約することが出来る。第１ラツチの各々に関
連して第２ラツチがあって、その状態はクロスポイント
・コントローラによっテ決められる。すべての第２ラツ
チの内容はただ１本の制御ラインによって、関連する第
１ラツチへ同時に転送される。従って、クロスポイント
・スイッチを介するデータの流れが第１ラツチによる決
定に従って続いている間に、第２ラツチはコントローラ
によって、次の伝送サイクルのための設定を行うことが
出来る。同時に発生する信号が前の伝送周期の終りと、
次の伝送周期の開始をマークする。

Ｅ、実施例 本発明は第１図に示されたように、通常のクロスポイン
ト・スイッチアレーと並列に配置されたメモリ制御素子
のアレーとして図示することが出来る。前述したタイプ
のスイッチアレーの面はクロスポイント・スイッチアレ
ー１０である。個々のスイッチ１８のための独立した制
御ラインは中間にある他の面２４中に配列された夫々の
メモリ素子２２へ接続されている。スイッチ１８が導通
している時、メモリ素子２２は１を記憶しており、制御
スイッチ１８が非導通である時、メモリ素子２２は０を
記憶している。各メモリ素子２２はデータ伝送周期の間
、関連するスイッチ１８を導通状態に保つ。米国特許第
４０６８２１５号はアレー中のすべてのクロスポイント
・スイッチを制御するため、分離したラッチを開示して
いる。米国特許第３４７３１６０号は論理セルのアレー
中で独立した素子を制御するシフトレジスタを開示して
いる。

メモリ素子２２は更に上部に示された他の面２８中の関
連するラッチ２６によって表示される値にセットされる
。これ等のラッチ２６中に含まれる値はコントローラ３
０によって個々に制御される。

良好な実施例において、コントローラ６０はラッチ２６
を１個づつセットする。幾つかのラッチ２６又はすべて
のラッチ２６は、コントローラ３０がすべてのメモリ素
子２２へ接続されているメモリラッチ制御ライン６２を
付勢する前に、コントローラ３０によって新しい値にセ
ットすることが出来る。メモリラッチ制御ライン３２を
付勢すると、すべてのラッチ２６の内容は関連するメモ
リ素子２２へ同時に転送される。

第１図に示した構成を使用することにより、メモリ素子
２２の現在の状態に従って、現在のデータ伝送周期で、
クロスポイント・スイッチアレー１０を介するデータ伝
送を絖けている間に、コントローラ６０はラッチ２６を
セットとして、次のデータ伝送周期におけるクロスポイ
ント・スイッチの接続編成を行うことが出来る。メモリ
ラッチ制御ライン６２の１個の信号がクロスポイント・
スイッチアレー１０の必要な接続編成を生ずる。

米国特許第４１３４１３２号は２次元マルチ陰影（ｍｕ
ｌｔｉｓｓｈａｄｅ）ビデオディスプレーを開示してお
り、その装置中で、２次元ラスタの各ポイントがアナロ
グストレージ素子を持っている。ビデオ信号はアナログ
ストレージ素子の１次元アレー中に非直列化される。１
次元アレーの内容は２次元ラスターの選択された列中の
ストレージ素子に並列に供給される。

第１図に示した複数面の構成は簡単ではあるけれども、
半導体技術で具体化することは困難であり、そしてそれ
はスイッチングシステム中の非常に重要な細部を無視し
ている。

より現実的な構成が第３図に示されている。各入力ライ
ン１２はスイッチアダプタ３６を経てスイッチマトリッ
クス３４へ接続されている。スイツチアダプタ３６は入
力ライン１２で受は取った信号列中のデータから制御情
報を分離するのに用いられる。データは、制御情報がス
イッチコントローラ６８へ送られている間に、スイッチ
マトリックス６４を介して経路指定が行われる。

スイッチコントローラ３８は５組の信号によってスイッ
チマトリックス３４を制御する。複数ピットｘＸ信号及
び複数ピッ）ＹＹ倍信号スイッチマトリックス６４中の
所望のクロスポイントのアドレスである。例えば、ｘＸ
アドレスはクロスポイントに関連した入力ライン１２の
数字指定であり、一方、ＹＹは関連した出力ライン１４
の数字指定である。残りの信号はデータ信号ＤＡＴＡ。

ロードラッチ信号ＬＬ及びロードマーク信号ＬＭであっ
て、これ等は後で説明する。

スイッチマトリックス６４のより詳細が第４図に示され
ている。Ｘデコーダ４０はＸｘアドレスを受は取って、
その値に基づいて、夫々の列ライン４６上の付勢された
Ｘ信号によって、制御素子４２のアレー中の４つの列の
うちの１つを選択する。同様に、Ｙデコーダ４４はＹＹ
Ｘアドレス受は取って、夫々の行ライン４５上の付勢さ
れたＹ信号によって制御素子４２のアレー中の４つの行
のうちの１つを選択する。データ信号ＤＡＴＡ。

ロードラッチ信号ＬＬ及びロードマーク信号ＬＭはすべ
ての制御素子４２に同じように接続される。

制御素子４２の細部が第５図に示されている。

制御素子４２が位置している、アレーの列及び行に基づ
いて、Ｘデコーダ４０からの列ライン４３上のＸ信号と
、Ｙデコーダ４４からの行ライン４５上のＹ信号とはア
ンドゲート４６への入力として使われる。従って、特定
の制御素子４２が選択されたことをＸＸ信号及びＹＹ倍
信号表示した時にだけ、そのアンドゲート４６出力を高
電位に上昇させる。アンドゲート４６の出力は第１ラン
チ４８の駆動人力ＩＮとして使われる。第１ラツチ４８
のデータ人力りはデータ信号ＤＡＴＡへ接続される。ロ
ードラッチ信号ＬＬは第１ランチ４８のクロック入力へ
接続される。アンドゲート４６の出力が高電位になって
、この制御素子４２がアドレスされていることを表示し
た時は常に、データ信号ＤＡＴＡの値はロードラッチ信
号ＬＬの立上り遷移によって第１ラツチ４８中に記憶さ
れる。

第１ラツチ４８の設定をロードするため、コントローラ
３８はデータ信号ＤＡＴＡを所定の値にセットし、且つ
高電位のＸ及びＹ信号によって特定の制御素子４２を選
択するＸＸ及びＹＹＸアドレス信号セットする。そして
、ロードラッチ信号ＬＬは選択された制御素子４２だけ
にデータ信号ＤＡＴＡを設定する。

第１ラツチの出力Ｑは第２ランチ５０のデータ人力りへ
接続される。第２ランチ５０のラッチ制御入力、即ちク
ロック入力はロードマーク信号ｒ’ｙｔによって制御さ
れる。ロードマーク信号ＩＢＭが高電位に遷移すると、
第１ラツチ４８の値が第２ランチ５０中に転送される。

第２ランチ５０を設定するためのアドレス選択はないか
ら、すべての制御素子４２は、関連する第１ランチ４８
中に保持された夫々異なった値にではあるが、同時に同
じ設定を受ける。第２ラツチの出力Ｑは、その特定の制
御素子４２と関連した各々のスイッチ１８の制御入力２
０へ接続される。従って、第２ランチ５０の値は、個々
のスイッチ１８を導通させるか、又は非導通にするか、
換言すれば、クロスポイント・スイッチ１６を接続する
か、又は遮断するかを制御する。第１ラツチ４８は第１
図に示した上部の面２８中のラッチ２６に対応し、一方
、第２ラツチ５０は中間面２４中のメモリ２２に対応ス
るＯ 第５図の制御素子４２は刻時、即ちクロックされないシ
ステムのためのものであって、ラッチの設定時間はロー
ドラッチ信号に依存している。第１ラツチ４８をクロッ
クするための構成は第６図に示されており、その中でシ
ステムのクロック信号０ＬＯＯＫが第１ラツチ４８のク
ロック入力へ接続されている。Ｘ信号と、Ｙ信号と、ロ
ードラッチ信号ＬＬとを受は取るアンドゲート４７の出
力は第１ラツチ４８の駆動人力１！ｉＮへ接続されてい
る。クロック信号０ＬＯＯＫの立上り遷移の前に、ロー
ドラッチ信号ＬＩ＋がセットされ、そしてＸ及びＹ信号
が特定の第１ランチ４８を選択する。

次に、クロック信号ＣＬＯＯＫが立上った時に、データ
信号ＤＡＴＡが第１ラツチ４８中に設定される。クロッ
ク入力に接続されたクロック信号Ｃ！ＬＯＯＫと、駆動
人力に接続されたロードマーク信号ＬＭとによって、第
２ラツチ５０に対して同じ構成を使うことが出来る。

第５図の非クロック制御素子４２に対応する第１ラツチ
４８及び第２ラツチ５０の論理ゲートのレベルの構成が
第７図に示されている。入力点及び出力点は同じ構成を
持っている。インバータ５１はデータ信号ＤＡＴＡの補
数値を与える。２つのナントゲート５２及び５４はアン
ドゲート４７からの選択信号をデータ信号ＤＡＴＡの真
数値及び補数値夫々と組み合せる。ナントゲート５２及
び５４の出力は交差接続構成で接続されている他の２個
のナントゲート５６及び５８に夫々印加される。アンド
ゲート４７がＸ及びＹ信号によって選択され、ロードラ
ッチ信号ＬＬによって付勢されると、交差接続ナントゲ
ート５６及び５８はデータ信号ＤＡＴＡの値にラッチさ
れる。これ等の２つの交差接続ナントゲート５６の出力
−Ｑ及び５８の出力Ｑは第１ランチ４８の出力であり、
そして第２ランチ５０中の関連するナントゲート６０及
び６２へ印加される。ナントゲート６０及び６２はまた
、第１ラツチ４８の出力−ｑ及びＱをゲートする作用を
行うロードマーク信号ＬＭを受は取る。ナントゲート６
０及び６２の出力は、ラッチとして動作する２つの交差
接続ナントゲート６４及び６６へ印加される。第１ラツ
チ４８の真Ｍ値出力Ｑと対応するナントゲート６６の出
力は独立したスイッチ１８を制御する制御ライン２０へ
接続される。

制御素子４２の他の実施例がトランジスタレ々ルで第８
図に示されている。これは、第９図のタイミング図に示
されたような制御信号の調整を必要とするダイナミック
システムである。表示されるべき制御素子４２がＸＸ及
びＹＹアドレス信号によって選択されると、高電位のロ
ードラッチ信号ＩＩＬはＸ信号、Ｙ信号及びＩＩＪＩ、
信号を受は取つたアンドゲート７０を高電位にして、ト
ランジスタ７２を導通させる。次に、導通したトランジ
スタ７２は第１ラツチトランジスタ７６のゲートを制御
する内部ライン７４ヘデータ信号ＤＡＴＡを通過する。

第１０−ドトランジスタ７８は電源とグランドとの間で
第１ラツチトランジスタ７６と直列に接続されている。

内部ライン７４の高電位信号は、第１ラツチトランジス
タ７６と第１０−ドトランジスタ７８との間に接続され
ている第１ラツチ出カライン８０上の低電位信号を生ず
る。

同様に、内部ライン７４上の低電位信号は第１ラツチ出
カライン８０上に高電位信号を生ずる。内部ライン７４
及び第１ラツチトランジスタ７６のケートは充分な大き
さの容量を持っている。それ故、この容量は、ロードラ
ッチ・トランジスタ７２がオフに転じた後であっても、
そこに印加された信号ＤＡＴＡを保持する。然しなから
、この容量は漏洩するので、時間Δｔよりも長い記憶時
間には使用することが出来ない。同じように、幾つかの
第１ラツチは相次ぐアドレス信号ＸＸ及びＹＹによって
、異なったデータ信号ＤＡＴＡを最大時間Δｔの範囲内
で記憶することが出来る。

次に、ロードマーク信号ＬＭはロードマーク・トランジ
スタ８２のゲートへ印加され、ロードマ＝り・トランジ
スタは第１ラツチ出カライン８０上のラッチされた信号
を、第１ラツチトランジスタ７６及び第１０−ドトラン
ジスタ７８と同シ第２ラッチトランジスダ８４及び第２
０−ドトランジスタ８６へ通過する。クロスポイント・
スイッチ１８の制御人力２０は第２ラツチトランジスタ
８４と第２０−ドトランジスタ８６との間に接続されて
おり、信号０ＲＯ３Ｓ−ＰＯ工１ｉＴを伝達する。ロー
ドマーク信号ＬＭの立上り遷移はすべてのクロスポイン
トを同時にマークし、そして、ロードマーク信号ＬＭが
除去された後でも、そのマーキングは維持される。然し
なから、第２ランチ５０のダイナミック特性の故に、す
べてのクロスポイントの相次ぐマーキングの間は最大記
憶時間Δｔを超過すべきでない。

Ｆ１発明の効果 本発明は、１つの装置が他の幾つかの装置へ短いメツセ
ージを突発的にブロードキャストする場合に、特に有用
である。コントローラがブロードキャストのための将来
の接続を設定している間に、通常のデータフローはクロ
スポイント・アレーを介して続行することが出来る。そ
して、ロードマーク信号ＬＭが発生すると、所定のすべ
ての接続が直ちに行われる。従って、ブロードキャスト
を行うため複数個のクロスポイント・スイッチをセット
するのに必要な時間によって通常のデータフローは妨害
されることがない。

【図面の簡単な説明】

第１図は本発明のクロスポイント・スイッチ装置の構成
を説明する図、第２図は従来技術のクロスポイント・ス
イッチアレーを示す図、第３図は本発明のクロスポイン
ト・スイッチ装置の１実施例を説明する図、第４図は第
３図の装置のスイッチマトリックスの細部を説明する図
、第５図は第４Ｆｉ！！Ｊのスイッチマトリックスの制
御素子を説明スる図、第６図は本発明に従ったクロック
型の第１ラツチを説明するための接続ブロック図、第７
図は制御素子の他の実施例を説明する論理ゲート回路図
、第８図はトランジスタ型の制御素子の実施例を説明す
る図、第９図は第２図の実施例のタイミング線図である
。 １０・・・・クロスポイント・スイッチアレー、１２・
・・・入力ライン、１４・・・・出力ライン、１６・・
・・クロスポイント・スイッチ、２２・・・・メモリ、
２６・・・・ラッチ、３０・・・・コントローラ、３４
・・・・スイッチマトリックス、６６・・・・スイッチ
アダプタ、３８・・・・スイッチコントローラ、４０・
・・・Ｘデコーダ、４２・・・・制御素子、４４・・・
・Ｙデコーダ、４８・・・・第１ラツチ、５０・・・・
第２ラツチ。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション復代理人　弁理士　　篠　　　
１）　　文　　　雄本発晴のり四人−ＩＦＡシト・スイ
ッチｈ会体的搾Ｉ（間第１図 第３図

Claims (2)

【特許請求の範囲】
1. （１）複数本の第１ラインの各々を複数本の第２ライン
   の任意のラインに選択的に接続するクロスポイント・ス
   イッチアレーと、各々が上記クロスポイント・スイッチ
   の交差接続の１つを制御する複数個の制御手段のアレー
   とを含むクロスポイント・スイッチアレー装置において
   、 上記制御手段の各々は現在の接続値を記憶するための第
   １メモリ手段と、将来の接続値を記憶するために、上記
   第１メモリ手段と関連した第２メモリ手段とを含み、且
   つ上記第１メモリ手段の出力は現在の上記接続を決定す
   ることと、 上記クロスポイント・スイッチアレー装置は、上記第２
   メモリ手段の各々から上記将来の接続値を関連する第１
   メモリ手段へ同時に転送する手段を含み、これにより上
   記転送した将来の接続値が上記現在の接続値になること
   とから成るクロスポイント・スイッチアレー装置。
2. （２）上記制御手段の１つを選択するためのアドレス手
   段と、 すべての上記制御手段へ等価的に接続されて、上記将来
   の接続値を与えるための接続値設定手段と、 各上記制御手段は、上記アドレス手段によつて選択され
   た時、上記将来の接続値を上記各制御手段の第２メモリ
   手段の中に記憶することとから成る特許請求の範囲第１
   項記載のクロスポイント・スイッチアレー装置。