JPS582513B2

JPS582513B2 - ネットワ−ク駆動方式

Info

Publication number: JPS582513B2
Application number: JP53023458A
Authority: JP
Inventors: 迎町卓司; 清水希一; 竹下鉄夫; 姫野良一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-03-03
Filing date: 1978-03-03
Publication date: 1983-01-17
Also published as: JPS54116812A; US4264895A

Description

【発明の詳細な説明】本発明は、主として半導体通話路スイッチを用いた空間
分割形電子交換装置のネットワークの駆動方式に関する
ものである。

従来、電話交換装置の通話路スイッチは、クロスバスイ
ツチやリードリレーマトリックス等に代表される金属接
点が長いこと用いられて来た。

一方、近年の半導体製造技術、特に集積回路技術の著し
い発達に伴い通話路スイッチにサイリスタ、ＰＮＰＮダ
イオード、電界効果トランジスタ等の半導体通話路スイ
ッチを導入することが試みられ始めている。

これら半導体通話路スイッチを用いた空間分割形通話路
（以後ネットワークと称す）の制御信号は、従来の電磁
スイッチの場合数百ｍＷ〜数十Ｗの電力駆動を行なって
いたのに対して、数Ｖ、数ｍＡの高速の論理信号パルス
化されており、このことは雑音耐力の低下を意味する。

一般にネットワークはｍ×ｎの格子を有する膨大な数の
スイッチをリンク方式により多段接続しているため、空
間的に大きな拡がりを持つことが知られている。

たとえば、接栓部の長さが１０ｃｍ、奥行２０ｃｍ、幅
１．５ｃｍのプリント基板に８×８のスイッチマトリッ
クスを１組実装し、スイッチコントローラ（以後ＳＣと
称す）当りの制御単位を８０スイッチとした場合、その
布線面エリアは２０ｃｍ×６０ｃｍの大きさになる。

また、数十〜数百個のｍ×ｎのスイッチマトリツクス内
の一叉点を選択駆動するための制御線は膨大な数量であ
り、ＴＴ″Ｌ論理回路等の汎用論理ＩＣを用いると、雑
音耐力と布線長の関係からＳＣの制御単位を小さく分け
、たとえば、各段（以後ステージと称す）ごとにＳＣを
設置する等の配慮をして布線長を数十ｃｍ程度と短くす
る必要があった。

また、安定な信号伝送のため各スイッチパッケージには
制御信号受信用のバツファゲートを設ける必要があった
。

このため、従来の機械スイッチに比べ、駆動レベルが論
理信号化されたにもかかわらず、ハードウェア並びに布
線工数の削減効果が少なく、経済性向上のネックとなっ
ていた。

この様に、半導体通話路スイッチは、雑音耐力を確保し
た上、スイッチも含めて如何に工夫して制御系の経済化
、即ち、駆動回路の簡略化、布線の削減を図るかが一つ
のキーポイントとなっていた。

本発明の目的は、上記した従来の欠点をなくし、ハード
ウエア量並びに駆動線の布線本数が少なく耐雑音性に優
れたネットワーク駆動方式を提供するにある。

上記目的を達成するため、本発明は、２値状態を有する
保持手段（動作保持用サイリスタ）と夫夫駆動信号によ
って該保持手段の状態を制御すべく配置される少なくと
も第１，第２及び第３の論理入力端子（入レベル，出レ
ベル及びマトリックス選択端子等）を有する制御入力手
段（選択用トランジスタ等）と前記保持手段の状態によ
って通話路を閉成または開放するスイツチ手段（叉点用
サイリスタ）とにより各クロスポイントスイッチ回路を
構成し、該スイッチ回路をマトリックス状に配列したス
イッチマトリックス内の任意のスイッチを選択する入レ
ベルおよび出レベル指定情報を各段の全てのスイッチマ
トリックス内の夫々対応する行および列に属するスイッ
チ回路における第１および第２の論理入力端子に対して
、また段内の任意のスイッチマトリツクスを選択する情
報を各段の夫々対応するスイッチマトリックスに属する
全てのスイッチ回路における第３の論理入力端子に対し
て、および任意の段を選択する情報を同一段内の全ての
スイッチマトリックスに属する全てのスイッチ回路に対
してそれぞれ共通に送出するように構成し、上記各情報
を段対応に時分割的に順次送出することにより、各段の
所望のスイッチを選択駆動するようにしたものである。

以下、図面に従って本発明を詳細に説明する。

第１図は、本発明に係わる空間分割形半導体通話路スイ
ッチの１クロスポイントを示す回路図である。

図において、Ｘ，Ｙ，ＳＳ，Ｄａｔａは制御入力端子で
あり、Ｘ，Ｙはそれぞれ入レベル、出レベル選択端子、
ＳＳはチップ選択端子、Ｄａｔａはスイッチのオン、オ
フ制御データ端子である。

Ｄ１〜Ｄ４はレベルシフト用ダイオード、Ｔ１は選択用
トタンジスタ、Ｔｈ１はスイッチの動作保持用サイリス
タ、Ｒ１、Ｒ２は電流制限用抵抗である。

Ａ，Ｂは入線端子、Ａ′、Ｂ′は出線端子、Ｔｈ２〜Ｔ
ｈ５は叉点用サイリスタ、Ｄ５〜Ｄ８は逆流防止用ダイ
オード、ＣＳ１，ＣＳ２は保持用サイリスタＴｈ１の動
作状態に応じて叉点用サイリスタＴｈ２〜Ｔｈ５に駆動
電流を供給する定電流回路である。

第２図は第１図に示すクロスポイントの動作真理値表で
ある。

次に該クロスポイントの制御動作を第１図と第２図を用
いて説明する。

Ｘ，Ｙ，ＳＳ，Ｄａｔａの各端子に正信号“１”が加わ
ると、ダイオードＤ１〜Ｄ３は逆バイアスされ、Ｙ端子
−抵抗Ｒ１−トランジスタＴ１のベース一同コレクター
サイリスタＴｈ１のゲート−ダイオードＤ４−地気のル
ートで電流が流れ、保持用サイリスタＴｈ１がターンオ
ンする。

これにより、電源Ｖｃｃ−抵抗Ｒ２−サイリスタＴｈ１
−ダイオードＤ４−地気のルートで保持電流ＩＨが流れ
る。

サイリスタＴｈ１は該保持電流ＩＨにより自己保持する
ので、Ｘ，Ｙ，ＳＳ，Ｄａｔａ端子の入力信号が停止し
ても、自己保持を続ける。

保持サイリスタＴｈ１がオンすると、定電流回路ＣＳ１
，ＣＳ２の入力レベルが低レベル“０”となるので回路
ＣＳ１，ＣＳ２が動作し、設定されている定電流を逆流
防止用ダイオードＤ５〜Ｄ８を介して叉点用サイリスタ
Ｔｈ２〜Ｔｈ５に供給する。

この定電流により、逆並列接続されている叉点用サイリ
スタＴｈ２とＴｈ３，Ｔｈ４とＴｈ５のそれぞれのカソ
ード電位の低い側のサイリスクが点弧し、端子Ａ−Ａ′
、Ｂ−Ｂ′間を導通状態に維持する。

次に、Ｘ．Ｙ，ＳＳの各端子に正信号“１”Ｄａｔａ端
子に負信号“０”が加わると、ダイオードＤ１、Ｄ２は
逆バイアス、Ｄ３は順バイアスされるので、Ｙ端子−抵
抗Ｒ１−トランジスタＴ１のエミツターダイオードＤ３
のルートで電流が流れ、トランジスタＴ１は活性化され
る。

このため、電源Ｖｃｃ−抵抗Ｒ２−保持サイリスタＴｈ
１−ダイオードＤ４−地気で流れていた保持電流ＩＨは
、保持サイリスタＴｈ１−トランジスタＴ１のコレクタ
ー同エミツターダイオードＤ３のルートで抽出されるの
で、トランジスタＴ１の駆動停止と同時に該保持サイリ
スタＴｈ１はターンオフする。

これにより、定電流回路ＣＳ１，ＣＳ２が停止するので
、端子Ａ−Ａ′、Ｂ−Ｂ′間の直流バイアス電流を別の
手段で停止せしめれば、叉点サイリスタＴｈ２〜Ｔｈ５
はターンオフし、初期状態に復旧する。

また、端子Ｘ，Ｙ，ＳＳの内いずれかが負信号“０”な
らば、トランジスタＴ１は非活性化のままであり、保持
サイリスタＴｈ１は何ら影響を与えられないので現状を
維持する。

なお、本クロスポイントは叉点保持メモリにサイリスタ
Ｔｈ１等の自己保持特性を有するＰＮＰＮ４層構造の半
導体素子を用いているため、非設定時の電力消費が零と
なる利点を有する。

また、各クロスポイントごとにＸ，Ｙ，ＳＳ，Ｄａｔａ
端子が設けられているため、ゲート回路は不要であり、
各クロスポイントのオン・オフ制御を各々独立に行なう
ことができる。

第３図は第１図に示したクロスポイントをｍ×ｎのマト
リツクスに配列したｍ×ｎのスイッチマトリックスの回
路図である。

図において、ＸＰ１１〜ＸＰｍｍは第１図に示すクロス
ポイントを示し各クロスポイントＸＰ１１〜ＸＰｍｍの
ＳＳ、Ｄａｔａ端子は全複式を、入レベル選択端子Ｘ１
〜Ｘｍは行について複式、出レベル選択端子Ｙ１〜Ｙｎ
は列について複式がとられている。

そして、Ｘ１〜Ｘｍ，Ｙ１〜Ｙｎ端子についてそれぞれ
ｍ者択一、ｎ者択一に指定並びにＳＳ端子、Ｄａｔａ端
子を指定することでマトリックス内の１叉点が動作また
は復旧する。

第４図は第３図のスイッチマトリックスを用いて構成し
た３段のリンク構成のスイッチングネットワークの一例
である。

ここでＰＳＷは１次スイッチ、ＳＳＷは２次スイツナ、
ＴＳＷは３次スイッチであり、１次、３次スイッチはそ
れぞれ２個のスイッチの出線複式または入線複式をとっ
ている。

また、ＰＳＷのＭ１１〜Ｍ２ｌ，ＳＳＷのＭ１〜Ｍｌ，
ＴＳＷのＭ１１〜Ｍ２ｌはそれぞれ各スイッチ段の単位
スイツナマトリックスである。

なお、小文字の１〜ｌはスイッチマトリックス番号を示
す。

第５図は、第４図のネットワークを駆動する場合の本発
明による駆動方式の一実施例を示す回路図である。

第５図に於いて、１〜１０はそれぞれ１チップで構成し
た第３図に示すｍ×ｎのスイッチマトリックス、１１〜
２０はＮＯＲゲートであり、スイッチマトリックス１〜
１０と同一プリント基板に実装される。

２１はｎ本から成る出レベルＹ指定線、２２はｍ本から
成る入レベルＸ指定線でそれぞれ全スイッチマトリツク
ス１〜１０の対応のＹ１〜Ｙｎ，Ｘ１〜Ｘｍ端子複式に
、２３，２４はｌ本から成るスイッチマトリックス番号
ＳＷ指定線であって、各段の同一スイッチマトリツクス
番号を複式に、また２５はデータＤａｔａ指定線であっ
て、全スイッチマトリックス１〜１０のＤａｔａ端子を
複式にとっている。

２６〜３０はステージＳＴ指定線であって、各段ごとに
複式がとられている。

そして、スイッチマトリックス番号指定線２３．２４と
ステージ指定線２６〜３０はそれぞれＮＯＲゲート１１
〜２０に２入力され、ＮＯＲゲート１１〜２０の各出力
は対応のスイッチマトリックス１〜１０のＳＳ端子に接
続される。

３１〜３３は、信号パルスの整合用終端回路である。

１００はスイッチコントローラ（ＳＣ）であって、次の
部分より成る。

１０１は制御装置からの制御情報を受信するレジスタで
あって、スイッチの入レベル指定Ｘ、出レベル指定Ｙ、
スイッチマトリックス番号指定ＳＷＮＯ、ステージ番号
指定ＳＴＮＯ，オン・オフのＤａｔａ指定ＯＲＤの各必
要ビット長から成っている。

１０２はＳＣの動作に必要な各種タイミングパルスを発
生するタイミング回路、１０３〜１０６は情報展開用デ
コーダ、１０７〜１０９はファンアウトバツファ用の電
流吸収回路、１１０，１１１は駆動用の電流供給回路、
１１２は保護用の電流制限回路である。

第６図は第５図の一ポイントに着目した等価回路を示す
図である。

第１図および第５図と同一部分は同一符号と番号を付与
している。

第６図は第５図におけるスイッチマトリックス３の１ク
ロスポイントを駆動する場合を示し、第６図において、
デコーダ１０３，１０４はＴＴＬＮＡＮＤ出力であり、
ステージ指定線２７、スイッチマトリックス番号指定線
２３およびＮＯＲゲート１３を介してＳＳ３端子に情報
を送る。

電流吸収回路１０７，１０８はトランジスタ１２０，１
２１のコレクタからＤａｔａ指定線２５、Ｘ指定線２２
を介してＤａｔａ、Ｘ１端子に情報を送る。

電流供給回路１１０はトランジスタ１２３と抵抗１２４
によるエミツタホロワで構成し、Ｙ指定線２１を介して
Ｙ１端子に情報を送り、十分なる電流供給能力をもたせ
ている。

該エミツタホロワの電流制限回路１１２はツエナダイオ
ード１２７と抵抗１２８から成るバイアス回路でバイア
スされたトランジスタ１２６、エミツタ抵抗１２５によ
り決まる一定電流値に制限されており、Ｙ指定線２１の
地絡事故時にもトランジスタ１２３に過大電流が流れて
破損するのを防止している。

終端回路３１〜３３はＸ，Ｄａｔａ指定線２２，２５が
長い場合に駆動パルスの後縁で発生するリンギングを吸
収する周知のリンギング防止回路である。

第７図は第５図における各制御信号のタイミング関係を
示すタイムチヤートであり、Ｙは指定線２１、Ｘは指定
線２２、Ｄａｔａは指定線２５、ＳＷは指定線２３，２
４、ＳＴは指定線２６〜３０の各１つの指定線を流れる
パルス電流を示す。

次に、第４図、第５図、第６図および第７図を用いて動
作を説明する。

ここでは第４図のネットワークに於いて、ＰＳＷはスイ
ッチマトリックス番号１１、入レベル番号１１出レベル
番号１，ＳＳＷはスイッチマトリックス番号１、入レベ
ル番号ｍ、出レベル番号１、ＴＳＷはスイツチマトリッ
クス番号２ｌ、入レベル番号１、出レベル番号ｎの叉点
を閉成する場合を例にとって説明する。

第５図に於いて、図示されていない制御装置から送られ
てくるＰＳＷの制御に必要な情報Ｘ＝１，Ｙ＝１、ＳＷ
ＮＯ＝１、ＳＴＮＯ＝２、ＯＲＤ＝閉成（１）をレジス
タ１０１に蓄積する。

タイミング回路１０２は各デコーダ１０３〜１０６を起
動し、該当するＹ１電流供給回路１１０によってＹ指定
線２１、Ｘ１電流吸収回路１０８によってＸ指定線２２
、またＳＷＮＯ＝１によりスイッチマトリックス番号指
定線２３、ＳＴＳＴＮＯ＝２によりステージ指定線２７
、Ｄａｔａ電流吸収回路１０７によってＤａｔａ指定線
２５にそれぞれ第７図に示す如き駆動パルスを送出する
。

これを第６図によって今少し詳しく説明する。

Ｙ１電流供給回路１１０のトランジスタ１２３はオンと
なり、Ｙ指定線２１を介してＹ１端子に第７図に示す如
きパルス電流を供給する。

ここでＹ１駆動パルスは非選択ゲートにも流入するので
．ネットワーク全複式をとると、１５０ｍＡ程度の駆動
能力を必要とするが、エミツタホロワとすることで容易
に実現できる。

一方、ＤａｔａおよびＸ１電流吸収回路１０７，１０８
のトランジスタ１２０，１２１はオフとなり、第７図に
示す如くパルス電流をＤａｔａ指定線２５、Ｘ指定線２
２を介してＤａｔａ端子、Ｘ１端子に供給する。

また、デコーダ１０３，１０４のステージ指定線２７、
スイッチマトリツクス番号指定線２３は負信号“０”と
なってＮＯＲゲート１３を動作せしめ、スイッチマトリ
ックス３対応のＳＳ３端子に正信号“１”を供給する。

このため、第１図の説明で前述した様に、電池＋ＶＥＥ
−抵抗１２５−トランジスタ１２６−トランジスタ１２
３−Ｙ指定線２１一端子Ｙ１−抵抗Ｒ１−トランジスタ
Ｔ１のコレクタのルートで電流が流れ、スイッチマトリ
ックス３の入レベル１番、出レベル１番の叉点がオン（
閉成）する。

ここで、第７図に示すように配線が比較的短く、ＮＯＲ
ゲートｌ個が負荷となるステージ指定ＳＴパルスをスト
ローブパルスとして動作の安定性を雑音マージンの向上
を図っている。

なお、ステージ指定ＳＴパルスの代わりにスイツチマト
リックス番号指定ＳＷパルスをストローブ化しても良い
。

このようにして、ＰＳＷの１叉点をオンさせると、引続
きスイッチコントローラＳＣはＳＳＷの制御に必要な情
報Ｘ＝ｍ，Ｙ＝１、ＳＷＮＯ＝１、ＳＴＮＯ＝３、ＯＲ
Ｄ＝オン（１）をレジスタ１０１から抽出する。

そして、ＰＳＷの場合と同様に、タイミング回路１０２
により各デコーダ１０３〜１０６を起動し、Ｘｍ電流吸
収回路１０９からＸ指定線２２を介して各スイッチマト
リックス１〜１０のＸｍ端子に、Ｙ１電流供給回路１１
０からＹ指定線２１を介して各スイッチマトリックス１
〜１０のＹ１端子にそれぞえ正信号“１”を与える。

また、ＳＷＮＯ＝１，ＳＴＮＯ＝３によりスイッチマト
リックス番号指定線２３、ステージ指定線２８が選択さ
れ、ＮＯＲゲート１５を介してスイッチマトリックス５
のチップ選択端子ＳＳ５に正信号が与えられる。

一方、電流吸収回路１０７からＤａｔａ指定線２５を介
して各スイッチマトリックス１〜１０のＤａｔａ端子に
“１”が与えられる。

これにより、スイッチマトリックス５の入レベルｍ番、
出レベル１番の１叉点が閉成される。

同様にして、ＰＳＷ，ＳＳＷの各１叉点がオンすると、
ＳＣはＴＳＷの制御に必要な情報Ｘ＝１、Ｙ＝ｎ、ＳＷ
ＮＯ＝ｌ、ＳＴＮＯ＝５、ＯＲＤ＝オン（１）により、
スイツナマトリツクス１０の入レベル１番、出レベルｎ
番の１叉点をオンさせる。

この様にスイッチコントローラＳＣを３回動作させて３
段ネットワークの各段のスイッチ制御を時分割的に順次
行なうことにより、スイッチコントローラＳＣを各段共
通に用いることができる。

またそれにより、Ｘ、Ｙ、ＳＷ、Ｄａｔａの各指定線を
複数段複式にとれることから、大巾な布線量の削減が可
能となる。

なお、このように複数段の制御を時分割的に行なう場合
、１段当りの動作時間は数マイクロ秒で良いため動作時
間の遅延の不都合は何ら生じない。

以上説明した様に本発明によれば、次の効果が得られる
。

第１に、各クロスポイントごとに第１図に示される如く
制御入力端子としてＸ、Ｙ、ＳＳ、Ｄａｔａ端子を設け
、該入力端子により各クロスポイントを選択する方式と
したことにより、スイツナマトリックス対応に必要とす
るゲート回路はスイッチマトリックス番号指定線とステ
ージ指定線とのＮＯＲゲート各１個と非常に少数で良い
。

なお、第８図に示す如く、制御入力端子として、Ｘ、Ｙ
，ＳＷ，ＳＴ，Ｄａｔａ端子を設け、スイツチマトリ
ックス番号とステージ選択を各クロスポイントごとに行
なう形式にしたならば個別のゲート回路は不要になり、
完全にスイッチエレメントのみで構成でき、更に効果が
上るであろう。

第２に、複数段を時分割的に駆動制御するため、ＳＣの
Ｘ，Ｙ，ＳＷＮＯ，ＯＲＤ（Ｄａｔａ）指定のためのハ
ードウエアがステージ数分の１で済み経済的である。

また、Ｘ、Ｙ、Ｄａｔａ指定線は全スイッチマトリック
ス、ＳＷＮＯは全ステージを複式にとっているので、Ｓ
Ｃをネットワークの端部に実装して、これらの配線をバ
ックワイヤリングボードで容易に配線することが出来、
布線工数の削減に非常に有効である。

第３に、ネットワーク全複式の結果、重負荷となるＹ指
定駆動に回路が簡単で強力なエミツタホロワを、また、
Ｄａｔａ指定に汎用のＩＣ化電流吸収回路を使用するこ
とで、ＳＣのハードウエアが少なくて済む。

ちなみに、第５図の場合をＴＴＬで駆動したならばエミ
ツタホロワ１回路の代りに８回路のＴＴＬが必要になろ
う。

第４に、３元選択となっているので、雑音ニ強いことで
ある。

ストローブ信号であるステージ指定線５本のみをペア線
とするなどにより、耐雑音性を向上させれば、全体とし
て著しく耐雑音性能が向上する。

また、バックワイヤリングボードによる配線も雑音対策
上有効である。

このように、本発明によれば、付加のハードウエア量が
少なく、動作安定性に優れ、布線工数の少ない経済的な
ネットワーク駆動方式が実現出来る。

【図面の簡単な説明】

第１図は本発明に係わる半導体通話路スイッチの１クロ
スポイントを示す回路図、第２図は第１図の動作真理値
表、第３図は第１図のクロスポイントを用いて構成した
ｍ×ｎのスイッチマトリックスの回路図、第４図は第３
図のマトリツクスを用いて構成した３段のリンク構成の
ネットワークの構成図、第５図は、本発明によるネット
ワーク駆動方式の一実施例を示す回路図、第６図は第５
図に示した回路の一部電気的等価回路を示す回路図、第
７図は第５図の動作シーケンスを説明するタイムチャー
ト図、第８図は第１図を改良した１クロスポイントの回
路図である。Ｙ，Ｙ１〜Ｙｎ・・・・・出レベル選択端子、Ｘ、Ｘ１
〜Ｘｍ・・・・・・入レベル選択端子、ＳＳ・・・・・
・チップ選択端子、ＳＷ・・・・・・スイッチマトリッ
クス番号選択端子、ＳＴ・・・・・・ステージ選択端子
、Ｄａｔａ・・・・・・データ端子、Ｄ１〜Ｄ９・・・
・・・ダイオード、Ｒ１、Ｒ２・・・・・・抵抗、Ｔ１
・・・・・・トランジスタ、Ｔｈ１〜Ｔｈ５・・・・・
・サイリスタ、ＣＳ１，ＣＳ２・・・・・・定電流回路
、ＸＰ１１〜ＸＰｍｍ・・・・・・クロスポイント、Ａ
，Ｂ・・・・・・入線端子、Ａ′、Ｂ′・・・・・・出
線端子、ＰＳＷ・・・・・・１次スイッチ、ＳＳＷ・・
・・・・２次スイッチ、ＴＳＷ・・・・・・３次スイッ
チ、Ｍ１１〜Ｍ２ｌ、Ｍ１〜Ｍｌ，１〜１０・・・・・
・スイッチマトリックス、１１〜２０・・・・・・ＮＯ
Ｒゲート、２１・・・・・・出レベル指定線、２２・・
・・・・入レベル指定線、２３．２４・・・・・・スイ
ッチマトリックス番号指定線、２５・・・・・・データ
指定線、２６〜３０・・・・・・ステージ指定線、３１
〜３３・・・・・・終端回路、１００・・・・・・スイ
ッチコントローラＳＣ，１０１・・・・・・レジスタ、
１０２・・・・・・タイミング回路、１０３〜１０６・
・・・・・デコーダ、１０７〜１０９・・・・・・電流
吸収回路、１１０，１１１・・・・・・電流供給回路、
１１２・・・・・・電流制限回路、１２０，１２１，１
２３，１２６・・・・・・トランジスタ、１２４，１２
５，１２８・・・・・・抵抗、１２７・・・・・・ツエ
ナダイオード。

Claims

【特許請求の範囲】１半導体クロスポイントスイッチ回路をマトリックス
状に配列した単位スイッチマトリックスを複数段ｋ配置
して構成される多段スイッチングネットワークにおいて
、２値状態を有する保持手段と夫々駆動信号によって該
保持手段の状態を制御すべく配置される少なくとも第１
，第２及び第３の論理入力端子を有する制御入力手段と
前記保持手段の状態によって対応する通話路を閉成また
は開放するスイッチ手段とにより各クロスポイントスイ
ッチ回路を構成し、かつ全ての単位スイッチマトリツク
ス内の夫々対応する行に属するクロスポイントスイッチ
回路における第１の論理入力端子を行選択線を介して共
通に接続し、行選択線群に第１の駆動信号を選択的に供
給することでマトリックス内の任意の行を指定する第１
の制御手段と、全ての単位スイッチマトリックス内の夫
々対応する列に属するクロスポイントスイッチ回路にお
ける第２の論理入力端子を列選択線を介して共通に接続
し、列選択線群に第２の駆動信号を選択的に供給するこ
とでマトリツクス内の任意の列を指定する第２の制御手
段と、各段の夫々対応する単位スイッチマトリックスに
属する全てのクロスポイントスイッチ回路における第３
の論理入力端子をマトリックス選択線を介して共通に接
続し、マトリツクス選択線群に第３の駆動信号を選択的
に供給することで段内の任意の単位スイッチマトリック
スを指定する第３の制御手段と、同一段内の全ての単位
スイッチマトリックスに属する全てのクロスポイントス
イッチ回路を段選択線を介して共通に制御し、段選択線
群に第４の駆動信号を選択的に供給することで任意の段
を指定する第４の制御手段とを設け、前記第１，第２，
第３及び第４の駆動信号を段対応に時分割的に順次供給
することにより、各段の所望のクロスポイントスイッチ
回路を選択し、対応する通話路を閉成または開放するこ
とを特徴とするネットワーク駆動方式。２前記各クロスポイントスイッチ回路の保持手段をＰ
ＮＰＮ４層構造の半導体スイッチ素子により構成するこ
とを特徴とする特許請求の範囲第１項記載のネットワー
ク駆動方式。３前記各クロスポイントスイッチ回路の制御入力手段
をトランジスタ回路により構成し、該トランジスタ回路
のコレクタ側を前記保持手段の制御入力端子に、エミツ
タ側を前記論理入力端子の１端子に、及びベース側を前
記論理入力端子の他の少なくとも２端子に夫々接続する
ことを特徴とする特許請求の範囲第１項または第２項い
ずれかに記載のネットワーク駆動方式。４前記トランジスタ回路のベース側に、前記第１，第
２，第３の論理入力端子を接続すると共に、該第３の論
理入力端子に前記第３及び第４の駆動信号の論理積出力
を供給し、かつエミツタ側に第４の論理入力端子を接続
し、該第４の論理入力端子に、全てのクロスポイントス
イツチ回路に共通に送出され、該４つの駆動信号によっ
て選択されたスイッチ回路のオンまたはオフのいずれか
を指示する制御情報を供給することを特徴とする特許請
求の範囲第３項記載のネットワーク駆動方式。５前記トランジスタ回路のベース側に、前記第３の駆
動信号が供給される論理入力端子と前記第４の駆動信号
が供給される論理入力端子とを複式に接続したことを特
徴とする特許請求の範囲第３項記載のネットワーク駆動
方式。