KR100301921B1 - 다중포트ram용의확장가능한데이타폭을가진직렬억세스메모리 - Google Patents

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글렌 이. 허쉬
마크 디. 토만
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로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
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Abstract

다중 포트 메모리는 RAM과 SAM들을 포함한다. 이 다중 포트 메모리는 ATM 데이타 셀들을 저장하는데 특히 적합하다. 제어 회로는 다중 포트 메모리가 서로 다른 입력 데이타 비율에서 동작하도록 쉽게 구성될 수 있게 한다. 이것은 입력 클럭 사이클에서 입력 ATM 셀의 일부를 저장하는 소수의 SAM들을 구성함으로써 달성된다. 풀 ATM 셀은 클럭 사이클 이하에서 저장되어 단일 전송 사이클에서 SAM들로 부터 RAM으로 전송될 수 있다.

Description

[발명의 명칭]
다중 포트 RAM용의 확장 가능한 데이타 폭을 가진 직렬 억세스 메모리
[발명의 상세한 설명]
[기술분야]
본 발명은 다중 포트 메모리에 관한 것으로, 특히 직렬 억세스 메모리(Serial Access Memories; SAM)용의 확장 가능한 데이타 비율 입력들을 가지는 다중 포트 메모리에 관한 것이다.
[배경기술]
일반적으로, 다중 포트 메모리들은 RAM(Random Access Memory)과 SAM들 둘다를 포함하는 메모리 회로를 말한다. 이 SAM들은 입력된 데이타를 수신하여 RAM에 이 데이타를 전송시키는데 사용된다. 또한, SAM들은 RAM으로부터의 데이타를 검색하여 이를 메모리 회로로부터 출력시키는데 사용된다. 다중 포트 메모리들은 네트워크 스위치들로서 사용될 수 있다. 즉, 네트워크 통신량의 전반적인 증가로 인해 통신량의 혼잡을 관리하는 빠르고 효과적인 방법들이 요구된다. 네트워크 통화량을 관리하는데 있어서, 한가지 문제가 되는 영역은 데이타를 한 세트의 통신 라인들로부터 다른 세트의 통신 라인들로 루팅시키는데 스위치를 사용하는 경우의 라인 스위칭시에 발생한다. 네트워크 스위치들은 스위칭 동작 동안 전송을 일시적으로 저장하는데 사용되는 다중 포트 메모리를 포함할 수 있다. 이 스위치들은 비동기 전송 모드(Asynchronous Transfer Mode; ATM) 통신 시스템에 특히 유용하다.
제1도에 도시된 다중 포트 메모리(90)의 개략적인 블럭도는 ATM 네트워크용으로 사용될 수 있다. 이 메모리는 RAM(92)와 8개의 입력 SAM들 94(0)-94(7), 및 8개의 출력 SAM들 96(0)-96(7)을 가진다. ATM 통신 패키지, 또는 셀들은 입력 포트들을 통하여 입력 SAM들로 흐른다. 이 ATM 셀들은 RAM에 전송되어 결국에는 ATM 셀들이 출력 포트들을 통하여 통신 라인들 상에 출력되는 출력 SAM들로 전송된다. ATM 셀들은 비동기 방식으로 전송되는 데이타 비트들의 고정된 길이이다. 이 데이타 길이가 각 ATM 셀에 대하여 동일한 반면에, 전송의 데이타 비율은 네트워크들간에 변화될 수 있다.
제1도의 다중 포트 메모리의 각 입력 SAM은 입력 클럭 사이클에서 1 비트의 ATM 셀을 수신할 수 있다. 따라서, 다중 포트 메모리의 입력 데이타 비율은 입력 클럭의 속도에 의해 제한된다. 현재 메모리 회로 설계시 제약은 ATM 전송용 상한 데이타 비율을 달성하는데 필요한 속도로 입력 클럭들을 동작시키는 것을 방해한다는 것이다. 따라서, 입력 데이타의 폭은 데이타 입력 비율을 증가시키기 위하여 증가되어야 한다. 즉, 병렬 방식으로 데이타를 입력시킴으로, 입력 데이타 비율은 증가될 수 있다. 이와 같이, 다중 포트 메모리들은 주어진 입력 데이타 비율로 동작되도록 명확하게 설계 될 수 있다. 그러나, 메모리 회로들은 주어진 동작에 대해서만 명확하게 동작되기 때문에 다른 데이타 비율에서 동작하는 시스템에서는 유용하지 않다. ATM 통신에 적합한 버퍼 디바이스에 대한 설명은 유럽 특허 제 A O 378 195호를 참조하라.
전술된 이유와 후술될 다른 이유들에 대해서는 본 분야의 숙련된 자라면 본 명세서를 읽고 이해할시 명백해질 것이며, 다수의 다른 데이타 비율에서 동작되도록 쉽게 구성될 수 있는 조절가능한 데이타 폭을 가진 다중 포트 메모리 회로가 본 분야에서 필요하다.
[발명의 요약]
다중 포트 메모리들이 갖고 있는 전술된 문제점들과 다른 문제점들은 본 발명에서 논의되며 이는 다음 상세 설명을 읽고 연구함으로써 알 수 있을 것이다. 다중 포트 메모리는 데이타 폭을 확장시켜, 결국 데이타 비율을 증가시키도록 구성될 수 있는 SAM들을 포함한다. 이 메모리는 서로 다른 데이타 전송 비율들을 가진 다양한 통신 네트워크들에 적합하다.
특히, 본 발명에는 RAM 어레이와, 이 RAM에 결합되어 데이타 저장용 데이타 메모리 셀들을 복수개 가지는 복수개의 SAM들을 포함하는, 조절가능한 데이타 폭을 가지는 다중 포트 메모리 회로가 개시된다. 복수개의 SAM들 각각은 선정된 길이의 풀(full) 데이타 패키지를 저장할 수 있다. 또한, 이 메모리는 선정된 길이의 풀 데이타 패키지의 일부를 저장하도록 복수개의 SAM들을 구성하기 위한 제어기를 포함한다.
다중 포트 메모리는 복수개의 데이타 메모리 셀들을 선택적으로 억세스하기 위해 복수개의 SAM들에 결합된 디코드 회로를 더 포함할 수 있다. 다른 실시예에 있어서, 다중 포트 메모리는 입력 데이타를 디코드 회로에 제공하기 위해 디코드 회로에 결합된 카운터를 더 포함한다. 또한, 메모리는 선정된 길이의 풀 데이타 패키지의 일부를 저장하는 복수개의 SAM들 각각의 복수개의 데이타 메모리 셀들을 선택적으로 결합하기 위한 전송 회로를 포함할 수 있다. 클럭 회로는 동기화된 입력 클럭을 복수개의 SAM들에 제공하기 위해 메모리 내에 포함될 수 있다.
다른 실시예에 있어서, RAM 어레이와 복수개의 SAM들을 포함하는 다중 포트 메모리를 구동하기 위한 방법이 기술된다. 이 방법은 다중 포트 메모리의 제어기를 사용하여 데이타 폭 모드를 선택하는 단계와, 입력 데이타 패키지의 일부를 저장하기 위한 복수개의 SAM들을 구성하는 단계를 포함한다.
다른 실시예에 있어서, 다중 포트 메모리는 N개의 SAM들을 포함하며, 각 SAM은 1/N의 입력 데이타 패키지를 저장한다. 또한, 다른 실시예에 있어서, 상기 방법은 하나의 입력 클럭 신호로 N개의 SAM들 내에 N 비트들의 데이타 패키지를 저장하는 단계를 포함할 수 있다.
또 다른 실시예에 있어서, RAM 어레이와 복수개의 SAM들을 포함하는 다중 포트 메모리 내에 데이타 패키지를 저장하기 위한 방법이 기술된다. 이 방법은 다중 포트 메모리의 제어기를 사용하여 데이타 폭 모드를 선택하는 단계, 입력 데이타 패키지의 일부를 저장하도록 복수개의 SAM들을 구성하는 단계, 복수개의 SAM들 각각 내에 데이타 패키지의 일부를 저장하는 단계, 및 한 전송 사이클 내에서 데이타 패키지의 일부를 복수개의 SAM들로부터 RAM으로 전송하는 단계를 포함한다.
[도면의 간단한 설명]
제1도는 다중 포트 메모리를 개략적으로 도시한 블럭도이다.
제2도는 본 발명을 구체화한 다중 포트 메모리의 상세 블럭도이다.
제3도는 제2도의 다중 포트 메모리의 일부를 나타낸 블럭도이다.
제4도는 제2도의 메모리의 입력 SAM 들 중 하나의 DRAM 간의 전송 라인들을 도시한 블럭도이다.
제5도는 제2도의 메모리의 버퍼 회로와 SAM을 보다 상세히 나타낸 도면이다.
제6도는 제2도의 메모리 전송 라인들과 입력 SAM 들을 보다 상세히 나타낸 도면이다.
제7도는 확장 데이타 폭 메모리를 간략하게 나타낸 블럭도이다.
제8도는 4개의 SAM들이 ATM 셀을 저장하는데 사용되는 경우의 확장 데이타 폭 메모리를 간략하게 나타낸 블럭도이다.
제9도는 1개의 SAM들이 ATM 셀을 저장하는데 사용되는 경우의 확장 데이타 폭 메모리를 간략하게 나타낸 블럭도이다.
제10도는 2개의 SAM들이 ATM 셀을 저장하는데 사용되는 경우의 확장 데이타 폭 메모리를 간략하게 나타낸 블럭도이다.
제11도는 8개의 SAM들이 ATM 셀을 저장하는데 사용되는 경우의 확장 데이타 폭 메모리를 간략하게 나타낸 블럭도이다.
[발명의 상세한 설명]
바람직한 실시예의 후속 상세 설명에 있어서, 실시예의 일부를 형성하며 특정의 바람직한 실시예를 설명하기 위해 도시된 첨부된 도면들을 참조하여 본 발명이 실시될 수 있다. 이들 실시예들은 본 분야의 숙련된 자들이 본 발명을 실시할 수 있을 정도로 충분히 상세히 기술되며, 다른 실시예들은 본 발명의 기술적 사상 및 그 범위를 벗어남이 없이 논리, 기계 및 전기적 변형이 이루어질 수 있도록 이용될 수 있음을 알 수 있을 것이다. 따라서, 후속되는 상세 설명은 본 발명을 제한하려는 의도로 쓰여진 것이 아니며, 본 발명의 범위는 첨부된 청구 범위에 의해서 한정된다.
본 발명에 결합된 다중 포트 메모리(100)의 상세도는 제2도에 도시되어 있다. 메모리(100)는 토만(Thomann) 등에 의한 “Method and circuit for Transferring Data with Dynamic Parity Generation and Checking Scheme in Multi-port DRAM”라는 표제의 미국 특허 출원 제 08/456,520호에 개시된 다중 포트 메모리와 유사하다. 메모리는 DRAM(102), 입력 SAM들 104(0)-(7) 및 출력 SAM들 106(0)-(7)을 가진다. 각 입력 SAM(ISAM)은 대응되는 버퍼 회로(108)를 가진다. 버퍼/디코드 회로(108)들은 래치 및 버퍼 입력 데이타와, 포인터 디코더 및 제어를 포함하는 몇가지 기능을 수행하는데 사용된다. 입력 데이타 통신 버스 라인들(110)은 ATM 패키지 입력(이하, ATM 셀들로 칭함)을 버퍼 회로(108)들에 제공한다. 버퍼 회로들에 접속된 입력 프레임 및 클럭 회로(112)는 입력 클럭 신호들을 버퍼 회로(108)들에 제공한다.
각 출력 SAM(106; OSAM)은 대응되는 버퍼 회로(116)를 가진다. 이 버퍼 회로(116)은 래치 및 버퍼 출력 데이타와, 포인터 디코더 및 제어를 포함하는 몇가지 기능을 수행하는데 사용된다. 출력 통신 버스 라인(118)들을 ATM 셀 출력을 버퍼 회로(116)로부터 제공한다. 출력 버퍼 회로들에 접속된 출력 프레임과 클럭 회로(120)은 출력 클럭 신호들을 버퍼 회로(116)들에 제공한다.
[ATM 데이타 흐름]
제2도를 참조하면, 일반적으로, ATM 셀들은 버퍼 회로(108)를 통하여 ISAM으로 흐르는데, 이 경우 편집은 제어 인터페이스(114)를 통하여 제공된 외부 제어 기능에 의해 수행될 수 있다. 외부 제어 기능은 DRAM(102) 내에 ISAM 셀들을 저장할 경우와 OSAM(106)을 DRAM 메모리(102)로부터 로딩할 경우에 칩에 명령을 내린다. 이 OSAM들은 디스패치(dispatch)하기 위한 출력 버퍼(116)들에 ATM 셀들을 전송한다. 후속되는 설명에서 데이타 흐름을 보다 상세히 설명한다.
ATM 셀들은 통신 라인 입력들(110)을 통하여 칩으로 들어가 입력 버퍼(108)들로 들어간다. 이 데이타 흐름은 데이타 버스(105)를 거쳐 버퍼들과 연관된 클럭들에 의해 ISAM(104)으로 로드된다. 입력 프레임과 클럭 회로(112)는 ISAM 로드 동작을 시작하는데 사용된다. 일단 완료된 셀이 ISAM에 로딩되면, 데이타는 DRAM으로 전송될 수 있다.
외부 제어기는 OSAM들을 공백 상태로 만들기 위하여 제어 인터페이스 및 명령 디코드(114)를 통하여 OSAM 상태를 폴링(poll)한다. 일단 공백 상태의 OSAM(106)이 감지되면, DRAM 독출은 독출 전송 버스 상의 DRAM 로우 어드레스에 저장된 데이타를 OSAM에 이동시키기 위하여 초기화된다. 데이타 흐름은 데이타 버스(117)를 거쳐 출력 버퍼(116)들로 들어가 출력 프레임 및 클럭 회로(120)에 의해 클럭된다.
제3도는 본 발명의 다중 포트 메모리(100)의 일부를 나타낸 도면이다. 본 발명에서 특별히 중요한 메모리 회로의 일부에 촛점을 맞춰서 메모리 회로를 간략화 시킨 것으로, 메모리 회로의 모든 특징에 대한 완벽한 설명이 이루어지는 것을 의미하지 않는다는 것을 알 수 있을 것이다. 이 메모리는 DRAM(102)과 ISAM들 104(0)-(7)을 포함한다. 각 ISAM(104)은 이하에 설명되는 바와 같이, 입력 SAM의 비트에 “포인팅(pointing)”용 입력 버퍼 및 디코더 회로를 제공하는 버퍼/디코드 회로(108)를 가진다. 클럭 회로(112)는 개별 클럭 신호들을 버퍼 회로들에 공급한다. 이 클럭 신호들을 독립시키거나 동기화하여, 선택된 입력 버퍼들을 함께 클럭되게 할 수 있다. 전송 회로(152)는 ISAM들 내에 저장된 데이타를 독립적으로 또는 조합하여 DRAM으로 전송하도록 제어기(114) 내에 포함된다. 전송 회로(152)는 ISAM들로부터 DRAM으로의 데이타 전송을 제어한다. 가장 단순한 전송 모드에 있어서, 하나의 전체 ISAM은 DRAM의 한 로우에 전송된다. 이하에 설명되는 바와 같이, 전송 회로(152)는 몇몇 ISAM들로부터 DRAM의 한 로우로 데이타의 비트들을 선택적으로 전송할 수 있다.
제4도를 참조하면, 8개의 ISAM 104(0)들 중 하나와 DRAM 어레이(102)가 도시되어 있다. 8개의 SAM들 중 임의의 하나는 DRAM의 임의의 로우에 전송될 수 있기 때문에, 8 개의 SAM들 각각은 DRAM 로우(512 비트)와 동일한 길이를 가진다. 예를 들면, ISAM A 104(0)는 비트 어드레스들 A1 내지 A512를 가진 512개의 데이타 메모리 셀들을 가진다. 가장 단순한 동작에 있어서, 1비트의 데이타는 각 ISAM 클럭 사이클 중에 ISAM 내에 로드된다. 모든 512 비트들이 로드되는 경우, 데이타는 DRAM의 로우에 전송된다. DRAM “투시(perspective)”로부터, ISAM “외관(looks)”는 병렬 데이타의 512 비트들과 같다. 따라서 ISAM들은 데이타 패키지가 512 비트들에 도달될 때까지 저장하여 입력할 수 있다.
제5도는 해당 버퍼 회로(108)에 결합된 ISAM A 104(0)의 데이타 비트 어드레스들을 나타낸다. ISAM의 비트 어드레스는 억세스 트랜지스터(154)들과 버퍼 회로(108)의 디코더를 사용하여 데이타 버스에 선택적으로 결합될 수 있다. 이 디코더는 ISAM의 512개의 데이타 비트 어드레스들 중 하나로 “포인트(point)”하는데 사용되는 10 비트 카운터를 포함한다. 데이타를 ISAM으로 로드시키기 위하여, 디코드 회로(108)는 카운터의 상태에 기초하는 ISAM 비트 어드레스용 커플링 트랜지스터(154)를 활성화시킨다. 다음으로, 버퍼(108) 내에 내장된 데이타는 데이타 버스(105)를 통하여 ISAM 비트 어드레스 내에 저장된다. 카운터를 조정하는데 제어 회로(114)를 사용하여, ISAM이 비트 어드레스 1과는 다른 어드레스에서 시작하도록 로드되게 할 수 있다. 각 클러 사이클 중에 카운터가 증가되고 1 비트의 데이타가 다음 ISAM 어드레스에 로드된다. 모든 512 ISAM 비트들이 풀(full)될 경우, 데이타는 DRAM 에 전송되고 ISAM 로딩 동작이 다시 시작된다.
제6도는 DRAM 어레이에 결합된 ISAM들 A-H 104(0)-(7)을 도시한다. 전송 라인(156)들을 ISAM 비트를 DRAM의 어드레스된 로우에 결합시키는데 사용된다. 전송 트랜지스터(158)들은 ISAM 데이타 비트들을 억세스하여 데이타를 전송 라인들에 결합시키는데 사용된다. 전송 회로(152)는 트랜지스터(158)들의 게이트 전압을 제어하여 전송 트랜지스터들을 선택적으로 활성화시키는데 사용되는데, 이는 예를 들면, ISAM A 비트들 모두를 전송 라인들에 결합하여 ISAM 내에 저장된 데이타를 DRAM 에 전송할 수 있도록 하기 위한 것이다. 후술되는 바와 같이, 이는 예를 들면, ISAM A 비트들 모두를 전송 라인들에 결합하여 ISAM 내에 저장된 데이타를 DRAM에 전송할 수 있도록 하기 위한 것이다. 후술되는 바와 같이, 전송 회로는 선정된 패턴으로 ISAM들을 DRAM에 결합시키는데 사용되는데, 이는 복수개의 ISAM들을 사용하여 모든 512개의 전송 라인(156)들을 통해서 데이타가 DRAM 에 전송될 수 있도록 하기 위한 것이다.
ISAM들은 특정 길이일 수 있으며 512 비트들에 국한되지 않는다는 것을 알 수 있을 것이다. 또한, ISAM들의 수는 변경될 수 있으며 전술된 바와 같이 8개의 ISAM들에 국한되는 것을 의미하지 않는다. 단순화시킬 목적으로 버퍼 회로(108)가 한 클럭 사이클 중에 1 비트의 데이타를 직렬로 수신하는 것으로서 기술되었지만, 이는 버퍼가 본 발명을 벗어남이 없이 각 클럭 사이클 중에 다중 병렬 비트들의 데이타를 수신할 수 있다는 것을 알 수 있을 것이다.
[데이타 비율을 증가시키기 위한 확장 가능한 데이타 폭]
전술된 바와 같이, 데이타는 입력 버퍼/디코드 회로(108)와 클럭(112)을 사용하여 ISAM 에 입력된다. 동작에 있어서, 데이타는 입력 버퍼에 의해 수신되고 1 비트의 데이타는 한 클럭 신호를 통해 디코드의 포인터에 의해 식별된 ISAM 비트에 로드된다. 따라서, 각 ISAM은 각 클럭 사이클 중에 1 비트를 로드할 수 있다. ISAM 레지스터에 대한 일반적인 사이클 시간은 약 20ns이다. ISAM이 각 클럭에서 1 비트를 수신하도록 구성된다면, 1 비트의 데이타는 매 20ns 마다 직렬로 전송될 수 있다. 따라서, ISAM의 데이타 폭(클럭당 비트들의 수)이 증가된다면, ISAM의 데이타 비율은 동일 요소에 의해 증가된다. 예를 들면, 한번에 4 비트의 병렬 데이타를 처리할 수 있도록 설게된 ISAM은 비트당 5ns의 데이타 비율(20ns/4 비트)을 가진다. ISAM을 로드하여 전송하는데 필요한 시간은 사이클 시간과 ISAM의 길에 따라 좌우된다. ISAM이 1 비트 데이타 폭을 가지고, 20ns의 클럭 시간을 가지며 512 데이타 비트를 가진다고 가정하면, ISAM을 로드하는데 필요한 시간은 10,240ns(비트당 20ns)이다.
몇몇 선택 사항은 하나의 전송 사이클 동안 512 비트 전부를 DRAM에 전송하면서 입력 데이타 비율을 증가시킬 필요성을 충족시키기 위해 이용할 수 있다. 첫번째 선택 사항은 8개의 데이타 입력(110)들이 구성되어 다른 ISAM들로 향하게 될 수 있는 경우에 제7도에 나타난 바와 같이 확장 가능한 데이타 폭을 가진 주문형(custom) 메모리 회로이다. ISAM들과 DRAM 어레이 간에 고정된 수의 전송 라인들이 존재하기 때문에, ISAM은 재구성되는 경우 동일한 길이를 유지해야만 한다. 최대 데이타 비율을 제공하기 위하여, ISAM들 중 하나는 최대 수의 데이타 입력(이 경우에서는 8개)들을 처리하도록 설계될 필요가 있다. 모든 가능한 데이타 비율 구성을 구현하기 위하여, 하나의 ISAM은 8개의 데이타 경로까지 처리할 수 있도록 설계되고, 2개의 ISAM들은 각기 4개의 데이타 경로까지 처리할 수 있도록 설계되면, 8번째 ISAM들은 하나의 데이타 경로만을 처리할 수 있도록 설계된다. 동작에 있어서, 메모리 회로는 버스(110) 상에 제공된 선택된 모드로 동작된다. 따라서, 이 메모리 회로는 클럭 사이클 중에 ISAM 내에 로드될 1 바이트의 데이타의 최대 데이타 폭을 허용한다.
추가적인 입력 데이타 경로들은 한 데이타 경로보다 상당히 많은 다이 면적을 소모한다는 것을 알 수 있을 것이다. 또한, 데이타 경로들의 커패시턴스는 증가하고 각 ISAM은 더 이상 특징적으로 동일하지 않기 때문에 각 ISAM는 구동 전력과 속도 면에서 차이가 생긴다. 이와 같이, 이러한 구성은 바람직하지 않다.
대안적인 다중 포트 메모리는 ISAM들의 데이타 폭을 효율적으로 증가시키기 위하여, 각 ISAM이 어드레스되는 방식을 변경시킴으로써 입력 데이타 비율을 증가시킨다. 다음으로, 이 ISAM들은 버스(110) 상에 제공된 데이타들을 재루팅(reroute)할 필요없이 한 클럭 사이클 동안 1개, 2개 4개 또는 8개의 입력들을 처리하기 위하여 조합으로 구성될 수 있다. 이것은 선택된 데이타 비율 동작 모드에 기초하여 클럭들, 카운터들 및 전송 회로를 조절함으로써 달성된다. 예를 들면, 제8도를 참조하면, 4개의 ISAM들이 단일 ISAM의 입력 데이타 비율의 4배를 가진 하나의 “ISAM A”로 결합된다고 가정한다. 4개의 ISAM들 각각의 개별 클럭들을 동기화하여 각 ISAM은 각 클럭 사이클 중에 1 데이타 비트를 로드시킨다. 따라서, 제 1클럭 사이클은 비트들 A1-A4을 로드시키는데 사용되고, 비트들 A5-A8은 다음 클럭 사이클에서 로드된다. 대안적으로, 4개의 개별 클럭 신호들은 마스터 클럭신호로 대체될 수 있다. 4개의 ISAM들 각각에 대응되는 카운터들도 조정된다. 각 카운터의 하부 비트들을 고정된 수로 설정하여, 각 카운터는 매 클럭마다 선정된 수의 데이타 비트들 만큼 증가되게 한다. 제8도의 4개의 ISAM의 예에 있어서, 카운터의 하부 2 비트를 고정하여 카운터가 각 클럭 사이클마다 4 비트만큼 증가되게 할수 있다. 주의깊게 고정된 수를 선택함으로써, 각 카운터는 다른 카운터들로부터 오프셋(스태거)될 수 있다. 5ns의 데이타 비율(20ns 당 4 비트)을 가진 다중 포트 메모리를 제공하기 위하여, ISAM 1 용 카운터는 오프셋되지 않고(하부 2 비트가 “0”으로 설정됨), ISAM 2용 카운터는 1만큼 오프셋되고(하부 2 비트가 “1”로 설정됨), ISAM 3용 카운터는 2만큼 오프셋되고(하부 2비트가 “10”으로 설정됨), ISAM 4용 카운터는 3만큼 오프셋된다(하부 2비트가 “11”으로 설정됨). 제8도에 나타난 바와 같이, 각 ISAM은 다른 비트에서 시작하여 각 클럭 사이클마다 4개의 데이타 비트들을 증가시킨다. 따라서, 각 ISAM 내의 모든 4번째 데이타 비트는 최종 “ISAM”을 형성하는데 사용된다.
전송 회로(152)는 선택된 동작 모드에 기초하는 ISAM들로부터 데이타의 전송을 제어한다. 512 비트의 데이타가 ISAM들에 로드된 후, 4개의 ISAM들 각각의 128개의 점유된 데이타 비트들은 한번에 DRAM에 전송되어야만 한다(512 비트 전송). 4개의 ISAM들이 하나의 ISAM들 처럼 DRAM에 나타나도록 만들기 위하여: ISAM 104(0)으로부터 데이타 비트들 1, 5, 9, 13 . . . 이 전송되고; ISAM 104(2)로부터 데이타 비트들 2, 6, 10, 14 . . . 이 전송되고; ISAM 104(3)로부터 데이타 비트들 3, 7, 11, 15 . . . 이 전송되며; ISAM 104(4)로부터 데이타 비트들 4, 8, 12, 16 . . . 이 전송된다. 이것은 전송 회로(152)내에 내장된 디코드 기능을 사용하여 달성될 수 있다. 즉, 제6도에 도시된 전송 트랜지스터(158)들은 전송 회로를 사용하여 제어될 수 있는데, 이는 각각의 점유된 ISAM 데이타 비트들용 전송 트랜지스터가 활성화되고 내부의 저장된 데이타는 512개의 전송 라인(156)들 중 한 라인에 결합된다. 전술된 메모리 회로는 한 전송 사이클 동안 512 비트의 데이타를 전송하지만, 하나의 ISAM을 사용하여 이용 가능한 비율의 4배의 비율에서 입력 데이타를 로드시킨다. 따라서, 입력 버스(110)는 증가된 데이타 비율을 수용하기 위하여 재루팅시킬 필요가 없지만, 하나의 ISAM에 결합 유지될 수 있다.
전술된 메모리 회로는 다양한 종류의 다른 데이타 비율 시스템에 사용될 수 있게 신축적으로 이용되도록 의도된다. 즉, ISAM들은 독립적으로 동작되도록 구성 될 수 있으며, 이는 한 비트의 ATM 셀이 제9도에 나타난 바와같이 각 사이클 마다 입력되어, 제10도에 나타난 바와 같이 데이타 비율을 2배로 만들거나, 제11도에 나타난 바와 같이, 조합되어, ATM 셀의 전체 바이트가 각 클럭 사이클 마다 로드되게 한다. 메모리 회로의 모드는 다른 응용 회로에서 요구되는 바와 같이 서로 다른 데이타 비율로 동작되도록 제어 회로(114)를 사용하여 빠르게 변경될 수 있는 반면에, 주어진 응용 회로에 대하여 메모리 회로가 한가지 모드에서 동작되는 것이 예상된다.
ATM 셀들이 현재 고정된 길이를 가진다고 할지라도, 본 발명에서 사용된 ISAM들의 길이는 본 명세서에서 기술되는 바와 같이 512 비트에 국한되지 않는다는 것을 알 수 있을 것이다. 또한, 추가적인 ISAM들은 본 메모리 회로 내에 포함될 수 있는데, 이는 동작 데이타 비율을 더욱 증가시키기 위한 것이다. 입력 SAM들이 본 발명을 설명하는데 사용되었지만, 출력 SAM들(OSAM)들은 데이타 폭을 증가시키고 RAM으로부터 OSAM으로 데이타 전송을 빠르게 하는데 사용될 수 있다는 것을 알 수 있을 것이다. 제7도 내지 제11도는 입력 및 출력 SAM들 둘다로서 사용될 수 있는 SAM들이 도시된 도면이다.
[결론]
다중 포트 메모리는 DRAM 어레이, 입력 SAM들 및 출력 SAM들을 가진다고 설명되어 있다. 이 SAM들은 각기 외부 데이타 통신을 수신/전송하기 위한 하나 이상의 전용 입출력 데이타 라인을 가진다. 이러한 데이타는 특정 형태의 데이타 통신일 수 있지만, 그 메모리는 ATM 데이타 셀에 특히 적합하다. 회로는 메모리 내에 포함되어 메모리가 다수의 다른 데이타 폭 모드들에서 동작될 수 있게 한다. OSAM들 또는 ISAM들은 선택된 데이타 폭 모드에 따라 조합되어 사용되어, 출력 또는 입력 데이타를 저장한다. 각 SAM은 소량의 풀 데이타 통신 또는 ATM 셀을 저장한다.
ATM 셀을 포함하는 각 ISAM의 일부는 DRAM 어레이에 선택적으로 전송된다. 따라서, 메모리는 ISAM들이 확장 가능한 데이타 폭을 가진 “하나의” ISAM으로서 구성될 수 있게 한다. 메모리의 데이타 비율은 데이타 비율 모드를 선택함으로써 조절 가능하고, 한 전송 사이클 동안 ISAM들로부터 DRAM으로의 풀 ATM 셀 전송을 유지시킨다.
DRAM은 풀 ATM 셀을 OSAM들에 전송하여, 각 OSAM들이 ATM 셀의 일부를 저장하게 할 수 있다. 따라서, OSAM들은 확장 가능한 데이타 폭을 가진 “하나의” OSAM으로 구성된다.
특정 실시예들이 본 명세서에서 도시되고 설명되었지만, 본 분야의 숙련된 자라면 동일 목적을 달성하기 위하여 구성된 특정 배치가 특정 실시예를 위하여 대체될 수 있다는 것을 알 수 있을 것이다. 본 응용 회로는 본 발명의 특정 적용이나 변형을 포함한다는 것을 의미한다. 예를 들면, 전술된 메모리가 8개의 ISAM들을 가진다고 할지라도, 소정수의 ISAM들을 사용할 수 있다. 아울러, DRAM(102)는 SRAM과 같은 타 메모리들로 대체될 수 있다. 또한, ISAM들을 구성하는 스태거형 패턴은 단지 ISAM들을 구성하는 한가지 방식이다. 본 분야에서 숙련된 자라면, 임의의 패턴은 입력 데이타 통신이 복수개의 ISAM들 내에 저장되도록 ISAM들을 구성하는데 사용될 수 있음을 알 수 있을 것이다. 따라서, 본 발명은 청구범위 및 등가에 의해서만 국한된다는 것을 명백하게 의미한다.

Claims (17)

  1. 조절가능한 데이타 폭을 가지는 다중 포트 메모리 회로에 있어서, RAM(Random Access Memory) 어레이(102); 상기 RAM에 결합되고, 데이타를 저장하기 위한 복수개의 데이타 메모리 셀을 가지며, 각각의 선정된 길이의 풀 데이타 패키지(full data package)를 저장할 수 있는 복수개의 SAM(serial access memories; 104); 및 상기 복수개의 SAM로부터 선택된 각 SAM 에 선정된 길이의 풀 데이타 패키지의 부분들을 저장하도록 상기 복수개의 SAM을 구성하여, 상기 복수개의 선택된 SAM의 내용들이 함께 상기 RAM에 동시 전송될 수 있는 상기 풀 데이타 패키지를 형성하도록 함으로써, 상기 메모리 회로가 상기 구성에 의해 결정되는 조절가능한 데이타 폭을 갖도록 하는 제어기(114)를 포함하는 것을 특징으로 하는 다중 포트 메모리 회로.
  2. 제1항에 있어서, 상기 복수개의 데이타 메모리 셀을 선택적으로 억세스하기 위하여 상기 복수개의 SAM 에 결합된 디코드 회로(108)를 더 포함하는 것을 특징으로 하는 다중 포트 메모리 회로.
  3. 제2항에 있어서, 상기 디코드 회로에 입력 데이타를 제공하기 위하여 상기 디코드 회로에 결합된 카운터를 더 포함하는 것을 특징으로 하는 다중 포트 메모리 회로.
  4. 제1항에 있어서, 상기 선정된 길이의 풀 데이타 패키지의 부분을 저장하는 상기 복수개의 SAM 각각의 상기 복수개의 데이타 메모리 셀을 선택적으로 결합하기 위한 전송 회로(152)를 더 포함하는 것을 특징으로 하는 다중 포트 메모리 회로.
  5. 제1항에 있어서, 상기 복수개의 SAM에 동기화된 입력 클럭을 제공하기 위한 클럭 회로(112)를 더 포함하는 것을 특징으로 하는 다중 포트 메모리 회로.
  6. 제1항에 있어서, 상기 선정된 길이의 풀 데이타 패키지는 비동기 전송 모드(ATM) 셀임을 특징으로 하는 다중 포트 메모리 회로.
  7. 제1항에 있어서, 상기 메모리 셀의 어레이는 X 행들과 Y 열들로 배열되고; 상기 복수개의 SAM 각각은 각 SAM이 Y 비트들의 데이타를 저장할 수 있도록 상기 메모리 셀의 어레이 내의 Y 열들에 대응하는 Y 개의 데이타 저장 위치들을 가지며; 상기 제어기는 상기 SAM들이 Y 비트들의 데이타 미만인 데이타를 저장하도록 구성하는 것을 특징으로 하는 다중 포트 메모리 회로.
  8. RAM 어레이(102)와, 각각의 풀 데이타 패키지의 최대 저장 용량을 갖는 복수개의 SAM(serial access memory)(104)을 포함하는 다중 포트 메모리를 구동하는 방법에 있어서, 상기 다중 포트 메모리의 제어기(114)를 사용하여 데이타 폭 모드를 선택하는 단계; 및 선택된 SAM들이 풀 데이타 패키지의 각 부분을 저장하도록 상기 복수개의 SAM을 구성하여, 상기 복수개의 선택된 SAM의 내용이 함께 상기 RAM에 동시 전송될 수 있는 상기 풀 데이타 패키지를 형성하도록 하는 단계를 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  9. 제8항에 있어서, 상기 다중 포트 메모리가 N개의 SAM을 포함하며, 상기 데이타 패키지의 상기 부분은 1/N 개의 데이타 패키지임을 특징으로 하는 다중 포트 메모리의 구동방법.
  10. 제9항에 있어서, 하나의 클럭 주기 상에서 상기 N 개의 SAM 내에 N 비트의 상기 데이타 패키지를 저장하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  11. 제10항에 있어서, 하나의 전송 주기에서 상기 복수개의 SAM에서 상기 RAM 까지 상기 데이타 패키지의 상기 부분을 전송하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  12. 제10항에 있어서, 하나의 전송주기에서 상기 RAM에서 상기 복수개의 SAM까지 상기 데이타 패키지의 상기 부분을 전송하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  13. 제8항에 있어서, 상기 데이타 패키지의 상기 부분을 상기 복수개의 SAM 각각에 저장하는 단계; 및 하나의 전송 주기에서 상기 복수개의 SAM에서 상기 RAM까지 상기 데이타 패키지의 상기 부분을 전송하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  14. 제8항에 있어서, 상기 복수개의 SAM은 상기 RAM에 저장될 상기 전체행의 데이타를 저장하도록 구성되어, 각 SAM이 상기 전체 행의 데이타의 부분을 저장하며, 상기 복수개의 SAM에서 상기 RAM까지 상기 전체 행의 데이타를 전송하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  15. 제8항에 있어서, 상기 복수개의 SAM은 Y개의 X-비트 와이드 직렬 메모리들을 포함하며, X/Y의 클럭 주기에서 상기 다중 포트 메모리로 X-비트 데이타 패키지를 수신하는 단계; 상기 직렬 메모리들 각각이 X/Y 비트들의 데이타를 저장하도록 상기 Y개의 X-비트 와이드 직렬 메모리에 상기 X-비트 데이타 패키지를 저장하는 단계; 및 하나의 클럭 주기에서 상기 X-비트 데이타 패키지를 메모리 어레이에 전송하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  16. 제15항에 있어서, 하나의 클럭 주기에서 상기 X-비트 데이타 패키지를 상기 메모리 어레이에서 상기 Y 개의 X-비트 와이드 직렬 메모리들까지 전송하는 단계; 상기 직렬 메모리들 각각이 상기 X/Y 비트들의 데이타를 저장하도록 상기 X-비트 데이타 패키지를 상기 Y 개의 X-비트 와이드 직렬 메모리들에 저장하는 단계; 및 X/Y의 클럭 주기에서 상기 다중 포트 메모리로부터 상기 X-비트 데이타 패키지를 출력하는 단계를 더 포함하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
  17. 제7항에 있어서, 상기 복수개의 SAM은 Y개의 SAM이며, 상기 Y개의 SAM중 각각은 선정된 길이 X의 풀 데이타 패키지를 저장할 수 있으며, 상기 제어기는 길이 X의 상기 풀 데이타 패키지의 부분을 저장하기 위해 Y개의 SAM을 구성하여, X 길이 데이타 패키지가 X/Y 클럭 주기에서 상기 Y개의 SAM으로부터 직렬로 입력 및 출력될 수 있도록 하는 것을 특징으로 하는 다중 포트 메모리의 구동방법.
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