JPH09186581A - フィールド・プログラマブル・メモリ・アレイ - Google Patents

フィールド・プログラマブル・メモリ・アレイ

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JPH09186581A
JPH09186581A JP8313718A JP31371896A JPH09186581A JP H09186581 A JPH09186581 A JP H09186581A JP 8313718 A JP8313718 A JP 8313718A JP 31371896 A JP31371896 A JP 31371896A JP H09186581 A JPH09186581 A JP H09186581A
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memory
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bit line
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キム・ピー・エヌ・クリントン
Scott Whitney Gould
スコット・ホイットニー・グールド
Joseph Andrew Iadanza
ジョウゼフ・アンドルー・アイアダンザ
Frank Ray Keyser Iii
フランク・レイ・キーザー・ザ・サード
Ralph David Kilmoyer
ラルフ・デイビッド・キルモイアー
Michael Joseph Laramie
マイケル・ジョウゼフ・ララミー
Victor Paul Seidel
ビクター・ポール・サイデル
Terrance John Zittritsch
テランス・ジョン・ジトリッチュ
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Abstract

(57)【要約】 【課題】 複数のサブアレイを有するフィールド・プロ
グラマブル・メモリ・アレイを提供する。 【解決手段】 プログラム可能なアドレス・デコーダ、
プログラム可能な階層ビット線配置、プログラム可能な
入出力配置、及びその他の機能が提供され、その結果ア
レイのそれぞれの部分を選択モードにプログラムするこ
とを可能にする。これらのモードには幅広いメモリ、奥
行の深いメモリ、ＦＩＦＯ、ＬＩＦＯ、その他が含まれ
る。本発明を開示した１実施例においては、フィールド
・プログラマブル・メモリ・アレイが、フィールド・プ
ログラマブル・ゲート・アレイのプログラム可能なリソ
ースと一緒に組み込まれている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ・メモリに関
し、より詳細には、関連するプログラム可能な経路指定
手段及び制御資源を備えたプログラマブル・メモリ・ア
レイに関する。本発明は更にフィールド・プログラマブ
ル・ゲート・アレイと共に組み込まれるプログラマブル
・メモリ・アレイにも関する。
【０００２】
【従来の技術】周知の集積回路化されたメモリ・アレイ
は、一般に所定のデータ記憶アプリケーションに結びつ
けられて固定の幅と固定の奥行をもっている。したがっ
て、異なったデータ記憶アプリケーションでは、異なっ
た幅と奥行の要求に合わせるために、それぞれに別個の
メモリ・アレイを必要とする。しかし単一のメモリ資源
が異なった幅と奥行のアプリケーション要求を満たせれ
ば、好都合である。
【０００３】異なったメモリ・アクセス技術を提供する
ために、さまざまな周知のメモリ素子が存在している。
最も一般的なメモリ・アクセス技術には、単純なアドレ
ス指定可能な読み書き用メモリ機能が含まれる。他のア
クセス技術にはＬＩＦＯ（ラスト・イン・ファースト・
アウト）、ＦＩＦＯ（ファースト・イン・ファースト・
アウト）、及びロールオーバ型データ・スタック操作が
含まれます。既存のデータ記憶素子は、一般に特定の固
定したアクセス技術に合わせて作られている。しかし、
メモリ素子をプログラムでき、アクセス技術を組み合わ
せて選択的に提供できれば好都合である。
【０００４】技術的にはプログラム可能集積回路は周知
のものであり、この集積回路には、プログラマブル・ゲ
ート・アレイ（ＰＧＡ）が含まれ、ＰＧＡは別個の役割
の固定されていない論理セルの配列を備えている。プロ
グラム可能相互接続ネットワークが通常設けられてお
り、これによりセル間を相互接続し、更に（又は）配列
へ及び配列からのデータ入出力手段を提供している。カ
スタマイズ、即ちプログラムする以外の点では汎用に設
計された論理セル、及び相互接続ネットワークのプログ
ラムは、特定の用途を実現できるように行われる。この
ような素子の１つはフィールド・プログラマブル・ゲー
ト・アレイ（ＦＰＧＡ）であり、このＦＰＧＡの構成
は、ユーザーが『現場で』行うことができる。このＦＰ
ＧＡの構成は、電気的にプログラム可能な可溶性リン
ク、アンチ・フューズ、メモリ制御トランジスタ、又は
フローティング・ゲート・トランジスタを用いることに
よって実行される。ＦＰＧＡをプログラムするために、
構成データが外部メモリ素子からＦＰＧＡの電気的にプ
ログラム可能なリソースに送られる。これらのフィール
ド・プログラマブル・ゲート・アレイの密度が増加する
に連れ、基板上のメモリ又は記憶機能の要求も同様に増
加する。したがって、ＦＰＧＡと一緒にプログラマブル
・メモリ・アレイを包含した集積回路を設けることは好
ましく、このメモリ・アレイは、さまざまな構成を実現
し、更に（又は）さまざまなメモリ・アクセス技術の１
つを備えることができる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、改善
されたメモリ・アレイを提供することである。本発明の
もう１つの目的は、さまざまなデータ記憶アーキテクチ
ャを設けるためにプログラムにより構成可能なプログラ
マブル・メモリ・アレイを提供することである。本発明
の更にもう１つの目的は、さまざまなメモリ・アクセス
技術を実現するために、選択的にプログラム可能なメモ
リ・アレイを提供することである。本発明の更にもう１
つの目的は、フィールド・プログラマブル・ゲート・ア
レイと一緒に、プログラマブル・メモリ・アレイを組み
込んだ集積回路を提供することである。本発明の更にも
う１つの目的は、フィールド・プログラマブル・ゲート
・アレイと一緒に、フィールド・プログラマブル・メモ
リ・アレイを組み込んだ集積回路を提供することであ
り、この中でフィールド・プログラマブル・ゲート・ア
レイの構成中、フィールド・プログラマブル・ゲート・
アレイの再構成中、及びフィールド・プログラマブル・
ゲート・アレイの通常の動作中に、フィールド・プログ
ラマブル・メモリ・アレイにアクセスが可能であること
である。
【０００６】
【課題を解決するための手段】本発明は、一面では複数
のメモリ・サブアレイをもつフィールド・プログラマブ
ル・メモリ・アレイである。このメモリ・サブアレイ
は、さまざまな個別のメモリ構成及び動作モードを実現
するために、選択的にプログラム可能である。一般に、
各サブアレイは一連のモードの中の１つにプログラムで
き、その後その１つのモードを用いてアクセスされる。
一連のモードには、例として幅広いＲＡＭ、奥行の深い
ＲＡＭ、ＦＩＦＯ、及びＬＩＦＯが含まれる。
【０００７】メモリ・アレイの各部分のプログラミング
を実行するために、本発明は数多くのプログラム可能な
構造を提供している。例えばこのメモリ・アレイは、ア
ドレス・デコーダ及びプログラム可能アクセス・ユニッ
トを備え、メモリ・アレイの読み書き操作時にアドレス
・デコーダに対して、この読み書きのため入力アドレス
を渡す。プログラム可能アクセス・ユニットは更に第１
のアドレス・カウンタ、第１のクロック制御ユニット、
及びアドレス比較ユニットを含む。
【０００８】メモリ・アレイのビット線は、プログラム
可能な階層的に配置される。ローカル・ビット線、セミ
グローバル・ビット線、及びグローバル・ビット線を設
けることができ、ビット線のプログラム容易性を高める
ために、相互接続をプログラムできる。更に相互接続さ
れたビット線の構造は、入出力バスへの接続をプログラ
ムできる。
【０００９】第１入出力バス及び第２入出力バスを設
け、それぞれのバスへのプログラム可能な接続を行うた
めに、第１及び第２の選択結合回路を同時に設けること
ができる。
【００１０】プログラム可能アドレス・デコーダはＭ本
のワード線、アドレス・データを伝播する複数のアドレ
ス線、及びこれらの複数のアドレス線のアドレス・デー
タにしたがって選択されて、Ｍ本のワード線の中の所定
のワード線を選択的にドライブするためのデコーダ回路
を備える。選択結合回路も又、アドレス・バス中の関連
する１組の配線に結合される複数の入力端、及び複数の
アドレス線中の１つのアドレス線に結合される出力を備
え、更に選択結合回路は、プログラミング・データに従
って複数の入力端の１つに出力端を選択的に結合させる
ことができる。
【００１１】階層的なビット線構造に選択的にインター
フェースするために、選択読み取り捕獲ラッチを設ける
ことができる。この選択読み取り捕獲ラッチは少なくと
も第１及び第２の階層入力端、入力端及び出力端をもつ
メモリ・ユニット、ならびに第１及び第２の階層入力端
とメモリ・ユニットの入力端との間の選択結合手段を含
み、この選択結合は、関連する階層読み出し捕獲クロッ
クに従って、第１及び第２の階層入力端の１つをメモリ
・ユニットの入力端に選択的に結合し、この間にデータ
を伝播させる。階層ビット線構造の少なくとも１つのビ
ット線を事前充電するために、事前充電手段が設けられ
る。
【００１２】代替の実施例では、プログラム可能転送経
路及びスキャン・チェーン・ラッチがメモリ・アレイの
メモリ・セル間に設けられ、物理的なＬＩＦＯ／ＦＩＦ
Ｏ機能を提供し、アレイ内のセル及び関連経路それぞれ
のテスト容易性を向上させている。
【００１３】好ましい実施例においては、ここで開示さ
れているフィールド・プログラマブル・メモリ・アレイ
（ＦＰＭＡ）が、フィールド・プログラマブル・ゲート
・アレイ（ＦＰＧＡ）のプログラム可能論理セルと組み
合わされ、高度にプログラム可能な結合型のメモリ回路
を含む、完全にプログラム可能な論理システムを提供す
ることができる。
【００１４】前述の特徴、及び以降に説明する数多くの
他の特徴をもつ本発明は、メモリ・アクセス技術が固定
化され、ユーザーがメモリにアクセスするに当って非常
に限られた柔軟性しかなかった、もしくはほとんど柔軟
性をもたなかった従来技術のメモリ・システムに対し
て、著しい改善をもたらしている。
【００１５】
【発明の実施の形態】この説明は次の各節に分けられて
いる。 ・フィールド・プログラマブル・メモリ・アレイ（ＦＰ
ＭＡ）の各要素 ・メモリ・サブアレイ ・メモリ・セル ・転送セル ・ビット線経路指定マトリクス ・読み出しビット線スイッチング素子 ・書き込みビット線スイッチング素子 ・プッシュ／ポップ・スイッチング・マトリクス素子 ・プログラミング・スイッチング・マトリクス素子 ・入出力経路指定マトリクス ・入出力ブロック ・代替データ・インターフェース構成 ・単純読み出しを行う代替読み出し捕獲ラッチ・トポロ
ジ ・ビット線インターフェース ・アドレス・ユニット ・クロック・ユニット ・状態マシン・アクセス・ポート ・非同期読み出し
【００１６】(1)フィールド・プログラマブル・メモリ
・アレイ（ＦＰＭＡ）の各要素 図１に示されているように、フィールド・プログラマブ
ル・メモリ・アレイ（ＦＰＭＡ）１０は、複数のメモリ
・サブアレイ１２1、１２2、・・・１２zを持つ。各メモ
リ・サブアレイは、選択的にプログラムされ、多様な別
個のメモリ構成、及び動作モード即ちアクセス技術を実
現している。
【００１７】配列（ａｒｒａｙ）をプログラム可能にす
るために、多様な技術が当分野に知識のある当業者には
知られている。マスクを使ったプログラミング技術は、
最後の金属化層の付着をカストマイズすることを含み、
この金属化層は、カストマイズされないときは共通に設
計された集積回路に使われるものである。（例えば、Ｃ
ｏｘ、外に発行された米国特許第３，９９３，９１９
号、主題「ＰＲＯＧＲＡＭＭＡＢＬＥ ＬＡＴＣＨ Ａ
ＮＤ ＯＴＨＥＲ ＣＩＲＣＵＩＴＳ ＦＯＲＬＯＧＩ
Ｃ ＡＲＲＡＹＳ」、１９７６年１１月２３日付、及び
Ｆｉｔｚｇｅｒａｌｄに発行された米国特許第４，７４
２，３８３号、主題「ＭＵＬＴＩ−ＦＵＮＣＴＩＯＮ
ＦＥＴ ＭＡＳＴＥＲＳＬＩＣＥ ＣＥＬＬ」、１９８
８年５月３日付、を参照されたい。これら双方の特許は
本申請と同じ出願人に譲渡されている。）レーザを使っ
たプログラミング技術は、金属化層の付着後に金属化層
をカストマイズすることを含む。（例えば、Ｒａｆｆｅ
ｌ、外による主題「Ａ ＷＡＦＥＲ−ＳＣＡＬＥ ＤＩ
ＧＩＴＡＬ ＩＮＴＥＧＲＡＴＯＲ ＵＳＩＮＧＲＥＳ
ＴＲＵＣＴＵＲＡＢＬＥ ＶＬＳＩ」、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ、Ｖｏｌ．ＳＣ−２０、Ｎｏ．１、１９８５年２
月、頁３９９を参照されたい。）溶融可能リンク、又は
アンチ・フューズも用いられ、これらは恒久的な（揮発
性でない）プログラミングを行う。（例えば、Ｍｉｌｌ
ａｎによる主題「ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ
Ｓ」、Ｍｃ−Ｇｒａｗ−Ｈｉｌｌ社、１９７９年出版、
頁１９６、及びＥｌｇａｍａｌ、外に発行された米国特
許第４，７５８，７４５号、主題「ＵＳＥＲ ＰＲＯＧ
ＲＡＭＭＡＢＬＥ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵ
ＩＴ ＩＮＴＥＲＣＯＮＮＥＣＴ ＡＲＣＨＩＴＥＣＴ
ＵＲＥ ＡＮＤ ＴＥＳＴ ＭＥＴＨＯＤ」、１９８８
年７月１９日付を参照されたい。）消去可能プログラム
可能読み出し専用メモリ（ＥＰＲＯＭ）素子、及び電気
的に消去可能なプログラム可能読み出し専用メモリ（Ｅ
ＥＰＲＯＭ）素子も用いられ、半恒久的なプログラミン
グを提供する。ＥＰＲＯＭ及びＥＥＰＲＯＭは両方とも
電気的にプログラム可能であり、電源が切れてもそれら
の状態を保持する。しかしこれらの素子を再プログラム
するためには、特別な消去手順が用いられる。（例え
ば、Ｗｏｏｄ、外による主題「ＡＮ ＥＬＥＣＴＲＩＣ
ＡＬＬＹ ＡＬＴＥＲＡＢＬＥ ＰＬＡ ＦＯＲ ＦＡ
ＳＴ ＴＵＲＮＡＲＯＵＮＤ ＴＩＭＥ ＶＬＳＩ Ｄ
ＥＶＥＬＯＰＭＥＮＴＨＡＲＤＷＡＲＥ」、ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５、１９８
１年１０月、頁５７０を参照されたい。）最後に揮発性
のランダム・アクセス・メモリ（ＲＡＭ）素子も使用可
能であり、これらは完全にプログラム可能及び再プログ
ラム可能であるが、電源が切れるとそのプログラム状態
が失われる。（例えば、Ｂａｌａｓｕｂｒａｍａｎｉａ
ｎ、外に発行された米国特許第４，１７７，４５２号、
主題「ＥＬＥＣＴＲＩＣＡＬＬＹ ＰＲＯＧＲＡＭＭＡ
ＢＬＥ ＬＯＧＩＣ ＡＲＲＡＹ」、１９７９年１２月
４日付を参照されたい。この特許は本申請と同じ出願人
に譲渡されている。）配列をプログラムするこれらの技
術及び他の技術は、当分野の当業者には周知のものであ
り、又Ｓ．Ｂｒｏｗｎ、Ｒ．Ｆｒａｎｃｉｓ、Ｊ．Ｒｏ
ｓｅ及びＺ．Ｖｒａｎｅｓｉｃによる主版物、主題「Ｆ
ＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥ ＧＡＴＥ ＡＲ
ＲＡＹＳ」、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂ
ｌｉｓｈｅｒｓ １９９２年発行にも全体的に記述され
ている。
【００１８】本発明のプログラム可能リソースをプログ
ラムする、即ち構成する好ましい方法には、ユーザがプ
ログラムするＳＲＡＭメモリ・セルが含まれる。『構成
ビット』又は『構成データ』の語句は、本文では、開示
されている多数の構成可能なリソースを構成するために
用いる、基礎的な構成情報を示すために用いられる。図
全体を通して、円内に×の入った記号が構成情報を表
す。本発明のＦＰＭＡは、周知のＦＰＧＡを構成する際
に用いられる技術と同様の技術に従って構成されること
が好ましい。ＦＰＧＡの構成については、主題『ＡＰＰ
ＬＩＣＡＴＩＯＮＮＯＴＥ ＡＴ６０００ ＳＥＲＩＥ
Ｓ ＣＯＮＦＩＧＵＲＡＴＩＯＮ』、１９９３年５月発
行の文献、改訂１Ｂ、Ａｔｍｅｌ Ｃｏｒｐｏｒａｔｉ
ｏｎ発行に開示されている。
【００１９】ＦＰＭＡ１０の各メモリ・サブアレイ１２
1、１２2、・・・１２zは、図１〜図４に示すように、Ｍ
行、Ｎ列のアレイに配列されている複数のメモリ・セル
を含む。各メモリ・サブアレイは、それぞれがＮビット
幅のＭ個の記憶ワードをもつ。１つの動作モードでは、
第１の入出力バス２６を介してＦＰＭＡへのデータ・ア
クセスが行われ、第２の動作モードでは、状態マシン・
アクセス・ポート２４を介してデータ・アクセスが行わ
れる。ＦＰＭＡ１０の構成は、メモリ・セルへのデータ
・アクセス経路、及びメモリ・サブアレイのメモリ・セ
ルの関連する長さ及び幅を決定する。アドレス・バス２
８（階層的に設計されている）は、アドレス・データを
アドレス・デコーダ・ユニット２０1、２０2、・・・２０
zに伝達し、これらのアドレス・デコーダ・ユニット
は、データを送受信するために、メモリ・サブアレイの
ワード行をアドレスを用いて選択する。
【００２０】ＦＰＭＡ１０のさまざまなビット線構造
は、ＦＰＭＡにデータを伝達し、ＦＰＭＡからデータを
取り出す。読み出しビット線構造３０は、ＦＰＭＡの選
択された構成に従って、ＦＰＭＡの所定のメモリ・サブ
アレイからデータを第１の入出力バス２６か、又は状態
マシン・アクセス・ポート２４のいずれかに伝達する。
書き込みビット線構造３２は、書き込みアドレス・デー
タ及び関連するビット線構成に従って、ＦＰＭＡ１０の
選択されたメモリ・サブアレイ・ワード位置にデータを
伝達する。
【００２１】ＬＩＦＯ／ＦＩＦＯデータ・ビット線３４
は、垂直に隣接するメモリ・サブアレイ間を相互結合
し、データを供給する。ＬＩＦＯ／ＦＩＦＯビット線構
造は、関連するＬＩＦＯ／ＦＩＦＯ制御信号に従って２
方向のいずれかにデータを伝達する。
【００２２】プログラミング（初期化）ビット線構造３
６は、状態マシン・ポート２４からＦＰＭＡへの直接結
合を提供し、それによってデータを、例えば、ワード線
アドレス指定の関連したプログラミングによってアドレ
ス指定し、初期化データをＦＰＭＡに送る。
【００２３】ビット線経路指定マトリクス・ユニット１
４1、１４2、・・・１４z+1（ＺはＦＰＭＡ１０のメモ
リ・サブアレイ１２の数に等しい）は、さまざまなデー
タ・ビット線構造の選択線から第２の入出力バス３８へ
の選択的インターフェースを提供する。例えば、図１〜
図３におけるビット線経路指定マトリクス１４z+1にお
いて、読み出しビット線構造３０の選択読み出しビット
線は、相互結合読み出しデータ線４０を介して入出力経
路指定マトリクス１６z+1に結ばれている。同様に書き
込みビット線構造３２の選択線は、書き込みデータ線４
２を相互結合させることにより、入出力経路指定マトリ
クス１６z+1に相互結合されている。ビット線経路指定
マトリクス１４z+1と、入出力経路指定マトリクス１６
z+1との間の相互結合線４４及び４６は、関連するＬＩ
ＦＯ／ＦＩＦＯビット線構造３４の選択信号を伝達す
る。ビット線経路指定マトリクス１４z+1と、入出力経
路指定マトリクス１６z+1との間のデータ線相互結合４
０、４２、４４、４６のそれぞれは、Ｎビット幅であ
り、ここでＮは各メモリ・サブアレイのデータ・ワード
幅を表す。
【００２４】一番下のビット線経路指定マトリクス１４
1も図１、３、５に示されているように、読み出しビッ
ト線構造３０を、読み出しビット線相互結合３０’を介
して、状態マシン・アクセス・ポート２４に選択的にイ
ンターフェースさせる。第２の読み出しポート３８’
は、ＦＰＭＡの代替読み出しインターフェースを、第２
の入出力バス３８を介して、状態マシン・アクセス・ポ
ート２４に提供する。プログラミング・ビット線相互結
合３６’は、状態マシン・アクセス・ポート２４から、
ビット線経路指定マトリクス１４1を介して、プログラ
ミング・ビット線構造３６へのプログラムされたデータ
結合を行う。ＬＩＦＯ／ＦＩＦＯラップ・アラウンド相
互結合データ線３４'（図２に示す）は、一番下のビッ
ト線経路指定マトリクス１４1から、最上部のビット線
経路指定マトリクス１４z+1に折り返しを行う。このラ
ップ・アラウンドデータ線３４'は、ＦＰＭＡの上下の
両端間で上から下へ、又はそれに代って下から上へのデ
ータ移送を行う。
【００２５】図１及び図２に示すように、入出力経路指
定マトリクス・ユニット１６1、１６2、・・・１６z+1
は、それぞれビット線経路指定マトリクス１４1、１
４2、・・・１４z+1に関連づけられ、関連する相互結合
データ線４０、４２、４４、４６と第２の入出力バス３
８の選択線との間を選択的に相互結合する。入出力経路
指定マトリクスは又、第２の入出力バス３８に対して分
割された階層構造を実現するための特徴も含んでおり、
この階層構造については以降でより詳細に説明する。
【００２６】入出力ブロック１８1、１８2、・・・１８
zは、第１の入出力バス２６と第２の入出力バス３８と
の間を選択的に相互結合させる。入出力ブロックは又、
ある種の相互結合の実施例では、選択的な極性変換を含
むこともある。
【００２７】第１の入出力バス２６は、ＦＰＭＡのメモ
リ・セルへの第１のインターフェースの役割をする。典
型的なアプリケーションにおいて、ＦＰＭＡは、例えば
フィールド・プログラマブル・ゲート・アレイのような
他のプログラマブル・アレイと一緒に配置され、この中
で第１の入出力バスは、フィールド・プログラマブル・
ゲート・アレイへの全体的なインターフェースの一部と
なる。
【００２８】クロック・ユニット２２1、２２2、・・・
２２zは、それぞれメモリ・サブアレイ１２1、１２2、
・・・１２zに関連づけられ、このサブアレイのさまざ
まなメモリ機能を制御する。クロック・ユニットは、転
送制御信号を提供するためにプログラム可能であり、選
択された多数のメモリ機能、例えば読み出し、書き込
み、ポップ、プッシュ、クリアなどに従ったデータ転送
を行う。
【００２９】アドレス・バス２８（図１及び図２参照）
は、アドレス・データを多数のアドレス・ユニット２０
1、２０2、・・・２０zに経路指定し、対応する制御デ
ータを関連するクロック・ユニット２２1、２２2、・・
・２２zに送る。アドレス・バスの選択線は、アドレス
・ユニット及びクロック・ユニットにそれらの関連する
構成データに従って経路指定される。アドレス・バス２
８は、以降で更に説明するように、設計時に階層的にで
きる。
【００３０】ＦＰＭＡ１０がフィールド・プログラマブ
ル・ゲート・アレイ（ＦＰＧＡ）と一緒に組み込まれて
いる、上記の典型的アプリケーションでは、状態マシン
・アクセス・ポート２４（図１及び図５参照）は、ＦＰ
ＧＡ（図示されてない）の構成論理回路に関連づけられ
た状態マシンと、ＦＰＭＡのメモリ・セルとの間の直接
データ・インターフェースを提供する。１９９５年３月
２９日付でＧａｒｖｅｒｉｃｋ、外に発行された米国特
許第５，２９８，８０５号、主題『ＶＥＲＳＡＴＩＬＥ
ＡＮＤ ＥＦＦＩＣＩＥＮＴ ＣＥＬＬ−ＴＯ−ＬＯ
ＣＡＬ ＢＵＳＩＮＴＥＲＦＡＣＥ ＩＮ Ａ ＣＯＮ
ＦＩＧＵＲＡＢＬＥ ＬＯＧＩＣ ＡＲＲＡＹ』は、こ
のようなＦＰＧＡ及び関連する構成論理回路を開示して
いる。状態マシン・アクセス・ポート２４は、状態マシ
ンからアドレス・データを受信するために、読み出しア
ドレス・ポート３９０をもつ。プログラミング・ビット
線ポート３８８は、状態マシンからプログラミング・デ
ータを受信し、一方でデータ・ポート３８６は、ＦＰＭ
Ａから取り出したデータを状態マシンに送出する。スト
ローブ・ポート３８４は、状態マシンから読み出しスト
ローブを受信するために状態マシンに結合され、このス
トローブは、ＦＰＭＡの読み出し動作の実行に関連づけ
られる。アドレス情報は、状態マシンからアドレス相互
結合２８’を介して、アドレス・バス２８の選択アドレ
ス線上に渡され、この際、状態マシン・アクセス・ポー
ト２４のプログラムされた構成に従って選択されて行わ
れる。プログラミング（初期化）データは、プログラミ
ング・ビット線ポート３８８において受信され、状態マ
シン・アクセス・ポート２４及びビット線経路指定マト
リクス１４1の関連する構成状態に従って、相互結合３
６’及びビット線経路指定マトリクス１４1を介して、
ＦＰＭＡ１０のプログラミング・ビット線構造３６に選
択的に結合される。ＦＰＭＡ１０から読み出されたデー
タは、状態マシン・アクセス・ポート２４のプログラム
された構成に従って、２つの異なった代替経路によって
状態マシンに送ることができる。それらの２つの経路の
１つは、読み出しビット線相互結合３０’を介したもの
であり、別の代替経路は、第２の入出力バス３８及び第
２の読み出しポート相互結合３８’を経由したものであ
る。したがって、状態マシン・アクセス・ポート２４
は、新しい構成データを関連するＦＰＭＡのセルから直
接に関連するＦＰＭＡの構成メモリにダウン・ロードす
る、オンボードの『キャッシュ』動作を提供することが
できる。
【００３１】これ以降に記述するように、ＦＰＭＡの１
実施例が説明され、いくつかの図に描写される。これら
の図には、本文では『物理的な』ＬＩＦＯ／ＦＩＦＯ機
能、及び『物理的な』スキャニング入出力機能と呼ばれ
る機能が含まれている。これらの機能には、Ｌ１／Ｌ２
ラッチ（マスタ／スレーブ）の配列、及びメモリ・セル
間の転送セルが含まれることがある。しかし本発明の好
ましい実施例は、このようなマスタ／スレーブ・ラッチ
及び転送セルは含まない。ＬＩＦＯ／ＦＩＦＯ機能は、
好ましい実施例では転送セル無しに『論理的に』提供さ
れる。好ましい実施例からこれらの及び関連する回路の
除外については、以降において適切な所で説明する。
【００３２】例えばＬＩＦＯ／ＦＩＦＯラップ・アラウ
ンド・ビット線構造３４’は、最初のビット線経路指定
マトリクス１４1と、最後のビット線経路指定マトリク
ス１４z+1との間をインターフェースさせるための、オ
プションの構造であることに注意されたい。本発明のい
くつかの実施例では、ＬＩＦＯ／ＦＩＦＯラップ・アラ
ウンド・ビット線構造３４’も、ビット線経路指定マト
リクス１４z+1も存在しない。
【００３３】本開示のこれ以降において、ＦＰＭＡのさ
まざまな要素について詳しく説明する。
【００３４】本文に開示されているＦＰＭＡは、いつの
時点においても、ＦＰＭＡ内の単一の幅広い、奥行の長
い、又は中間に存在する論理ＲＡＭの機能を備え、その
うえでＦＰＭＡの論理機能の限界に達するまで、同じ又
は異なったモードの複数の論理アレイを同時に提供でき
る。ＦＰＭＡが８つのＭワードＸＮビットのサブアレイ
を含むとき、我々はＦＰＭＡが８つのＭワードＸＮビッ
ト又はその逆の論理メモリを実現できると期待し、ある
いは複数のＭワード及び複数のＮビットから成る個々の
アレイの組み合わせであり、複数のサブアレイ、及びク
ロック・ユニットのリソースをＦＰＭＡ内に存在する数
を越えない範囲で利用する論理メモリが実現できる。ま
たＦＰＭＡの機能の限界に達するまで、各アレイは異な
ったモード（１ポートのＲＡＭ、２ポートのＲＡＭ、Ｒ
ＯＭ、ＦＩＦＯ、ＬＩＦＯなど）をもつことも可能であ
る。１つの物理的設計においては、８つのサブアレイが
設けられているが、ここでは２個のみのクロック・ユニ
ットが提供されている（同時に存在するＬＩＦＯ及び
（又は）ＦＩＦＯの数を２個に制限している）。
【００３５】（２）メモリ・サブアレイ 図６及び図７において、各メモリ・サブアレイ１２は、
Ｍ行及びＮ列のアレイに配置された複数のメモリ・セル
４８を含んでいる。Ｍ個の行は、メモリ・サブアレイ用
のＭ個の記憶ワードを提供する。記憶ワードはそれぞれ
Ｎビット幅であり、これはメモリ・サブアレイ内の列数
に対応する。メモリ・セル４８の各行は、それぞれに組
み合わされた転送セル５０の行をもつこともあり、これ
によりワードから次のワードに垂直にデータを移動させ
ることができる。例えば第１行、第１列にあるメモリ・
セル４８1,1は、組み合わされた輸送セル５０1,1をもつ
ことがあり、この転送セルは第２行、第１列にあるメモ
リ・セル４８2,1にデータをシフトさせたり、そこから
シフトされて受けることができる。本発明の特定の実施
例においては、データをワードから次のワードに物理的
に移動させる必要がなく、したがって、転送セル５０は
メモリ・セルの縦方向の中間に設けられない。
【００３６】読み出し、書き込み、プッシュ、ポップ、
直列スキャニング、及びプログラミング（初期化）を含
むさまざまなデータ転送操作に従って、ＦＰＭＡ１０の
メモリ・セルにアクセスするために、数多くの異なった
技術が実用化されている。メモリ・サブアレイ１２の読
み出し及び書き込み操作に関しては、メモリ・サブアレ
イ１２内のメモリ・セル４８の各行は、それぞれが関連
する読み出しワード線ＲＷＬ1、ＲＷＬ2、・・・ＲＷＬ
Mをもち、これらは、データを読み出す行として関連す
るメモリ・セルの行を選択するためにアドレス指定でき
る。所定の行のワード線が選択されたとき、この選択さ
れた行のメモリ・セルのデータは、関連する内部の行の
読み出しビット線５６1、５６2、・・・５６N上に出力
される。所定の行の各メモリ・セルは、自身の関連する
内部読み出しビット線５６にゲートされた出力を結合さ
せ、ゲートされた出力は、対応する読み出しワード線に
従って使用可能にされる。例えば第１列の読み出しビッ
ト線５６1は、第１列の各メモリ・セル４８1,1、４８
2,1、・・・４８N,1のゲートされた出力に結合されてい
る。
【００３７】各内部の読み出しビット線５６1、５６2、
・・・５６Nは、それぞれ関連する選択トライ・ステイ
ト・ドライバ５２1、５２2、・・・５２Nの入力端に結
合されている。この選択トライ・ステイト・ドライバ
は、それぞれの内部読み出しビット線５６のデータを、
（それぞれの読み出しビット線構造３０の）関連する読
み出しビット線階層構造１０８の選択ビット線に伝達す
る。例えば選択トライ・ステイト・ドライバ５２1は、
内部読み出しビット線５６1から自身の入力端にデータ
を受信する。選択トライ・ステイト・ドライバ５２
1は、ｎの中の１つを選択するドライバ（この『ｎ』は
メモリ・アレイの幅『Ｎ』とは無関係であることに注
意）であり、関連する構成データ６２に従って、このド
ライバの複数の出力端１０８1の選択された出力端をド
ライブする。トライ・ステイト・ドライバ５２1をプロ
グラムする構成データは、プログラム可能リソースのプ
ログラミングに関して前に述べたように、例えばＳＲＡ
Ｍ（示されてない）によって提供される。したがって選
択トライ・ステイト・ドライバ５２1は、以降に述べる
ように適切に使用可能にされたとき、関連する構成デー
タ６２に従って、内部読み出しビット線５６のデータを
階層構造１０８1の１つのビット線に渡す。
【００３８】各選択トライ・ステイト・ドライバ５
２1、５２2、・・・５２Nは、高位アドレス入力端７２
において受信する、高位アドレス・イネーブル信号によ
ってドライブされるイネーブル入力をもつ。高位アドレ
ス・イネーブル信号がトライ・ステイト・ドライバを使
用不可にするとき、ドライバのすべての出力端は、トラ
イ・ステイト状態において高い出力インピーダンスを呈
する。代わって高位アドレス・イネーブル信号が選択ト
ライ・ステイト・ドライバを使用可能にするとき、ドラ
イバは関連する構成に従って階層構造１０８の選択され
た線にデータを伝達する。図１及び図２において、メモ
リ・サブアレイ１２1、１２2、・・・１２Mの高位アド
レス入力端は、関連するアドレス・ユニット２０1、２
０2、・・・２０Mにそれぞれの相互接続７２1、７２2、
・・・７２Zを介して結合されている。したがってＦＰ
ＭＡ１０は、適切なアドレス指定データに従って、どの
メモリ・サブアレイ１２が関連する読み出しビット線階
層構造１０８にデータを伝達するのか選択できる。読み
出し回路５２の代替実施例は、以降に説明される。
【００３９】メモリ・サブアレイ１２へのデータの書き
込みに関係する回路は、上記の読み出し回路と類似して
いる。メモリ・セルの各列は、関連する内部書き込みビ
ット線５８1、５８2、・・・５８Nをもつ。各内部書き
込みビット線は、メモリ・セルの関連する列のそれぞれ
のセルのゲート制御された入力端に結合されている。例
えば第１列の内部書き込みビット線５８1は、メモリ・
セル４８1,1、４８2,1、・・・４８M,1それぞれのゲー
ト制御された入力端に結合されている。データがメモリ
・サブアレイ１２に書き込まれるとき、アドレス指定さ
れて選択されたワード線ＷＷＬ1、ＷＷＬ2、・・・ＷＷ
ＬMに従って、メモリ・セルの所定のワードにデータが
転送される。例えばフィールド・プログラマブル・メモ
リ・アレイ１０が、第２行のワード線ＷＷＬ2をドライ
ブするアドレスを受信すると想定すると、メモリ・セル
の第２行はそれに従って選択され、関連する書き込みビ
ット線５８1、５８2、・・・５８Nのデータを受信す
る。各ビット線５８は、マルチプレクサ５４を用いて、
関連する階層構造１１８からドライブされる。
【００４０】代替的なメモリ・ロード操作は、プログラ
ミングを含む。『プログラミング』の語は本文では、ア
レイのメモリ・セル４８の『初期化』、及びＦＰＧＡ／
ＦＰＭＡの構成ビットの構成を行うことの双方について
述べるときに用いる。当分野に知識を持つ当業者は、本
文の文脈から『プログラミング』の語がどのような場合
に用いられているか認識するはずである。所定のメモリ
・サブアレイ１２の選択行は、関連するプログラム・ビ
ット線３６、即ちＰＢＬ1、ＰＢＬ2、・・・ＰＢＬNの
プログラム・データをロードされる。メモリ・セルの選
択行は、関連するプログラム・ワード線ＰＷＬ1、ＰＷ
Ｌ2、・・・ＰＷＬNに従って選択される。図１におい
て、ＦＰＧＡの例えば状態マシン（示されてない）は、
状態マシン・アクセス・ポート２４及びプログラム・ビ
ット線３６、即ちＰＢＬ1、ＰＢＬ2、・・・ＰＢＬNを
介してプログラミング（初期化）データをＦＰＭＡに送
り、このデータ経路は、ＦＰＭＡにプログラム・データ
を書き込むためのより直接的な経路を提供する。
【００４１】ＦＰＭＡ内のＬＩＦＯ、ＦＩＦＯ、又はデ
ータ・ロールオーバ機能を使用可能にするために、メモ
リ・スタックがＦＰＭＡ内で構成され、データの垂直方
向のシフトがスタック上、スタック内、又はスタック外
で行われる。以降に更に詳しく説明されるように、２つ
のタイプのＬＩＦＯ／ＦＩＦＯ操作が開示されており、
それらは物理的なもの、及び論理的なものである。物理
的なＬＩＦＯ／ＦＩＦＯ操作では、データは関連するメ
モリ・スタック内を実際に垂直方向に転送される。論理
的なＬＩＦＯ／ＦＩＦＯ操作では、それぞれのメモリ・
セルのデータは固定されたままであり、実効的なプッシ
ュ／ポップ・スタック機能を実行するに際して、書き込
み及び読み出しメモリ位置を常時把握するために、アド
レス・ポインタ／カウンタが用いられる。物理的なＬＩ
ＦＯ／ＦＩＦＯの実施例の記述を続けると、プッシュ入
力ＰＵＳＨＩ１、ＰＵＳＨＩ２、・・・ＰＵＳＨＩＮ
は、メモリ・サブアレイ１２のそれぞれの列の一番下の
メモリ・セルに結合されている。例えばメモリ・セル４
８1,1は列１のプッシュ入力（ＰＵＳＨＩ１）に接続さ
れ、関連するスタック上にプッシュされる所定のデータ
・ビットを受信する。関連するメモリ・サブアレイ１２
が、構成されたＦＩＦＯ／ＬＩＦＯスタックの中にある
（即ち中間に存在するサブアレイである）とき、このサ
ブアレイは、隣接するサブアレイから（関連するビット
線経路指定マトリクスを介して）プッシュ・データを受
信する。代わって所定のメモリ・サブアレイが、構成さ
れたスタックの最初のメモリ・サブアレイであるとき、
このサブアレイは、構成されたスタックの上部から関連
するラップアラウンド相互結合３４’を介して、又は代
わって外部のソースから第１の入出力バス２６を介し
て、のいずれかでプッシュ・データを受信する。
【００４２】データが所定のメモリ・サブアレイにプッ
シュされるとき、オーバーフローしたデータは、転送セ
ル５０M,1、５０M,2、・・・５０M,Nによってメモリ・
サブアレイからシフト・アウトされ、関連するプッシュ
出力ＰＵＳＨＯ１、ＰＵＳＨＯ２、・・・ＰＵＳＨＯＮ
上に送出される。所定のメモリ・サブアレイが、ＦＰＭ
Ａ１０の構成スタックの内部にある（即ち中間に存在す
る）ときは、所定のメモリ・サブアレイからプッシュ・
アウトされたオーバーフロー・データは、介在する経路
指定ビット線マトリクス１４を介して構成されたスタッ
ク内の次の隣接するメモリ・サブアレイに、伝達され
る。代わってメモリ・サブアレイが構成されたスタック
の最上部にあるときは、オーバーフローしたデータは、
ロールオーバ機能に従ってラップ・アラウンド相互結合
３４’を介して、一番下のメモリ・サブアレイに伝達さ
れるか、又はＦＩＦＯ機能に従ってスタックから送出さ
れるかのいずれかである。
【００４３】ＦＰＭＡの垂直スタック中を下方向にデー
タをシフトさせるのは、垂直スタック中を上方向にデー
タをプッシュすることと同様であるが、例外はメモリ・
サブアレイ１２が、多数の列の最上部において関連する
ポップ入力ＰＯＰＩ１、ＰＯＰＩ２、・・・ＰＯＰＩＮ
を介してデータを受信することである。更にスタック中
を下方向にデータを伝達したとき、オーバーフロー・デ
ータは所定のメモリ・サブアレイの一番下から、それぞ
れの列の関連するポップ出力ＰＯＰＯ１、ＰＯＰＯ２、
・・・ＰＯＰＯＮを介して送出される。ポップ出力は、
適切に構成されたスタック内で介在する経路指定ビット
線マトリクスを介して、隣接するメモリ・サブアレイの
関連するポップ入力に結合される。一番下のメモリ・サ
ブアレイにおいて、構成されたメモリ・スタックからポ
ップ・アウトされたデータは、ロールオーバ機能に従っ
て関連するラップ・アラウンド相互結合３４’を介して
スタックの最上部に渡されるか、又はそれに代わって第
１の入出力バス２６に渡されるかのいずれかである。メ
モリ・サブアレイ１２の多数の列内でのデータの垂直方
向の移動を可能にするために、各転送セル５０は、第１
及び第２の位相ポップ・クロック、ＰＯＰＣＬＫ１、Ｐ
ＯＰＣＬＫ２をそれぞれ入力３７３及び３７４において
受信し、更に第１及び第２の位相プッシュ・クロック、
ＰＵＳＣＬＫ１、ＰＵＳＣＬＫ２をそれぞれ入力３７６
及び３７８において受信する（これらのすべてのクロッ
クは、図４及び図６においてまとめてクロック３８０と
して表示されている）。本文において前に説明したよう
に、本発明の１実施例においては、ＦＰＭＡメモリ・ス
タック内で垂直方向のデータの転送は行われず、したが
って、多数のプッシュ/ポップ相互接続、転送セル、及
び関連するプッシュ/ポップ・クロックは必要ない。
【００４４】メモリ・サブアレイ１２内でデータを転送
するもう１つの方法（本発明の特定の代替実施例に従
う）は、直列に接続されたメモリ・セル４８のチェーン
を通じて直列にデータをシフトする方法を含む。第１
行、第１列のメモリ・セル４８1, 1は、関連するメモリ
・サブアレイ１２に対するスキャン入力、ＳＣＡＮＩＮ
を提供する直列入力をもつ。最終行Ｍ、最終列Ｎに存在
するメモリ・セル４８M,Nは、メモリ・サブアレイ１２
に対するスキャン出力、ＳＣＡＮＯＵＴを提供する直列
出力をもつ。両メモリ・セル間の直列データ・リンク
が、この両者以外の直列に接続されたメモリ・セル間に
設けられ、この中で各メモリ・セルからの直列出力端
は、隣接する下流のメモリ・セルそれぞれの直列入力端
に結合される。例えばメモリ・セル４８1,1は、自身の
直列出力端をメモリ・セル４８1,2の直列入力端に結合
させ、同様にメモリ・セル４８1,Nは、自身の直列出力
端をメモリ・セル４８2,1の直列入力端に結合させてい
る。本発明のここに説明する特定の実施例では、各メモ
リ・セルは、それぞれの行の中で直列に結合され、各行
の最後のメモリ・セルは、隣接する行の最初のメモリ・
セルに結合されている。代替的には、各メモリ・セル
を、それぞれの列の中で直列に結合させることも可能で
ある。図１及び図４において、ＦＰＭＡ内でメモリ・セ
ルの直列ストリングを連続させるに際し、隣接するメモ
リ・サブアレイのスキャン出力ＳＣＡＮＯＵＴ、及びス
キャン入力ＳＣＡＮＩＮが相互結合され、単一の連続す
る直列のスキャン・チェーンがＦＰＭＡ全体の中に設け
られる。例えばメモリ・サブアレイ１２1は、自身のス
キャン出力を直列接続７０を介してメモリ・サブアレイ
１２2のスキャン入力に結合させている。データの直列
スキャン・シフト操作は、第１及び第２の位相スキャン
・クロックＳＣＡＮＣＬＫ１、ＳＣＡＮＣＬＫ２を順序
づける適切なクロック・パルスそれぞれを、入力端３０
１において受信することによって行われる。これらのク
ロックは、各メモリ・セルをドライブする目的で結合さ
れている（示されてない）。繰り返し述べるが、スキャ
ン・チェーンの実施例は、本文で開示されているＦＰＭ
Ａの代替的なオプションの実施例に過ぎない。
【００４５】図６に戻って、各メモリ・サブアレイ１２
はリセット入力端３０２ももち、リセット信号ＲＥＳＥ
Ｔを受信する。リセット入力端は、サブアレイ内の各メ
モリ・セルのリセットに結合され（示されてない）、リ
セット信号の適切なパルスに応じたすべてのメモリ・セ
ルのリセットを可能にしている。
【００４６】メモリ・セル及びオプションの転送セルに
ついては、本文の以降に更に詳細に説明される。
【００４７】（３）メモリ・セル 図８に典型的なメモリ・セル４８が描かれている。セル
４８はデータを保持するための第１のラッチ７４をも
つ。第１のラッチ７４は、例えば、静的なメモリ・ユニ
ットを設ける２つの適切に交差結合された反転回路素子
を含む。第１のラッチ７４は不安定側面７３、及び安定
側面７５をもつ。第１のラッチ７４の不安定側面７３
が、第２の同様なラッチの安定側面７５によってドライ
ブされたとき、第１のラッチは、自身の不安定側面を第
２のラッチの安定側面に対応させてそれに合わせる。以
降不安定側面は入力端と呼び、安定側面は出力端と呼
ぶ。（本発明の範囲を逸脱しないで、ＲＡＭ、ＤＲＡ
Ｍ、ＰＲＯＭなどを含んだ他のメモリ・セル構成を提供
することも可能である。）
【００４８】第１のラッチ７４の入力端７３（不安定側
面）は、さまざまなゲート制御された出力端に接続され
ており、それぞれのソースからのデータを選択して受信
する。フィールド・プログラマブル・メモリ・アレイ内
でワードからワードに垂直方向にデータ・シフトが行わ
れる、本発明の物理的なＬＩＦＯ／ＦＩＦＯ実施例にお
いては、プッシュ入力、ＰＵＳＨＩＮ、及びポップ入
力、ＰＯＰＩＮそれぞれが第１のラッチ７４の入力端７
３に結合されている。これらのプッシュ入力及びポップ
入力は、関連する下側の転送セル、及び上側の転送セル
それぞれによってドライブされる。（これらの転送セル
は、適切なプッシュ／ポップ・クロック操作によって選
択的にイネーブルにされるゲート制御された出力を含
む。転送セルについては本文で以降に更に詳細に説明さ
れる。）例えばメモリ・セル４８のプッシュ入力端ＰＵ
ＳＨＩＮは、同じ列内でその下に位置する転送セルの安
定側面のプッシュ出力端から、プッシュ・データを受信
する。一方において、メモリ・セル４８のポップ入力端
ＰＯＰＩＮは、同じ列内でその上に位置する転送セルの
安定側面からのポップ出力端によってドライブされる。
【００４９】第１のラッチ７４の安定側面からの出力端
７５は、直接のプッシュ出力、ＰＵＳＨＯＵＴ、及びポ
ップ出力それぞれを提供し、同じ列内の上側の転送セル
及び下側の転送セルそれぞれをドライブする。メモリ・
セル４８のプッシュ出力端は、スタック上部に隣接する
転送セルの不安定側面をドライブし、一方でメモリ・セ
ル４８のポップ出力端は、スタック下部に隣接する転送
セルの不安定側面をドライブする。繰り返し述べるが、
前に説明したように、メモリ・アレイ内で垂直方向のデ
ータのシフト操作が行われない本発明の特定の実施例に
おいては、メモリ・セル４８に対してプッシュ／ポップ
入力端及びプッシュ／ポップ出力端は設けられてない。
【００５０】ＭＯＳＦＥＴ７８は、第１のラッチ７４の
入力端７３と、プログラム・ビット線３６（図２を参
照）のプログラム・ビット線ＰＢＬとの間の通過ゲート
の役割をする。ＭＯＳＦＥＴ７８は、プログラム・ワー
ド線ＰＷＬを介して自身のゲートがドライブされてイネ
ーブルにされたとき、プログラム・ビット線ＰＢＬを入
力端７３に選択的に相互結合させ、ラッチ７４にプログ
ラミング・データをロードする。（繰り返すが、本文の
文脈においては、プログラミングはＦＰＭＡ１０の構成
ではなく、メモリ・セル４８の初期化のことを指す。）
【００５１】ＭＯＳＦＥＴ８０は、直列入力端ＳＩと第
１のラッチ７４の入力端７３との間の通過ゲートの位置
に結合されている。ＭＯＳＦＥＴ８０のゲートは第１の
位相スキャン・クロックＳＣＡＮＣＬＫ１によってドラ
イブされ、このクロックは、ＭＯＳＦＥＴを選択的にイ
ネーブルにし、スキャン入力端ＳＩを入力端７３に結合
し、直列データを第１のラッチ７４に伝達する。
【００５２】オプションの直列スキャン操作に関連した
素子に連続させるために、ＭＯＳＦＥＴ８６のチャネル
は、第１のラッチ７４の出力端７５と、第２のラッチ７
６の不安定側面入力端との間に結合されている。（本文
で使用されている『ラッチ』の語は、データ記憶機能を
もつ回路を広く一般的に示している。）ＭＯＳＦＥＴ８
６のゲートは、第２の位相スキャン・クロックＳＣＡＮ
ＣＬＫ２によってドライブされ、第１のラッチ７４と第
２のラッチ７６との間でデータを選択的に伝達する。第
２のラッチ７６の出力端は、メモリ・セル４８の直列出
力ＳＯを提供し、この出力は、関連する直列チェーン内
の次のメモリ・セルの直列入力端をドライブする。例え
ば図７に示す第１のメモリ・セル４８1,1は自身の直列
入力端ＳＩにおいて直列入力データを受信する。第１の
位相スキャン・クロックは、直列入力データをメモリ・
セルの第１のラッチ７４に伝達するためのパルスを供給
する。同時に第１の位相スキャン・クロックのパルスは
また、直列のスキャン・チェーン内の連続するメモリ・
セル、例えば４８1,2をイネーブルにし、関連する直前
のメモリ・セル、例えば４８1,1の直列出力端ＳＯから
受信した直列入力データをラッチする。続いて第２の位
相スキャン・クロックは、メモリ・セルのそれぞれの第
１のラッチ７４から関連する第２のラッチ７６へのデー
タ転送をイネーブルにするパルスを提供する。このよう
にして、メモリ・セル４８の直列に接続されたスキャン
・チェーンを通して、データを直列に移動させる。
【００５３】ＭＯＳＦＥＴ８２は、書き込みビット線Ｗ
ＢＬと第１のラッチ７４の入力端７３との間の選択的結
果を行う。このゲートは書き込みワード線ＷＷＬに結合
され、書き込みイネーブル信号を受信する。イネーブル
にされたとき、ＭＯＳＦＥＴ８２は書き込みビット線Ｗ
ＢＬを入力端７３に相互結合させ、第１のラッチ７４に
データを書き込む。図６及び図７を参照して前に説明し
たように、メモリ・セル４８の書き込みビット線ＷＢＬ
は、関連する内部の列の書き込みビット線５８に接続さ
れ、一方で書き込みワード線ＷＷＬは、関連するアドレ
ス・ユニット２０によってアドレス指定されてドライブ
される。内部の書き込みビット線５８のデータは、関連
する書き込みワード線ＷＷＬが、関連するアドレス・ユ
ニット２０に従ってアドレス指定して選択されるとき
（図１、図２、図４を参照）、ＭＯＳＦＥＴ８２を介し
て第１のラッチ７４に転送される。
【００５４】ＭＯＳＦＥＴ８４は、接地と第１のラッチ
７４の入力端７３との間に自身のチャネルを直列に結合
させている。ＭＯＳＦＥＴ８４のゲートはリセット信号
ＲＳＴによってドライブされ、この信号は、入力端７３
を接地に選択的に結合させる。このリセット状態の間に
第１のラッチ７４のデータはクリアされる。代わりに、
ここでは示されてないが、ＭＯＳＦＥＴ８４は、入力端
７３を正極性の電源に選択的に結合させ、リセット状態
の間に第１のラッチを反対の状態にセットすることもあ
る。
【００５５】バッファ８８（多くの場合反転回路）は、
自身の入力端を第１のラッチ７４の出力端７５に結合さ
せ、選択的にゲート制御されたＭＯＳＦＥＴ９０をドラ
イブする。ＭＯＳＦＥＴ９０は自身のチャネルをバッフ
ァ８８の出力端と関連する列の内部の読み出しビット
線、ＲＢＬ、例えば図６、図７の内部の読み出しビット
線５６1、との間に配置し、ＭＯＳＦＥＴ９０のゲート
は読み出しワード線ＲＷＬに結合され、読み出しイネー
ブル信号を受信してバッファ８８の出力端を読み出しビ
ット線ＲＢＬに選択的に結合させ、その結果メモリ・セ
ル４８から関連する内部読み出しビット線５６にデータ
を伝達する。図１、２、４、６、７、８において、関連
するアドレス・ユニット２０は、アドレス・バス２８か
ら読み出しアドレスを受信し、読み出しワード線２９８
から所定の読み出しワード線ＲＷＬをアドレス指定して
選択する。関連する行に存在するメモリ・セル４８のす
べての通過ゲート、ＭＯＳＦＥＴ９０は、同時にイネー
ブルにされ、セルのデータをそれぞれの内部読み出しビ
ット線５６に伝達する。
【００５６】したがって、メモリセル４８は複数の入力
ポート、即ちＰＵＳＨＩＮ、ＰＯＰＩＮ、ＰＢＬ、Ｓ
Ｉ、ＷＢＬ、及びＲＳＴをもち、これらの入力から第１
のラッチ７４を更新するためのデータを受信する。同様
にメモリ・セル４８は複数の出力ポート、即ちＳＯ、Ｒ
ＢＬ、ＰＵＳＨＯＵＴ、及びＰＯＰＯＵＴをもち、ここ
に記憶されていたデータを送出する。
【００５７】前記のメモリ・セル実施例において、第２
のラッチ７６は、もっぱらＬＳＳＤの直列スキャン操作
に関連づけられた。図９に示された代替の構成において
は、メモリ・セル４８’はその中に２つのデータ・ビッ
トの記憶を許容し、メモリ密度の改善をもたらしてい
る。しかしこの代替のメモリ・セル構成４８’は、直列
スキャン機能を弱めている。直列スキャン操作に関連す
る二重位相クロック動作の必要性のため、メモリ・セル
４８’当り１つのデータ・ビットのみが直列スキャン機
能に利用できる。
【００５８】この代替のメモリ・セル構成においては、
第２のラッチ７６は第２のプッシュ、ポップ、プログラ
ム、書き込み、及びリセットの入力端を含み、これらの
入力端は関連するプッシュ、ポップ、プログラム、書き
込み及びリセットのイネーブル信号に従って、第２のラ
ッチ７６の入力端７３’に選択的に結合される。プッシ
ュ／ポップのイネーブル信号（図９に示されてない）
は、実際にそれぞれ隣接する転送セルに存在することに
注意されたい。第２のラッチ７６の出力端７５’は、同
様に第２の読み出し、プッシュ、及びポップの出力を、
共通の読み出し、プッシュ、及びポップのイネーブル出
力信号それぞれに従ってドライブする。したがって、代
替のものとして構成されたメモリ・セル４８’は、直列
スキャン操作の間には前に述べたと同様に動作し、しか
し一方で他の記憶機能の面では、付加された記憶密度を
提供する。（４）転送セル 図６、図７を参照して前に説明したように、転送セル５
０は、メモリ・セルの列を垂直に上方向に、又は下方向
にそれぞれデータをシフトする。図１０において、輸送
セル５０は転送ラッチ９２を含み、このラッチは安定側
面の出力端９６、及び不安定側面の入力端９４をもつ。
不安定側面の入力端９４が、安定側面の出力源、例えば
所定のメモリ・セル４８（図８参照）の第１のラッチ７
４の出力端７５からデータを受信したとき、転送ラッチ
９２は、自身の不安定側面の入力端９４で受信したデー
タに従って、自身の安定側面の出力端９６を更新する。
ＭＯＳＦＥＴ９８及びＭＯＳＦＥＴ１００は、転送ラッ
チ９２と共に２つの垂直方向に隣接するメモリ・セル間
でデータを上方へシフトさせる。ＭＯＳＦＥＴ９８のチ
ャネルは、転送ラッチ９２の入力端９４とプッシュ入力
ノード９７との間に配置される。ＭＯＳＦＥＴ９８のゲ
ートは、第１の位相プッシュ・クロック、ＰＵＳＨＣＬ
Ｋ１によってドライブされ、その結果、プッシュ入力９
７を転送ラッチ９２の不安定側面入力端９４に選択的に
結合させる。したがって、自身の下のメモリ・セル４
８、例えばメモリ・セル４８1,1のプッシュ出力端によ
って供給されたデータは、ＭＯＳＦＥＴ９８が、第１の
位相プッシュ・クロック、ＰＵＳＨＣＬＫ１によってイ
ネーブルにされたとき、転送ラッチ９２に転送される。
第２のステップにおいて、第２の位相プッシュ・クロッ
ク、ＰＵＳＨＣＬＫ２はＭＯＳＦＥＴ１００をイネーブ
ルにし、その結果、転送ラッチ９２の安定側面の出力端
９６からプッシュ出力、ＰＵＳＨＯＵＴ９９にデータを
伝達し、このプッシュ出力は、同じ列内で関連づけられ
た上に隣接するメモリ・セル、例えばメモリ・セル４８
2,1のプッシュ入力端をドライブする。
【００５９】同様に、ＭＯＳＦＥＴ１０２及びＭＯＳＦ
ＥＴ１０４は、第１及び第２の位相ポップ・クロック、
ＰＯＰＣＬＫ１、及びＰＯＰＣＬＫ２それぞれによって
ドライブされたとき、１つのメモリ・セルから垂直方向
でその下に隣接するメモリ・セルに下方向へのデータ転
送を行う。ＭＯＳＦＥＴ１０２のチャネルは、転送ラッ
チ９２の不安定側面入力端９４とポップ入力ノード１０
１との間に配置され、このポップ入力ノードは、同じ列
内の垂直方向でその上に隣接するメモリ・セルのポップ
出力端に結合されている。ＭＯＳＦＥＴ１０２のゲート
は第１の位相ポップ・クロック、ＰＯＰＣＬＫ１によっ
てドライブされ、その結果、ノード１０１を転送ラッチ
９２の入力端９４に選択的に結合させ、垂直方向でその
上に隣接するメモリ・セルからラッチ９２にポップ・デ
ータの転送を可能にする。ＭＯＳＦＥＴ１０４のゲート
は第２の位相ポップ・クロック、ＰＯＰＣＬＫ２によっ
てドライブされ、その結果、転送ラッチ９２の安定側面
出力端９６をポップ出力ノード１０３に選択的に結合さ
せ、転送ラッチ９２から垂直方向でその下に隣接するメ
モリ・セルへのデータ伝達を可能にしている。例えば転
送セル５０1,1（図７参照）は、第１の位相ポップ・ク
ロックが関連するＭＯＳＦＥＴ１０２をイネーブルにし
たとき、メモリ・セル４８2,1（示されてない）のポッ
プ出力端からデータを受信する。転送セル５０1,1は引
き続いて、第２の位相ポップ・クロックによって関連す
るＭＯＳＦＥＴ１０４がイネーブルにされたとき、この
データをメモリ・セル４８1,1のポップ入力端に転送す
る。プッシュ・クロックとポップ・クロックのいずれも
が正（オン）でないとき、転送セルの各ＭＯＳＦＥＴ素
子は開放回路、高インピーダンスのトライ・ステイト出
力状態を呈する。 前記のように、本発明の特定の実施
例においては、それぞれのメモリ・サブアレイ内で垂直
方向のデータ・シフト操作が行われず、したがって転送
セル５０はＦＰＭＡ１０内に存在しない。
【００６０】今までメモリ・サブアレイ１２の多数の構
成要素を開示したが、本発明開示の次の項では、ＦＰＭ
Ａ１０の多数のメモリ・サブアレイにデータを送り、又
はそこからデータを受信する経路指定に関連した、その
他のプログラム可能リソースについて説明する。
【００６１】（５）ビット線経路指定マトリクス 図１〜図３、及び図１１〜図１５において、ＦＰＭＡ１
０の各ビット線経路指定マトリクス１４は、多数のビッ
ト線構造３０、３２、３４、３６の中から特定のデータ
線を選択し、その結果、データを第２の入出力バス３８
に伝達する。ビット線経路指定マトリクス１４は、読み
出しビット線スイッチング・マトリクス部１０６（図１
１参照）、書き込みビット線スイッチング・マトリクス
部１１６（図１２参照）、プッシュ・スイッチング・マ
トリクス部１２６（図１３参照）、ポップ・スイッチン
グ・マトリクス部１３６（図１４参照）、及びプログラ
ミング・ビット線スイッチング・マトリクス部１４６
（図１５参照）を含む。これらのスイッチング・マトリ
クス部のそれぞれは、関連するメモリ・サブアレイの読
み出し、書き込み、プッシュ、ポップ、及びプログラミ
ングそれぞれのデータ線構造３０、３２、３４、及び３
６のデータをそれぞれ経路指定し、第２の入出力バス３
８、又は垂直方向に隣接するメモリ・サブアレイの対応
するデータ線構造にデータを送る。
【００６２】読み出しビット線スイッチング・マトリク
ス部１０６（図１１参照）は、Ｎ個のスイッチング・マ
トリクス素子１１４1〜１１４Nを含み、ここでＮは、メ
モリ・サブアレイ１２に関連したデータ・ワード幅内の
ビット数に等しい。スイッチング・マトリクス素子１１
４のそれぞれは、関連する読み出しビット線階層構造１
０８1〜１０８Nの特定の階層レベルの読み出しビット線
を、関連する読み出しビット線相互接続１１０1〜１１
０Nに選択的に結合させ（例えば図２において、読み出
し線４０への相互結合を入出力経路指定マトリクス１６
Z+1に接続する）、その結果、関連する読み出しデータ
を対応する入出力経路指定マトリクス１６に伝達する。
更に各スイッチング・マトリクス素子１１４は、関連す
る読み出しビット線階層構造１０８の第１階層の読み出
しビット線Ｈ１を、関連する隣接したメモリ・サブアレ
イの対応する第１階層の読み出しビット線１１２1〜１
１２Nに選択的に結合させるためプログラム可能であ
る。
【００６３】同様に図１２に示されている書き込みビッ
ト線スイッチング・マトリクス部１１６は、Ｎ個の書き
込みビット線スイッチング素子１２４1〜１２４Nをも
ち、第２の入出力バス３８から、関連する入出力経路指
定マトリクス１６を介して、関連する書き込みビット線
階層構造１１８1〜１１８Nの選択線に選択的にデータの
経路指定を行う。書き込みビット線スイッチング素子１
２４1〜１２４Nは、相互接続１２０1〜１２０N（例え
ば、図２の入出力経路指定マトリクス１６Z+1から出る
書き込み線４２からの相互結合）を、関連する書き込み
ビット線階層構造１１８1〜１１８Nの選択された階層の
書き込みビット線に選択的に結合させる。更に各書き込
みスイッチング・マトリクス素子１２４は、自身の関連
するメモリ・サブアレイ１２に最も近い書き込みビット
線階層構造１１８の、第１の階層の書き込みビット線
を、垂直方向に隣接するメモリ・サブアレイ１２の対応
する第１の階層の書き込みビット線１２２1〜１２２
Nに、選択的に相互結合させる。
【００６４】図１３に移って、プッシュ・スイッチング
・マトリクス部は１２６は、Ｎ個のプッシュ・スイッチ
ング・マトリクス素子１３４1〜１３４Nをもち、所定の
メモリ・サブアレイ１２のプッシュ・データ線を、関連
する相互接続１３０1〜１３０N（即ち、図２の相互結合
プッシュ線４４）に選択的に相互結合させ、その結果、
入出力経路指定マトリクス１６を介して、第２の入出力
バス３８から所定のメモリ・サブアレイ１２に関連する
スタックにデータを伝達する。プッシュ・スイッチング
・マトリクス素子１３４は、プッシュ出力、１２８1〜
１２８Nをプッシュ入力、１３２1〜１３２Nそれぞれに
相互結合するために交互にプログラム可能であり、その
結果、垂直方向で下に隣接するメモリ・サブアレイから
受信したプッシュ・データを、所定のメモリ・サブアレ
イに伝達することを可能にしている。したがって、各メ
モリ・サブアレイ１２は、第２の入出力バス３８から入
出力経路指定マトリクス１６及び相互接続１３０を介し
て、又は垂直方向で下に隣接するメモリ・サブアレイか
ら関連する相互接続１３２を介して、のいずれかを選択
してプッシュ・データを、受信する。
【００６５】図１４のポップ・スイッチング・マトリク
ス部１３６は、プッシュ・スイッチング・マトリクス部
１２６と同様であるが、これとは反対の方法で動作し、
データをプッシュするときとは対照的に関連するメモリ
・サブアレイ１２からデータをポップする。ポップ出力
１４０1〜１４０Nは、関連する入出力経路指定マトリク
ス１６を介して、第２の入出力バス３８にポップ・デー
タの伝達（図２の対応する相互結合ポップ線４６を経由
する）を可能にする。第２のポップ出力１４２1から１
４２Nは、垂直方向で下に隣接するメモリ・サブアレイ
の関連するポップ入力への結合を可能にする。ポップ入
力１３８1〜１３８Nは、関連するメモリ・サブアレイの
ポップ出力に結合され、サブアレイのスタックからポッ
プされたデータを受信する。各スイッチング・マトリク
ス素子１４４は関連する構成データに従って動作し、関
連するポップ入力１３８を、第２の入出力バス３８にポ
ップ・データを送るためにポップ出力１４０に、又は第
２のポップ出力１４２に、のいずれかに選択して結合す
る。
【００６６】図１５に示したプログラミング・ビット線
スイッチング・マトリクス部１４６は、１つのメモリ・
サブアレイのプログラミング・ビット線１５０1〜１５
０Nと、隣接するメモリ・サブアレイのプログラミング
・ビット線それぞれとの間の、主として選択的相互接続
１５２1〜１５２Nを含み、又１つの好ましい実施例にお
いては、単純な実線の接続を含む。代替的に、垂直スタ
ックの第１のビット線経路指定マトリクス１４1におい
て、プログラミング・ビット線・スイッチング・マトリ
クス部１４６は、状態マシン・アクセス・ポート２４の
プログラム・ビット線と、メモリ・サブアレイ１２1と
の間の選択的な相互結合を行う。マトリクス部１４６の
入力端１５０1〜１５０Nは、下に隣接するサブアレイか
ら、又は代替的に状態マシン・アクセス・ポート２４か
らデータを受信するために結合される。ビット線経路指
定マトリクス１４の出力端１４８1〜１４８Nは、プログ
ラミング・ビット線構造３６（図２参照）のそれぞれの
配線に結合され、関連するメモリ・サブアレイ１２にデ
ータを送る。選択的相互接続１５２1〜１５２Nは、関連
する構成データに従って、入力端１５０と関連する出力
端１４８との間を選択的に結合する。代替法として、こ
れらの選択的相互接続は単純な実線配線接続となる。
【００６７】前記でビット線経路指定マトリクス１４を
大まかに説明したが、次の項では、ビット線経路指定マ
トリクスの多数のスイッチング・マトリクス素子をより
詳しく説明する。
【００６８】（６）読み出しビット線スイッチング素子 図１６において読み出しビット線スイッチング・マトリ
クス素子１１４は、複数の入力をもち、これらの入力
は、メモリ・サブアレイの所定列のメモリ・セル用であ
る、関連する読み出しビット線階層構造１０８の多数階
層の読み出しビット線、ＲＢＬH1、ＲＢＬH2、・・・Ｒ
ＢＬHXに結合されている。スイッチング・マトリクス１
１４は、特定の階層のビット線を選択し、第２の入出力
バスへのデータを受信する。メモリ・セルの所定列用の
読み出しビット線階層構造１０８は、第１階層の読み出
しビット線ＲＢＬH1、第２階層の読み出しビット線ＲＢ
ＬH2、及びグローバル階層の読み出しビット線ＲＢＬHX
に至るまでの付加された階層の読み出しビット線を含
む。一般に第１階層の読み出しビット線ＲＢＬH1は、単
一のメモリ・サブアレイ１２のメモリ・セルの１列に関
連づけられる。選択カプラ１５４は、好ましくはＭＯＳ
ＦＥＴであり、１つのメモリ・サブアレイの第１階層の
読み出しビット線ＲＢＬH1を出力端１１２に相互接続す
るために、選択的にプログラム可能であり、この出力端
は、垂直方向で隣接するメモリ・サブアレイの対応する
第１階層の読み出しビット線に結合されている。ＭＯＳ
ＦＥＴ１５４のゲートは、構成データ１５６に従ってド
ライブされる。選択的相互接続１５８、例えばマルチプ
レクサは、入力端の１つを出力端１１０に選択的に結合
させ、自身の構成データ１６０に従って、関連する入出
力経路指定マトリクス１６及び第２の入出力バス３８に
読み出しデータを伝達する。マルチプレクサ１５８の入
力端は、読み出しビット線階層構造１０８の階層ビット
線それぞれに結合されており、これらのビット線には、
垂直方向に隣接するメモリ・サブアレイの関連する第１
階層の読み出しビット線１１２も含まれる。繰り返す
が、本発明開示の図において、×の字を囲む円、例えば
１５６及び１６０は、構成データを表しており、これら
の構成データは構成される素子に関連するドライブ信号
を提供する。
【００６９】読み出しビット線構造の構成に役立つよう
に、双方向のマルチプレクサ１６２及び１６４が、多数
の階層の読み出しビット線間に選択的な双方向の相互結
合を提供する。例えば上位階層の読み出しビット線ＲＢ
ＬH2、及びＲＢＬHXは、その構成データに従ってマルチ
プレクサ１６４を介して所定のメモリ・サブアレイ１２
の第１階層の読み出しビット線ＲＢＬH1に、選択的に結
合されるか、又はその構成データに従ってマルチプレク
サ１６２を介して垂直方向に隣接するメモリ・サブアレ
イの第１階層の読み出しビット線１１２に、選択的に結
合される。上記のマルチプレクサのそれぞれには、入力
を選択しない構成も含まれ、その場合には入力端及び出
力端のそれぞれが、ハイ・インピーダンスの開放回路状
態に置かれることを理解されたい。
【００７０】（７）書き込みビット線スイッチング素子 図１７に示す書き込みビット線スイッチング・マトリク
ス素子１２４は、読み出しビット線スイッチング・マト
リクス素子１１４と同様であり、メモリ・サブアレイの
メモリ・セルの所定列にある書き込みビット線階層構造
１１８と、相互結合書き込み線４２（図２参照）の関連
する相互接続１２０との間に選択的な相互結合を行い、
その結果、関連する入出力経路指定マトリクス１６を介
して第２の入出力バス３８から受信した書き込みデータ
を経路指定する。書き込みビット線階層構造１１８は、
第１階層の書き込みビット線ＷＢＬH1を含み、このビッ
ト線は、単一のメモリ・サブアレイ１２中のメモリ・セ
ルの所定列に関連づけられている。第１階層の書き込み
ビット線ＷＢＬH1は、選択結合回路１６６によって、垂
直方向で隣接するメモリ・サブアレイの対応する第１階
層の書き込みビット線１２２に結合できる。
【００７１】入力端１２０は、関連する入出力経路指定
マトリクス１６を介して、第２の入出力バスから書き込
みデータを受信する。選択結合回路１６８、例えば１対
Ｎのドライバは、この書き込みデータをドライバの出力
端の１つに選択的に送り、これらの出力端は、垂直方向
で隣接するメモリ・サブアレイの第１階層の書き込みビ
ット線１２２を含む、書き込みビット線階層構造１１８
の書き込みビット線のそれぞれに結合されている。選択
的双方向マルチプレクサ１７０及び１７２は、書き込み
ビット線の多数階層間を選択的に双方向に相互結合す
る。例えば、第１階層の書き込みビット線ＷＢＬH1及び
１２２それぞれは選択的に結合され、１７０及び１７２
それぞれを介して、他の高い階層の書き込みビット線Ｗ
ＢＬH2及びＷＢＬHXをドライブすることができる。これ
らのマルチプレクサのそれぞれは、関連する構成データ
に従ってそれぞれの結合構成を提供する。読み出しビッ
ト線スイッチング・マトリクス素子のマルチプレクサの
場合と同様に、上記の１対Ｎのドライバ兼マルチプレク
サは、何も選択しない構成状態も含む。
【００７２】データ・ビット線階層構造に関して、ＦＰ
ＭＡ全体のメモリ・セルの所定列にある階層構造の第１
階層ビット線は、各メモリ・サブアレイの境界において
分離されている。高位階層、例えばＨ２及びＨＸのビッ
ト線は、多数のサブアレイ間に広がっている。例えば第
２階層の書き込みビット線ＷＢＬH2は、好ましくは２つ
のメモリ・サブアレイ１１２1及び１１２2を取り扱う。
ＭＯＳＦＥＴ１６６に匹敵する選択結合回路（示されて
ない）は同様に、最初の２つのメモリ・サブアレイ、例
えば１２1及び１２2に関連する第２階層の書き込みビッ
ト線ＷＢＬH2を、引き続く２つのメモリ・サブアレイ、
例えば１２3及び１２4に関連する対応した第２階層の書
き込みビット線に選択的に相互結合する。最後に最上階
層の書き込みビット線、例えばＷＢＬHXは、好ましくは
グローバル・ビット線としてすべてのメモリ・サブアレ
イを取り扱う。このような階層ビット線構造１０８及び
１１８は、フィールド・プログラマブル・メモリ・アレ
イ１０のメモリ・サブアレイの１からＮまでの列それぞ
れに対して設けられる。読み出しビット線用の階層構造
も、書き込みビット線の場合とＦＰＭＡ全体にわたって
広がっている。代替的な階層構造については以降に説明
する。
【００７３】（８）プッシュ／ポップ・スイッチング・
マトリクス素子 図１３及び図１８に示されているプッシュ・スイッチン
グ・マトリクス素子１３４は、それぞれ２つの選択結合
回路、トライ・ステイト・バッファ１７４及びＭＯＳＦ
ＥＴ１７６を含む。トライ・ステイト・バッファ１７４
は、入力端１３０と出力端１２８との間に配置されてい
る。入力端１３０は相互結合プッシュ線４４に結合さ
れ、関連する入出力経路指定マトリクス１６を介して、
第２の入出力バス３８からプッシュ・データを受信す
る。トライ・ステイト・バッファ１７４は、このバッフ
ァの構成データに従って、この受信したプッシュ・デー
タを出力端１２８に選択的に伝達し、この出力端は、関
連するメモリ・サブアレイ内の１列のプッシュ入力をド
ライブする。ＭＯＳＦＥＴ１７６は、出力端１２８と入
力端１３２との間を選択的に結合し、所定の列内で、垂
直方向で下に隣接したメモリ・サブアレイのプッシュ出
力端から受信して、関連するメモリ・サブアレイのプッ
シュ入力端にプッシュ・データを伝達する。
【００７４】図１４及び図１９に示されているポップ・
データ・スイッチング・マトリクス素子１４４は、図１
８のプッシュ・スイッチング・マトリクス素子１３４と
同様であるが、データが反対方向に流れる点は異なって
いる。ポップ入力端１３８は、関連するメモリ・サブア
レイのポップ出力端からデータを受信する。この受信し
たデータは、垂直方向で下に隣接したメモリ・サブアレ
イの対応するポップ入力端に選択的に結合されるか、又
はそれに代って、第２の入出力バス３８（図２参照）に
接続されている出力端１４０を選択的にドライブする。
トライ・ステイト・バッファ１７８は、入力端１３８と
出力端１４０との間を選択的に結合し、出力端１４０は
相互結合ポップ線４６の選択線に結合され、受信したデ
ータを入出力経路指定マトリクス１６に関連づけられた
第２の入出力バス３８に伝達する。ＭＯＳＦＥＴ１８０
は、自身の関連づけられた構成データに従って、入力端
１３８と出力端１４２との間を選択的に結合し、所定の
列内で、関連するメモリ・サブアレイのポップ出力端か
ら受信したデータを、垂直方向で下に隣接するメモリ・
サブアレイのポップ入力端に伝達する。
【００７５】本発明の中で、ＦＰＭＡ１０内でデータの
プッシュ／ポップの垂直方向のシフトが行われない実施
例では、ビット線経路指定マトリクス１４のプッシュ・
スイッチング・マトリクス部１２６、及びポップ・スイ
ッチング・マトリクス部１３６は存在しない。
【００７６】（９）プログラミング・スイッチング・マ
トリクス相互接続 図１５の選択的相互接続１５２は、好ましくは、隣り合
うメモリ・サブアレイのそれぞれのプログラム・ビット
線間の単純な接続用『配線』である。本発明の中で、Ｆ
ＰＭＡがフィールド・プログラマブル・ゲート・アレ
イ、ＦＰＧＡと一緒に用いられる特定のアプリケーショ
ンでは、ＦＰＧＡの構成論理回路に関連づけられた状態
マシンのアドレス指定機能と両立させながら、ＦＰＭＡ
のメモリ空間を拡張させるために、プログラミング・ビ
ット線が相互結合される。言い換えると、これらのプロ
グラム（初期化）ビット線の相互結合がメモリ・サブア
レイそれぞれの間に行われ、その結果、ＦＰＧＡの状態
マシンのアドレス可能空間内でアドレス指定できるＦＰ
ＭＡの領域に、プログラミング・データがアクセスでき
るようにする。ＦＰＭＡの外において、プログラム・ビ
ット線は、ＦＰＧＡの構成メモリ、例えばＳＲＡＭに構
成データを転送することに結びつけられており、このこ
とによってＦＰＧＡのプログラム可能リソースを構成す
る。したがって、ＦＰＧＡの状態マシンは、自身の構成
をプログラミングする間に、関連する相互結合１５２に
従ってイネーブルにされ、状態マシン・アクセス・ポー
ト２４及び関連するプログラム・ビット線を介して、Ｆ
ＰＭＡのメモリの内部にアクセスできる。
【００７７】前記でメモリ・サブアレイのビット線構造
のビット線を、それぞれの入出力経路指定マトリクスに
選択的に結合する方法を説明したが、本文の次の項で
は、入出力経路指定マトリクスが、選択したビット線を
第２の入出力バス３８に選択的に相互結合する方法を説
明する。
【００７８】（１０）入出力経路指定マトリクス 図１及び図２に示すように、入出力経路指定マトリクス
１６1〜１６Z+1は、関連するビット線経路指定マトリク
ス１４1〜１４Z+1それぞれによって選択された信号を経
路指定するために、相互結合線４０、４２、４４、４６
を第２の入出力バス３８の選択線に相互接続する。図２
０に示すように、各入出力経路指定マトリクス１６は、
書き込みスイッチ１８２及び読み出しスイッチ１８４を
もち、第２の入出力バス３８と相互結合線４０、４２、
４４、４６との間を交差結合させ、その結果、関連する
ビット線経路指定マトリクスに向け、又はそこから信号
を伝達する。書き込みデータは、入出力経路指定マトリ
クス１６から書き込み線相互結合４２を介して、関連す
るビット線経路指定マトリクス１４に送られる。同様に
読み出しデータ相互結合４０は、選択されたメモリ・サ
ブアレイから読み出されたデータを、入出力経路指定マ
トリクス１６に伝達する。本発明の中で、メモリ・サブ
アレイそれぞれの間で垂直方向にデータのシフトが行わ
れる実施例では、プッシュ・データは、入出力経路指定
マトリクス１６からプッシュ相互結合４４及び関連する
ビット線経路指定マトリクス１４を介して、関連するメ
モリ・サブアレイに送られる。同様にポップ・データ・
インターフェースは、ポップ相互結合４６を介して提供
される。
【００７９】入出力経路指定マトリクスの書き込みスイ
ッチ１８２は、機能上の書き込み及びプッシュ操作中
に、第２の入出力バスから、関連するビット線経路指定
マトリクスに向けデータを伝達するために用いられる。
図２０では、２つのみの書き込み入出力経路指定マトリ
クス・スイッチ１８２1、１８２2が示されており、これ
らのマトリクス・スイッチは、第２の入出力バス３８の
それぞれの階層のデータ線構造１８６1、１８６2それぞ
れから、書き込み線相互結合４２のそれぞれの書き込み
データ線にデータを結合させる。しかし実際には、Ｎ個
のそのような書き込み入出力経路指定マトリクス１８２
が用いられ、その結果、書き込み線相互結合４２のＮ本
の各線が、第２の入出力バス３８の対応する階層のデー
タ線構造１８６に選択的に結合され得ることが理解され
るであろう。同様に、ただ１つの書き込み入出力経路指
定マトリクス・スイッチ１８２Q-1が示されており、こ
のマトリクス・スイッチは、階層データ線構造１８６
Q-1からプッシュ相互結合４４の選択線にはデータを伝
達するが、実際にはＮ個のそのような書き込み入出力経
路指定マトリクス・スイッチ１８２が用いられ、相互結
合４４のＮ本の各プッシュ線を、第２の入出力バス３８
の関連するＮ個の階層データ線構造１８６に結合するこ
とが理解できる。読み出し相互結合４０、及びポップ相
互結合４６のそれぞれの信号線を第２の入出力バス３８
に相互結合するためにも、複数の同様なスイッチが設け
られている。
【００８０】第２の入出力バス３８はＱ個の階層データ
線構造１８６1、１８６2、・・・１８６Qをもつ。各階
層データ線構造１８６は、図２１に示すように複数階層
のデータ線Ｈ１0、Ｈ１1、Ｈ２、・・・ＨＸを含む。第
１階層のデータ線区分、例えばＨ１0、Ｈ１1は、メモリ
・サブアレイそれぞれに応じて拡張され、各メモリ・サ
ブアレイ毎に境界をもつ。通過ゲート１８８は好ましく
はＭＯＳＦＥＴであり、自身の関連する構成データに従
って、隣り合う第１階層のデータ線、例えばＨ１0及び
Ｈ１1間の選択的な結合を行う。所定の階層構造１８６
の第２階層のデータ線Ｈ２は、複数の関連する第１階層
のデータ線Ｈ１に沿って伸びている。階層構造１８６の
最上位階層の入出力データ線ＨＸは、自身の関連する低
位階層の入出力データ線のすべてにわたって広がり、そ
の結果、ＦＰＭＡの関連するメモリ・サブアレイのすべ
てにわたって広がるグローバル入出力データ線を提供す
る。入出力経路指定マトリクス１６の各書き込みスイッ
チ１８２は、１からＲまでのマルチプレクサ１９０1、
１９０2、・・・１９０Rを含み、これらのマルチプレク
サは、関連する相互結合ネットワーク、例えば４０、４
４などのＲ本のデータ線の１つを、特定階層の入出力デ
ータ線構造１８６に選択的に結合する。Ｒは１からＮま
での値をもつことができ、ここでＮは関連する相互結合
ネットワークの配線数に等しく、また関連するメモリ・
サブアレイのデータ幅Ｎに対応する。書き込みスイッチ
１８２のマルチプレクサ１９０は、関連する階層構造１
８６の選択された階層の入出力データ線を、関連する相
互結合ネットワーク、例えば４０、又は４４の選択デー
タ線に選択的に結合する。各マルチプレクサ１９０は、
自身の関連する構成データに従って選択的な相互結合を
行い、その中には何も選択しないケースも含まれる。
【００８１】読み出し入出力経路指定マトリクス・スイ
ッチ１８４（図２２参照）は、書き込み入出力経路指定
マトリクス・スイッチ１８２と同様のトポロジをもち、
違いは選択マルチプレクサ１９０が選択ドライバ１９２
によって置き換えられ、関連する読み出し及びポップの
相互結合４０及び４６それぞれから、第２の入出力バス
３８にデータを選択的にドライブすることである。各選
択ドライバ１９２1、１９２2、・・・１９２Rは、第２
の入出力バス３８の所定の階層構造１８６に存在する、
多数の階層のデータ線に結合される複数の出力をもつ。
選択ドライバ１９２は、関連する構成データに従った選
択的な相互結合を行う。ある種の構成状態では、選択ド
ライバ１９２はいかなる出力端もドライブせず、その場
合にすべての出力端は、開放されたトライ・ステイト状
態を呈する。一般的には１つの読み出しスイッチ１８４
に対して、Ｒ個の選択ドライバ１９２の中のただ１つ
が、関連する階層構造１８６への結合を行う。ＭＯＳＦ
ＥＴ１８８’は、前記で書き込みスイッチのＭＯＳＦＥ
Ｔ１８８として記述したものと同様に、自身の関連する
構成データに従って、第１階層のデータ線Ｈ１0とＨ１1
との間を選択的に結合する。
【００８２】本発明の中で、メモリ・サブアレイ間で垂
直方向のデータ・シフト操作が要求されないある種の実
施例では、入出力経路指定マトリクス１６のポップ及び
プッシュのリソースは存在しない。
【００８３】（１１）入出力ブロック 図１、図２、及び図２３において、各入出力ブロック１
８は、第１入出力バス２６と第２入出力バス３８との間
で選択的な相互結合を行う。繰り返すが、第２入出力バ
ス３８は、Ｑ個のそれぞれの階層の入出力データ線構造
１８６1、１８６2、・・・１８６Qを含む。所定の入出
力ブロック１８の各入出力セル１９４1〜１９４Pは、第
１入出力バス２６の特定のデータ線と第２入出力バス３
８の選択入出力データ線との間の、書き込み相互接続１
９６も含む。同様に各入出力セル１９４は、第１入出力
バス２６のある種のデータ線と第２入出力バス３８の他
の選択入出力データ線との間の、読み出し相互接続１９
８も含む。
【００８４】図２４に示すように、各入出力セル１９４
は、読み出しポート２００及び書き込みポート２３０を
持ち、読み出しポートは、第２入出力バス３８から読み
出し相互結合１９８を介して、第１入出力バス２６にデ
ータを伝達し、書き込みポートは、第１入出力バス２６
から書き込み相互結合１９６を介して、第２入出力バス
３８に逆方向にデータを伝達する。読み出しポート２０
０は、最も単純な実施例では、マルチプレクサ２０４及
び選択ドライバ２０８を含み、その場合、選択ドライバ
２０８の入力端２０２は、マルチプレクサ２０４の出力
端２０６に直接に結合されている。マルチプレクサ２０
４は、第２入出力バス３８の多数の入出力データ線に接
続されている複数の入力をもつ。一般にこれらの入出力
データ線は、第２入出力バス３８の階層構造１８６から
成る。したがって、マルチプレクサ２０４への入力端
は、それぞれの階層構造１８６に存在する多数の階層デ
ータ線に結合されており、更にマルチプレクサ２０４
は、関連する構成データによって制御され、マルチプレ
クサの所定のデータ線を選択的に結合する。選択ドライ
バ２０８は、自身の関連する構成データに従って、自身
の入力端２０２で受信したデータを用いて、読み出し相
互結合１９８の１つを選択的にドライブする。代替的に
は、選択ドライバ２０８は出力端のいずれもドライブし
ないようにプログラムされることもあり、この場合に
は、出力端は開放されたトライ・ステイト状態に保たれ
る。
【００８５】読み出しポート２００の代替の実施例で
は、マルチプレクサ２０４の出力端２０６と選択ドライ
バ２０８の入力端２０２との間に、オプションのラッチ
／極性反転回路２１０が、配置される。ラッチ／極性反
転回路２１０は、読み出しデータをラッチし、更に選択
的に極性反転を行うことを可能にする。マルチプレクサ
２０４の出力端２０６は、フリップフロップ２２２のデ
ータ入力端、反転回路２２８、及びマルチプレクサ２２
４の第１選択入力端（２２６を経由）に結合されてい
る。マルチプレクサ２２４は、フリップフロップ２２２
の正常出力及び反転出力を第２及び第３の選択入力端そ
れぞれで受信し、更に反転回路２２８の出力端でドライ
ブされる第４の選択入力端をもつ。マルチプレクサ２２
４は、関連する構成データに従って、自身の選択入力端
の１つを選択ドライバ２０８の入力端２０２に結合させ
る。その結果、マルチプレクサ２２４の構成は、読み出
しポート２００がラッチ及び（又は）極性反転機能を備
えるか否か決定する。
【００８６】読み出しポート２００内のオプションのラ
ッチ機能を利用可能にするために、フリップフロップ２
２２は、複数の発生源の１つからクロック入力を受信す
る。マルチプレクサ２１２は、自身の関連するプログラ
ミング・ビットに従って、第２バス３８の２本の入出力
線の１本からのクロック入力を選択的に相互結合する。
マルチプレクサ２１２の出力は、マルチプレクサ２１４
の２つの入力端をドライブし、１つは直接に、もう１つ
は反転回路２１６を介してドライブする。マルチプレク
サ２２０は、第１バス２６の２本の線の１本から読み出
しクロックを選択的に受信する。マルチプレクサ２２０
は、自身のプログラミング・ビットに従って、選択され
たクロック入力を選択的に結合し、マルチプレクサ２１
４の２つの付加入力端をドライブし、１つは直接に、も
う１つは反転回路２１８を介した反転状態でドライブす
る。マルチプレクサ２１４は、自身の関連した構成状態
に従って、第１入出力バス又は第２入出力バスのいずれ
かから受信した通常のクロック信号又は反転されたクロ
ック信号を用いて、フリップフロップ２２２のクロック
入力端を順に選択的にドライブする。その結果、稼働状
態において、読み出しポート２００は、第２入出力バス
３８の選択データ線から受信した読み出しデータを用い
て、第１入出力バス２６の選択データ線をドライブす
る。この代替的な面では、読み出しポート２００は、第
１バス又は第２バスのいずれかから、選択的に反転され
た又は通常のクロックに従って、通過するデータを選択
的に反転させ、更に（又は）そのデータをラッチする。
【００８７】書き込みポート２３０は読み出しポート２
００と同様であるが、異なる点は、データが、第１入出
力バス２６の選択データ線から第２バス３８の選択デー
タ線に逆方向に移動することである。マルチプレクサ２
３４は、関連する書き込み相互接続１９６を介して第１
入出力バス２６の選択データ線に結合されている複数の
入力端をもつ。この書き込みポート２３０の１実施例で
は、マルチプレクサ２３４は、事前に決められたバイア
ス状態、例えば接地及び（又は）Ｖｄｄに配線されてい
る別の入力端をもつ。マルチプレクサ２３４は、関連す
る構成データに従って、これらの多数の入力端の１つを
出力端２３６に選択的に結合させる。出力端２３６は、
第２のマルチプレクサ２４２の２つの別々の入力端をド
ライブし、１つは直接のドライブ、もう１つは反転回路
２４０を介したドライブである。マルチプレクサ２４２
は、自身の関連する構成に従って、書き込みデータの選
択的な極性反転を行い、選択ドライバ２３２の入力端２
３８を選択的に反転された、又は通常の書き込みデータ
を用いてドライブする。選択ドライバ２３２は、第２入
出力バス３８の関連する書き込み階層構造１８６（図２
３参照）のそれぞれの階層のデータ線に、複数の出力端
を結合させている。選択ドライバ２３２は、自身の関連
するプログラミング・ビットに従って、入力端２３８で
受信した書き込みデータを用いて選択した階層のデータ
線の１つを選択的にドライブする。構成状態の１つとし
て、選択ドライバ２３２はいずれの出力端も選択せず、
これらの出力端を開放されたトライ・ステイトの状態に
おくこともある。
【００８８】図２３において、動作中にそれぞれの入出
力・ブロック１８のそれぞれの入出力セル１９４1、１
９４2、・・・１９４Pは、第２入出力バス３８の対応す
る書き込み及び読み出しビット線階層構造に関連づけら
れ、更に同様に、第１入出力バス２６の対応する書き込
み及び読み出し経路指定構造に関連づけられている。入
出力セルは関連する構成データに従って、第２入出力バ
スの関連するビット線階層構造の選択データ線を、第１
入出力バス２６の選択データ線構造に選択的にインター
フェースさせる。入出力セルの数Ｐは、サブアレイ・ワ
ードのビット幅Ｎに等しいか、それよりも大きい。した
がって、入出力ブロック１８の付加入出力セルは、多数
のサブアレイ間のデータの経路指定のために、又はクロ
ックの再分配もしくは他のデータ管理業務を行うために
使用できる。
【００８９】図１及び図２において、全体的にとらえる
と各入出力ブロック１８は、例えば８本のデータ線を第
１入出力バス２６から第２バス３８の関連する書き込み
データ線に結合させ、別の８本の読み出しデータ線を第
２バス３８から第１入出力バス２６の対応するデータ線
に結合させ、その結果、それぞれのメモリ・サブアレイ
１４の第１入出力バスにおけるそれぞれの読み出し／書
き込みインターフェースを提供する。各メモリ・サブア
レイ１４に、（それぞれのビット線経路指定マトリクス
１２及び入出力経路指定マトリクス１６を介して）第２
バス３８の関連する入出力データ線階層構造１８６のそ
れぞれの第１階層データ線への読み出し／書き込み結合
が設けられ、それぞれの階層構造の第１階層のデータ線
が互いに分離されているとき、各メモリ・サブアレイ
は、第２バス３８の入出力ビット線階層構造１８６の関
連する第１階層のデータ線を介して、他のメモリ・サブ
アレイと並列に又は個別にインターフェースされる。各
入出力ブロック１８が、第２バス３８の関連する入出力
データ線構造のそれぞれの第１階層のデータ線から、第
１入出力バス２６の独立したデータ線に読み出し／書き
込み相互接続を提供すると仮定すると、その場合にそれ
ぞれのメモリ・サブアレイの読み出し／書き込みデータ
・インターフェースは、第１入出力バス２６において、
互いに並列に配置され、幅広いＲＡＭ機能ユニットとし
てＦＰＭＡ１０を構成する。本文の他の場所で記述され
ているように、１つのＦＰＭＡ内で多数の幅広い／奥行
の深いＲＡＭの構成が可能である。
【００９０】代替的な実例では、ＦＰＭＡ１０は奥行の
深いＲＡＭ機能ユニットとして構成される。例えば単一
の入出力ブロックは、第２バス３８のそれぞれの入出力
データ線階層構造のそれぞれの上位階層読み出し／書き
込みデータ線を、第１バス２６の関連するデータ線に結
合させる。上位階層のデータ線は、ＦＰＭＡ１０のすべ
てのメモリ・サブアレイ１２に対してグローバルなイン
ターフェースを提供する。したがって各メモリ・サブア
レイ１２は、第２入出力バス３８のデータ線階層構造の
共通グローバル・データ線に、適切な独立アドレス指定
に従って、Ｍ個のワード（Ｎビット幅）を選択的にイン
ターフェースさせる。本文の他の場所でも記述したよう
に繰り返して記述するが、本文で開示されるＦＰＭＡの
構造は、多数の幅広くそして（又は）奥深いＲＡＭ区分
を同時にサポートする。
【００９１】共有される集積回路内で第１入出力バス２
６は、関連する入出力ポート（示されてない）に対し
て、又はそこからデータを伝達するための、可変の広さ
及び（又は）階層をもつ多数の経路指定データ線、及び
（又は）その他の回路を含むことが理解される。例え
ば、前記で説明した、ＦＰＭＡ１０がフィールド・プロ
グラマブル・ゲート・アレイ（ＦＰＧＡ）と一緒に組み
込まれた特定のアプリケーションにおいては、ＦＰＭＡ
１０の１次バス２６は、一面において、ＦＰＧＡ（示さ
れてない）の入出力バスの単なる拡張として実現され
る。別の面においては、ＦＰＭＡの第１バス２６は、境
界インターフェースを提供し、単にそれらの間でデータ
を伝達する。したがって、第１入出力バス２６はそのよ
うなアプリケーションにおいては、ＦＰＧＡの入出力経
路指定リソースに交差的にマルチプレクスされている
（示されてない）。（１２）代替データ・インターフェース構成 前述の開示において、第２入出力バス３８のプログラム
可能階層構造１８６、及びプログラム可能読み出し／書
き込みビット線階層構造３０、３２は、ＦＰＭＡ１０の
第１入出力バス２６とメモリ・サブアレイ１２のメモリ
・セルの関連する列との間にデータ伝達のために実質的
に２つの自由度を提供した。この記述の次の項では、第
１及び第２の面の代替的なデータ経路指定ソリューショ
ンについて説明しており、この中では、第２入出力バス
３８及び関連する読み出し／書き込みビット線階層構造
３０、３２が互いに折りたたまれ、ＦＰＭＡのメモリ・
セルにインターフェースするための２つの自由度の内の
１つを除去している。
【００９２】図６、図７、図１６、図１７を参照した今
までの記述において、読み出し／書き込みビット線階層
構造１０８／１１８のそれぞれは、ＭＯＳＦＥＴ１５４
／１６６をそれぞれ含み、関連する低位階層のデータ線
間を選択的に相互結合し、これらの低位階層のデータ線
は、サブアレイの境界間で分割されている。更に選択さ
れた階層の相互結合マルチプレクサ１６２、１６４／１
７０、１７２は、それぞれの階層構造の多数の階層線間
に選択的な双方向の相互結合を行う。選択ドライバ５２
及び５４（図７参照）は、それぞれのビット線階層構造
１０８／１１８の選択線と、関連するメモリ・サブアレ
イの対応する内部ビット線５６／５８との間に、それぞ
れの書き込み及び読み出しインターフェースを提供す
る。
【００９３】代替のビット線階層構造において、中位の
階層のデータ線は例えば図２５のＨ２のように、オーバ
ーラップさせることもできる。更に低階層の区分と関連
する階層の相互結合マルチプレクサとの間の選択相互結
合ＭＯＳＦＥＴは除去される。図２５において、４つの
メモリ・サブアレイ１２1、１２2、１２3、１２4それぞ
れが、読み出し及び書き込みビット線階層構造１０
８’、１１８’それぞれと関連づけられており、メモリ
・サブアレイの所定列のメモリ・セルにデータをインタ
ーフェースさせている。読み出し及び書き込みビット線
階層構造１０８’／１１８’それぞれは、関連するメモ
リ・サブアレイに広がる４つの個別の第１階層区分Ｈ１
を含む。第２階層の区分Ｈ２は、３つの連続するメモリ
・サブアレイ間に広がり、２つのメモリ・サブアレイ間
に広がるそれぞれのオーバーラップ領域（お互いに対
し）をもつ。第３階層のデータ線（読み出し及び書き込
み）Ｈ３は、４つのメモリ・サブアレイに広がるグロー
バル・ビット線である。
【００９４】図７を参照して前述したように、選択ドラ
イバ５２1は、内部の読み出しビット線５６1のデータ
を、関連する最も近い階層構造１０８1の個別階層のデ
ータ線の１つに選択的に伝達する。したがって、図２５
において、選択ドライバの必要な出力端数は４であり、
他の実施例においてはこれより多かったり、又は少なか
ったりする。例えばメモリ・サブアレイ１２2は、４つ
の異なった階層区分の１つを選択的にドライブし、メモ
リ・サブアレイ１２2から読み出されたデータを送出す
る。同様に選択結合回路（マルチプレクサ）５４1は、
関連した最も近い階層構造１１８1の４階層区分の１つ
を、内部書き込みビット線５８1に選択的に結合させ、
関連するメモリ・サブアレイ１２2にデータを書き込
む。
【００９５】図２５のビット線階層構造は、それぞれＨ
１、Ｈ２、Ｈ３階層の３つのレベルを含む。メモリ・サ
ブアレイの数が増加するに従い、図２６に示すように、
階層構造のレベルも同様に増加する。図２６において、
８つのメモリ・サブアレイが関連する読み出し及び書き
込みビット線階層構造１０８’及び１１８’それぞれに
インターフェースしており、各サブアレイが４つの階層
レベルＨ１、Ｈ２、Ｈ３、Ｈ４をもつ。ここにおいても
第２階層区分Ｈ２は、２つのメモリ・サブアレイに広が
るオーバーラップ領域に互いにオーバーラップしてい
る。更にサブアレイ数及び階層データ線数がそれ以上に
増加するときは、付加される中間階層のデータ線のオー
バーラップが設けられる。しかし代替の実施例において
は、必ずしもすべての階層がそのようなオーバーラップ
を必要とする訳ではない。
【００９６】図２７及び図２８は、読み出しビット線階
層構造１０８’、及び読み出しデータを、例えばメモリ
・サブアレイ１２4から第１入出力データ・バス２６の
第１の入出力データ線に（図２４の選択ドライバ２０８
を介して）伝達する関連データ経路を、より詳細に表示
している。メモリ・サブアレイ１２4の所定のメモリ・
セルが、関連するアドレス指定されたワード線（示され
てない）によってイネーブルにされ、セルに記憶されて
いたデータを関連する内部読み出しビット線５６1上に
ドライブする。このデータ（メモリ・サブアレイ１２4
から読み出されたもの）を、関連する入出力ブロック１
８4の入出力セル１９４（図２３参照）の読み出しポー
ト２００’に伝達するために、多数の階層の信号経路が
設けられている。第１階層レベルＨ１において、ＭＯＳ
ＦＥＴ２４６のゲートが関連する第１階層クロックＣＬ
ＫH1によってイネーブルにされたとき、内部読み出しビ
ット線５６1のデータは、反転回路２４４を通り、ＭＯ
ＳＦＥＴ２４６によってクロックに合わせてラッチ２４
８に送られる。第１階層のクロックは、メモリ・サブア
レイの読み出しに関係した読み出しクロックにより生成
される（この代替的なデータ・インターフェース構成の
第２の面に関連して、以降により詳細に説明する）。ラ
ッチ２４８のデータは、関連する構成データに従って、
トライ・ステイト反転回路２５６を介して読み出しポー
ト２００’に選択的に送出される。メモリ・サブアレイ
１２4からデータ・ワードを読み出すとき、ワードの各
ビットに関連する各トライ・ステイト反転回路２５６
は、同じ構成データに従って制御される。同様に、第１
階層のクロックＣＬＫH1は、ワード中のその他のビット
に対応して、ＭＯＳＦＥＴ２４６と同じ第１階層の選択
結合回路に同時に与えられる。トライ・ステイト反転回
路２５６がイネーブルにされたとき、読み出しデータ
は、読み出しビット線階層構造の第１階層のデータ線Ｈ
１を介して、読み出しポート２００’に伝達される。
【００９７】第２及び第３の階層のビット線Ｈ2及びＨ3
はそれぞれ、データを読み出しポート２００’に伝達す
るための代替的なデータ経路を提供する。反転回路２５
０は、内部読み出しビット線５６1のデータを受信し、
関連するＭＯＳＦＥＴ選択スイッチ２５２及び２５４そ
れぞれに反転したデータを送る。ＭＯＳＦＥＴ選択スイ
ッチ２５２は、第１及び第２のＭＯＳＦＥＴ素子から成
り、両素子のそれぞれのチャネルは、接地と関連するＨ
２ビット線との間に直列に結合されている。第１のＭＯ
ＳＦＥＴ素子は、第２階層の選択構成データによってイ
ネーブルにされる。選択スイッチ２５２の第１ＭＯＳＦ
ＥＴのゲートが、第２階層の選択構成データによってイ
ネーブルにされたとき、選択スイッチ２５２の第２ＭＯ
ＳＦＥＴ素子のゲートを制御する内部読み出しビット線
５６1から読み出されるデータに従い、第２階層のビッ
ト線Ｈ２は、放電状態に変るか又は（その反対に）充電
状態を維持する。関連するメモリ・サブアレイ１２4の
ワード幅にわたって、他の内部読み出しビット線５
６2、５６3、・・・５６Nのそれぞれに対し同様な選択
スイッチ２５２が設けられ、メモリ・サブアレイのデー
タを対応する階層ビット線構造のそれぞれの第２階層の
ビット線に選択的に結合する。同じメモリ・サブアレイ
の各選択スイッチ２５２は、同じ構成データを共有し、
したがって、１ワードとして同時に指定の条件でイネー
ブルにされる。ＭＯＳＦＥＴ選択スイッチ２５４は選択
スイッチ２５２に対応し、同様に機能し、第３階層の構
成データによってイネーブルにされたとき、内部読み出
しビット線５６1の読み出しデータに従って、第３階層
のビット線Ｈ３をドライブする。所定のメモリ・サブア
レイ内のＭＯＳＦＥＴ選択スイッチ２５２及び２５４
は、関連する階層の構成データによって選択的にイネー
ブルにされる。異なったメモリ・サブアレイにおいて
は、選択スイッチ２５２及び２５４は、各メモリ・サブ
アレイに独特の関連する階層構成データによって選択的
にイネーブルにされる。したがって、トライ・ステイト
反転回路２５６、及びＭＯＳＦＥＴ選択スイッチ２５
２、２５４は、全体として図７の選択ドライバ５２1の
代替物を提供するものと見なすことができる。
【００９８】第２及び第３階層のビット線Ｈ２及びＨ３
それぞれは、ｐ−チャネルＭＯＳＦＥＴ素子（選択結合
回路）２５８及び２６０それぞれによって、ハイ・レベ
ルに事前充電される。（内部ビット線５６、及び第１階
層のビット線Ｈ１も、同様に事前充電してもよい。）Ｍ
ＯＳＦＥＴ素子２５８、２６０は、自身のゲートで受信
した関連した第２及び第３の階層の事前充電信号に従っ
て、関連するビット線Ｈ２、Ｈ３をハイ・レベルの電源
に選択的に結合させ、それらのビット線を充電する。充
電されたビット線Ｈ２、Ｈ３は、適切な読み出しデータ
及び構成データによって、ＭＯＳＦＥＴ選択スイッチ２
５２及び２５４を介してそれぞれのビット線が放電され
ない限り、充電状態を維持する。読み出し操作の間に事
前充電用ＦＥＴ２５８、２６０はディスエーブルにさ
れ、ノイズ抑制用ｐ−チャネルＭＯＳＦＥＴ２６２、２
６４は、それぞれの反転回路２６６、２７３によってド
ライブされ、読み出しの放電操作によってくつがえされ
ない限り、関連した第２及び第３階層のビット線を充電
された状態に保つ。選択スイッチが（適切な読み出し操
作によって）、ノイズ抑制ＦＥＴ２６２，２６４それぞ
れの電流供給能力に打ち勝って、ビット線Ｈ２、Ｈ３そ
れぞれを放電できるように、ノイズ抑制用ＦＥＴ２６
２、２６４のチャネルのＯＮ時の抵抗は、選択スイッチ
２５２、２５４の直列ＭＯＳＦＥＴの合計の直列ＯＮ抵
抗より大きくなるように作られている。
【００９９】反転回路２６６、ＭＯＳＦＥＴ２６８、ラ
ッチ２７０及びバッファ２７２が、Ｈ２ビット線と、入
出力ブロック１８それぞれの対応する入出力セルの読み
出しポート２００’の関連する第２階層入力端との間
に、直列に配置されている。動作中にＲＡＭ読み出しク
ロックは、事前充電信号（例えばＭＯＳＦＥＴ２５８及
び２６０それぞれをドライブしているＰＲＥＣＨＡＲＧ
Ｅh2及びＰＲＥＣＨＡＲＧＥh3）、及び多くの場合、第
２又は第３階層のクロック（ＭＯＳＦＥＴ２６８及び２
７４をそれぞれドライブしている）の適切な一連の操作
を開始し、ラッチ２７０又は２７６それぞれに関連する
読み出しビット線データをラッチする。バッファ２７２
／２７８は、ラッチ２７０／２７６それぞれのラッチさ
れたデータに従って、関連する入出力ブロック１８の第
２及び第３階層の入力端それぞれをドライブする。
【０１００】ビット線システムへの入力も又、サブアレ
イのアドレス・ユニットによって生成された上位階層イ
ネーブルによって、ゲートによる制御ができる。
【０１０１】図を単純にするために、図２５に示されて
いる第２階層のビット線Ｈ２とオーバーラップする関係
にある、メモリ・サブアレイ１２1、１２2、１２3に関
連する読み出しビット階層構造１０８’の別のオーバー
ラップする第２階層ビット線は示されてない。しかしこ
のような別の第２階層ビット線（図２６の説明では記述
されているが図２７には示されてない）が、関連するＭ
ＯＳＦＥＴの選択スイッチ、及び関連する入出力ブロッ
クの対応する第２階層入力端をドライブする事前充電／
ドライブ回路と一緒に存在することが理解できる。更に
メモリ・サブアレイ１２1、１２2、１２3は、メモリ・
サブアレイ１２4に対してと同じように、対応する反転
回路２４４、ＭＯＳＦＥＴ２４６、ラッチ２４８、及び
トライ・ステイト反転回路２５６をもち、内部読み出し
ビット線それぞれの関連する第１ビット読み出しデータ
を、入出力ブロックそれぞれの対応する第１階層入力端
Ｈ１に伝達することが理解できる。次の項では、入出力
ブロック１８の入出力セル１９４の読み出しポート２０
０’の動作を、第１入出力バス２６に読み出しデータを
更に伝達する動作として説明する。
【０１０２】図２７の読み出しポート２００’は、前に
図１、図２、図２３、及び図２４を参照して説明した、
入出力ブロック１８（例えばメモリ・サブアレイ１２4
に関連した入出力ブロック１８4）の入出力セル１９４
の読み出しポート２００と類似している。メモリ・サブ
アレイ１２3、１２2、１２1に関連した入出力ブロック
１８3、１８2、１８1（示されてない）それぞれの中
に、対応する読み出しポート２００’が設けられている
ことが理解される。トライ・ステイト・バッファ２５
６、２８０、及び２８２は、Ｈ１、Ｈ２、及びＨ３階層
それぞれのビット線からのデータを、関連する読み出し
ポート２００’に選択的に伝達する。このトライ・ステ
イト・バッファ（反転回路）の組み合わせは全体とし
て、前に図２４を参照して説明したマルチプレクサ２０
４と同じ機能を備えるものと見なせる。バッファ２８４
を介して選択ドライバ２０８の入力端に読み出しデータ
を伝達するために、通常は関連構成データによってただ
１つのトライ・ステイト・バッファ（反転回路）が選択
される。選択ドライバ２０８は、関連する構成データに
従って、第１入出力バス２６（図１及び図２参照）への
関連した相互接続１９８の選択出力端をドライブする。
【０１０３】本発明の中でのこの代替的な読み出しデー
タ・インターフェース構成においては、読み出しデータ
は、関連した階層のビット線から受信され、階層ラッチ
２４８、２７０、２７６それぞれにラッチされる。した
がって、前に図２４を参照して説明した、読み出しポー
ト２００中に設けられたフリップフロップ２２２のオプ
ションのラッチ機能は、代替の読み出しポート２００’
の中には含まれてない。
【０１０４】更に所定のメモリ・サブアレイから、関連
する入出力ブロックの読み出しポートにデータを経路指
定するための、代替のデータ・インターフェース構成
は、読み出しデータを経路指定する際の余分の自由度を
除去する。この余分の自由度は、上記以外の場合には、
ビット線経路指定マトリクス（図１、図１１、及び図１
６を参照）のマルチプレクサ１５８、及び入出力経路指
定マトリクス１６（図１、図２０、及び図２２を参照）
の対応する読み出し経路指定マトリクス・スイッチ１８
４によってもたらされたものである。したがってこの代
替のデータ階層をもつ経路指定の実施例は、単純な経路
指定機能を犠牲にして、即ち自由度を減らし、回路の複
雑さを減少させている。
【０１０５】メモリ・サブアレイにデータを書き込むた
めの図２９に示されている代替のデータ・インターフェ
ースは、図２７を参照して前に説明した読み出しデータ
用のインターフェースと同様のものである。メモリ・ア
レイのワード幅の単一ビットに対する書き込みビット線
構造１１８’は、最上位階層のグローバル・ビット線Ｈ
３、オーバーラップ関係をもつ２本の中間階層のビット
線Ｈ２、及び第１階層の４本のローカル・ビット線Ｈ１
を含む。これらの多数階層のビット線は、関連する入出
力ブロックの書き込みポート２３０の各階層の出力端か
ら、メモリ・サブアレイへの選択的な結合を行う。メモ
リ・サブアレイのワード幅Ｎにわたって、各ビットに対
して同様な書き込みビット線構造が設けられている（示
されてはいない）。
【０１０６】書き込みポート２３０’が、メモリ・サブ
アレイ１２4に関連した入出力ブロック１８4の所定の入
出力セル１９４に属するものとする。マルチプレクサ２
３４は、関連する構成データに従ってプログラム可能で
あり、複数の入力端の１つを関連する出力端に選択的に
相互結合させる。マルチプレクサ２３４の複数の入力端
１９６は、第１バス２６（図１及び図２参照）の選択線
に相互結合されている。マルチプレクサ２３４は又、固
定出力を選択的に供給できる。マルチプレクサ２３４の
出力端は、反転回路２４０から成る選択極性反転回路、
及びこれと組み合わされたマルチプレクサ２４２に結合
されている。極性反転回路は、マルチプレクサ２４２の
関連する構成データに従って、この回路を通過する信号
を選択的に反転させる。
【０１０７】マルチプレクサ２４２の出力端２３８は、
選択ドライブ・マルチプレクサ２３２の入力端をドライ
ブする。マルチプレクサ２３２は、反転回路２８６及び
２８８、ならびにトライ・ステイト反転回路２９０及び
２９２を含む。反転回路２８６は、マルチプレクサ２４
２から受信した書き込みデータによって反転回路２８
８、ならびにトライ・ステイト反転回路２９０及び２９
２をドライブする。反転回路２８８の出力端は、メモリ
・サブアレイ１２4に関連した第１階層の書き込みビッ
ト線Ｈ１をドライブする。トライ・ステイト反転回路２
９０の出力端は、オーバーラップしている第２階層ビッ
ト線Ｈ２の１つに結合されている。トライ・ステイト反
転回路２９２の出力端は、グローバル階層ビット線Ｈ３
をドライブする。
【０１０８】入出力ブロックの例えば１８3、１８2の書
き込みポート２３０’（示されてない）では、第２階層
ビット線のオーバーラップした区域に関連して、別のト
ライ・ステイト反転回路（示されてない）が設けられ、
オーバーラップした第２階層ビット線Ｈ２の他方に選択
的な結合ができることが理解できる。更に所定の書き込
みポート２３０’の構成データは、関連する入出力ブロ
ックのメモリ・サブアレイのビット幅Ｎ中の別のビット
に関連した、すべての対応したプログラム可能リソース
（外部インターフェースへの結合として経路指定がより
柔軟性が必要な２３４は除く）に対して、共通に利用さ
れる。マルチプレクサ５４は、関連する構成データに従
って、書き込みビット線階層構造の１本のデータ線から
入力データを選択し、関連するメモリ・サブアレイの内
部書き込みビット線５８1にこのデータを伝達する。メ
モリ・サブアレイのビット幅Ｎにわたって、同様のマル
チプレクサ５４2、５４3、・・・５４N（示されてな
い）を構成するために、同じ構成データが使われる。
【０１０９】この実施例の別の面において、内部サブア
レイ・ビット線５８1をドライブする前に、関連する階
層ビット線Ｈ２及びＨ３のデータをバッファリングする
ために、バッファ（示されてない）が設けられる。ＦＰ
ＭＡ用に奥行の深いＲＡＭ構成を設けるために必要にな
るときのように、関連するメモリ・サブアレイのそれぞ
れが、その内部書き込みビット線を同じ階層のビット
線、例えばＨ３に結合させるように構成されているとき
には特に、このようなバッファは、階層ビット線それぞ
れのノード静電容量を減少させるのに役立つ。
【０１１０】動作中にマルチプレクサ２３４は、自身の
関連する構成データに従って、入力端１９６の１つから
書き込みデータを受信する。この受信された書き込みデ
ータは、極性反転回路２４０、２４２に送られ、これら
の反転回路は、関連する極性構成データに従って、この
書き込みデータの極性を選択的に反転させる。選択ドラ
イブ・マルチプレクサ２３２は、この書き込みデータを
関連する第１階層ビット線Ｈ１に送り、関連する階層構
成データに従って、同じ書き込みデータを第２及び第３
階層のビット線Ｈ２及びＨ３それぞれに選択して送る。
順にマルチプレクサ５４は、関連する書き込みビット線
階層構造の適切なビット線から書き込みデータを選択
し、これらの書き込みデータを自身の内部書き込みビッ
ト線５８1に送る。
【０１１１】図を単純にするために、図２９はメモリ・
サブアレイ１２1、１２2、１２3に関連する入出力ブロ
ックの書き込みポートを示してない。同様に、入出力ブ
ロックの書き込みポートのトライ・ステイト反転回路
も、オーバーラップする第２階層のビット線Ｈ２への書
き込みデータの送付と関連づけて示されてない。更に関
連するメモリ・サブアレイ１２1、１２2、１２3の各マ
ルチプレクサ５４は、関連する入出力ブロック（示され
てない）の対応する書き込みポートから書き込みデータ
を受信するために結合されている、第１階層のビット線
Ｈ１それぞれをもつことが理解できる。
【０１１２】本発明の代替的な一面では、メモリ・サブ
アレイの内部の各読み出しビット線は、事前充電／放電
のデータ転送構造を組み込んでおり、この構造は、図２
７の第２及び第３階層の読み出しビット線を参照して前
に開示したものと同様の事前充電／放電のトポロジをも
つ。メモリ・サブアレイのアドレス指定されたワード線
は、内部ビット線及びアドレス指定されたワード線に関
連したメモリ・セルのデータ内容に従って、内部ビット
線の選択的な放電を可能にする。内部読み出しビット線
構造用にこのような事前充電／放電の構成を設けること
により、メモリ・サブアレイの内部メモリ・セルは、内
部ビット線それぞれを放電し、又は充電するための大き
なドライバを必要とすることなく、小さく作ることが可
能になる。
【０１１３】（１３）単純読み出しビット線インターフ
ェースを備える代替読み出し捕獲ラッチ・トポロジ 図２５〜図２８を参照して説明した、プログラム可能ビ
ット線階層構造１０８’は、個別のラッチ、例えば２４
８、２７０、２７６を使用しており、これにより、関連
する入出力ブロック１８の入出力セル１９４の読み出し
ポート２００’にあるそれぞれの階層の入力端に、それ
ぞれの階層の各ビット線をインターフェースさせてい
る。メモリ・サブアレイをインターフェースする代替の
実施例の第２の面においては、プログラム可能な読み出
しビット線構造１０８’は、多数のラッチの必要性を無
くした単一ラッチを配置する改善された解決策を含む。
【０１１４】図３０において読み出しビット線階層構造
１０８’は、図２６を使用して前に示し、説明したと同
じように、８つの異なるメモリ・サブアレイ１２1、１
２2、・・・１２8の所定のメモリ・セル列のメモリ・セ
ルから、選択的に読み出しデータを伝達する。図３０に
は示されてないが、各メモリ・サブアレイの内部ビット
線の選択的結合が、各サブアレイに近接する階層構造の
関連する階層の異なるビット線に対して行われている。
したがって、図６、図７、図２５、及び図２６を参照し
て前に説明したように、選択ドライバ５２（又はこれと
同等なもの）は、関連した構成データに従って、それぞ
れの階層構造１０８’の別個の階層ビット線の１つに、
関連する内部の読み出しビット線５６のデータを選択的
に伝達することが理解できる。その上で、図３０に示す
ビット線構造１０８’は、プログラマブル・メモリ・ア
レイのＮビット幅の１ビットを表す１列のみのメモリ・
セルにインターフェースするデータを提供し、更に対応
する読み出しビット線階層構造１０８’は、メモリ・ア
レイのビット幅にわたって、他のすべての列に対して同
様に設けられていることも理解される。
【０１１５】図３０及び図３１は、メモリ・サブアレイ
１２1、１２2、・・・１２8それぞれに近隣している、
読み出し捕獲ラッチ・バンク４００1、４００2、・・・
４００8、入出力ブロックそれぞれの中間読み出しポー
ト２００1’、２００2’、・・・２００8’、及び関連
した読み出しビット線階層構造１０８’を示している。
バンク４００のラッチ・セル４０１1、４０１2、・・・
４０１Nのそれぞれは、読み出しビット線階層構造１０
８1’、１０８2’、・・・１０８N’それぞれの関連す
る階層ビット線に結合される階層入力をもつ。これらの
ラッチは、クロック発生器４０４によって生成されたそ
れぞれの階層捕獲クロック４０８に同期した関連する読
み出しデータを捕獲する。ラッチ・バンク４００にラッ
チされたデータは、相互接続４０２1、４０２2、・・・
４０２Nを介して、入出力ブロック１８それぞれの読み
出しポート２００’に送られる。クロック発生器４０４
は、入力端４０６において読み出しタイミング信号を受
信し、関連した階層構成データに従って、階層捕獲クロ
ック４０８それぞれを発生させる。
【０１１６】遅延反転回路４１０は、所定の階層の捕獲
クロック４１２を受信したとき、捕獲クロックの遅延さ
せ、反転させた信号４１４を生成し、この信号はクロッ
ク発生器４０４に送られ、それぞれの階層捕獲クロック
をクリアする。したがって、クロック発生器は、遅延反
転回路４１０と共に捕獲クロックの発生における一時的
な操作を行う。
【０１１７】図３２においてクロック発生器４０４は、
複数のフリップフロップ４１８h1、４１８h2、・・・４
１８h4を含み、これらのフリップフロップのクロック入
力端は、それぞれのＡＮＤゲート４１６によってドライ
ブされる。各ＡＮＤゲート４１６の１つの入力端は、タ
イミング読み出しビット線階層構造４０６の関連する階
層のビット線に結合され、もう１つの入力端は、関連す
る階層の構成データに従ってドライブされる。したがっ
て、関連する階層の構成データは、どの階層捕獲クロッ
ク４０８が生成される必要があるか、及びその結果とし
て、どの階層のビット線から読み出しデータが受信さ
れ、それぞれのラッチ・バンク４００内にラッチされる
べきかを決定する。
【０１１８】動作する際には、例えばＡＮＤゲート４１
６h1は、関連する第１階層のタイミング・ビット線４０
６h1から信号の立上りエッジを受信する。この特定のＡ
ＮＤゲートがイネーブルにされていると仮定すると、信
号の立上りエッジは、フリップフロップ４１８h1のクロ
ック入力端に送られる。フリップフロップ４１８h1のデ
ータ入力端がハイ・レベルに連結されているとき、第１
階層捕獲クロックによってフリップフロップ４１８h1は
ハイ・レベルに変位し、自身の出力端４０８h1にハイの
論理信号を送出する。ラッチ・バンク４００は第１階層
の捕獲クロックを受信し、このクロックによりラッチ・
バンク４００は、関連する第１階層読み出しビット線上
のデータに従って、自身の内容を更新できる。遅延反転
回路４１０は、第１階層の捕獲クロックの立上りエッジ
を受信したとき、遅延したリセット信号を生成し、この
信号は相互結合４１４を介して、フリップフロップ４１
８h1のリセット入力端に送られ、その出力をクリアす
る。下降エッジの検出も使用することができる。
【０１１９】クロック発生器の１つの代替実施例では、
フリップフロップ４１８はそれぞれのＳＥＴ入力端をも
ち、この入力端は、読み出しマルチプレクサ５２（図７
参照）及びマルチプレクサ２０４／２０８（図２４参
照）に関連した、代替的な非同期の、組み合わされた読
み出し操作を行うための、非同期ラッチ構成データによ
ってドライブされる。ＳＥＴ入力端が適切にドライブさ
れたとき、フリップフロップ４１８はハイ・レベルの出
力を提供し、この際にラッチは通過素子として動作す
る。非同期動作を必要としない実施例においては、これ
らのＳＥＴ入力端は、関連する非同期ラッチ構成データ
によってドライブされる必要がなく、したがって、通常
動作をさせるために、この入力端は無視されるか、又は
固定のレベルに連結される。
【０１２０】図３３は、捕獲ラッチ４０１の所定セルを
より詳しく示している。フィードバック結合された反転
回路４２０は、データを受信し、保持するための第１ラ
ッチ手段を提供する。複数のＭＯＳＦＥＴ４０９は、ラ
ッチ（結合された反転回路）４２０の入力端への通過操
作を行う。ＭＯＳＦＥＴ４０９のゲートは、ラッチ４２
０の入力端を選択的に結合させるために、それぞれの階
層捕獲クロック４０８によってドライブされ、その結
果、読み出しビット線階層構造１０８’の関連する階層
のビット線のデータを受信する。反転回路４０７は、そ
れぞれの階層のビット線Ｈ１、Ｈ２、・・・Ｈ４とラッ
チ４２０との間のバッファリングを行う。更に反転回路
４０７は、ラッチ４２０の状態を変更させるのに十分な
ドライブ能力をもち、即ち各反転回路は、ラッチ４２０
のフィードバック反転回路の電流供給／消費能力より大
きな能力をもっている。最後に関連する入出力ブロック
１８の読み出しポート２００’をドライブするに当た
り、トライ・ステイト反転回路４２２は、関連するラッ
チ構成データによってイネーブルにされたとき、保持さ
れたラッチ・データを表すデータを送出する。代替的に
は、トライ・ステイト反転回路４２２は、単純な反転回
路によって置換される。動作中に、例えば読み出しビッ
ト線階層構造１０８’の第１階層のビット線Ｈ１は、デ
ータを反転回路４０７に送る。反転回路４０７は、第１
階層のビット線から受信したデータを表す出力データを
用いて、ＦＥＴ４０９の関連する第１階層の通過ゲート
の制御されたチャネルをドライブする。第１階層捕獲ク
ロック４０８h1は、第１階層ＦＥＴ４０９のゲートをド
ライブし、このＦＥＴがラッチ４２０に第１階層のデー
タを渡すことを可能にする。階層構造１０８’の他階層
のビット線のデータを捕獲するために、それぞれの他の
階層捕獲クロック４０８が同じように活性化され、それ
ぞれのＭＯＳＦＥＴ４０９がそれぞれのデータをラッチ
４２０に渡せるようにする。一般には、いずれの一時点
においてもただ１つの階層の捕獲クロックが活性化さ
れ、読み出し捕獲ラッチ・セル４０１のラッチ４２０内
にデータを捕獲する。
【０１２１】読み出し捕獲ラッチ・バンク４００が、関
連するメモリ・サブアレイ１２内の特定ワード位置から
読み出された適切なデータを保持することを確実に行う
ために、関連する階層のビット線を通じたデータの伝達
に関して、適切なタイミングの連続が、読み出し捕獲ク
ロック４０６／４０８に対して提供される必要がある。
前に簡単に説明したように、タイミング用読み出しビッ
ト線構造は、メモリ・アレイ内の所定の『ダミー』メモ
リ・セル列に関連づけられ、このタイミング用読み出し
ビット線構造は、メモリ・アレイ内の他のメモリ・セル
列の読み出しビット線階層構造１０８’と同一である。
しかし、アドレス指定して選択されたワード線信号によ
って記憶されていた（現実の）データをゲート制御し
て、関連した読み出しビット線構造上に送出する代わり
に、既知の事前ロードされたダミー値例えば１が、同じ
アドレス指定されて選択されたワード線によって、ダミ
ーのメモリ・セル（例えば示されてない、実線配線され
たメモリ・セル）から類似のタイミング用読み出しビッ
ト線構造にゲート出力される。したがって、関連する
（現実の）ワード・データの伝達経路に対応した読み出
しタイミング信号（ダミー・データ）用の伝達経路が、
設けられる。しかし、タイミング用読み出しビット線階
層構造の多数の階層ビット線が、関連する読み出しポー
ト２００’との間にある関連する読み出し捕獲ラッチに
結合される代わりに、タイミング用読み出しビット線構
造４０６の多数の階層ビット線が、選択された階層捕獲
クロック４０８をトリガする目的でクロック発生器４０
４への入力として結合される。したがって、所定の階層
の捕獲クロックが合成されたとき、関連する読み出しデ
ータは、対応する伝達経路によって、反転回路４０７を
介して、対応する階層の読み出しビット線を通して伝達
され、それぞれの捕獲用ＦＥＴ４０９のゲート付きのチ
ャネルに達する。
【０１２２】図３４に示されているように、事前充電回
路は、図２７及び図２８を参照して前に説明したと同様
に、読み出しビット線階層構造１０８’の多数の階層ビ
ット線を事前充電するため、及びタイミング用読み出し
ビット線階層構造４０６の多数の階層ビット線を事前充
電するために用いられる。マルチプレクサ４３２は、ア
ドレス・バス２８（図１参照）の関連する読み出しクロ
ック分配用階層構造（示されてない）から、選択された
読み出しクロックを受信する。マルチプレクサ４３２
は、関連する階層構成データに従って、関連する読み出
しクロックを受信するために、所定のクロックを選択す
る。マルチプレクサ４３２の出力は、パルス遅延単発回
路４３０をドライブする。事前充電ＦＥＴ４２４は、そ
れぞれのビット線ＲＢＬhxをハイ・レベルの電源電圧Ｖ
ｄｄに選択的に結合させる、ｐ−チャネルのＭＯＳＦＥ
Ｔである。ＦＥＴ４２４は、パルス遅延回路４３０から
受信した事前充電信号、ＰＲＥＣＨＡＲＧＥに従って選
択的にイネーブルにされる。読み出し動作の間で、マル
チプレクサ４３２から適切な読み出しクロックを受信し
たとき、パルス遅延回路４３０はＦＥＴ４２４のゲート
をドライブし、読み出し捕獲ラッチ・バンク４００（図
３０〜図３２を参照）のクロック発生器４０４によって
生成された関連する階層の捕獲クロック４０８の捕獲パ
ルス期間に対応した期間、事前充電ＦＥＴ４２４を確実
ディスエーブルにする。ディスエーブルの間、読み出し
ビット線ＲＢＬhxの論理状態がハイ・レベルの間、反転
回路４２８が、ノイズ抑制ＦＥＴ４２６のゲートをドラ
イブし、読み出しビット線上に拾い上げられる可能性の
ある人為的なノイズを抑制するために、このトランジス
タにハイ・レベルの電源電圧Ｖｄｄに接続された高抵抗
のプルアップ抵抗の役をさせる。読み出しクロックのア
クティブになるエッジ、及び引き続く捕獲クロックの非
アクティブになるエッジによって決定される期間に等し
いか、それよりも長い時間、事前充電はディスエーブル
にされる。この時間は捕獲クロックの期間より長い。関
連するビット線経路を放電するタイミング・ビット線へ
の捕獲クロックの依存性は、ビット線の安定を保証する
抑制回路を伴ったオフになっている事前充電に依存す
る。
【０１２３】ノイズ抑制ＦＥＴ４２６のチャネルのＯＮ
抵抗は、十分に大きく作られており、その結果、読み出
し動作中に個々のメモリ・セルが関連する読み出しビッ
ト線をドライブするとき、関連する階層の読み出しビッ
ト線の状態を変更することができる。例えば所定のメモ
リ・セル読み出しが、論理１をＲＢＬhxに供給すると
き、反転回路４２８は１を反転して０を出力し、ＰＦＥ
Ｔ４２６をノイズ抑制状態に維持する。対照的にメモリ
・セル読み出しが０を供給するとき、関連する階層の読
み出しビット線（即ち、図２８のスイッチ２５２、２５
４）の電流消費能力は、ノイズ抑制ＦＥＴ４２６の電流
供給能力よりも大きく、その結果、読み出しビット線は
論理０の状態に引っ張られ、反転回路４２８が出力をハ
イ・レベルに切り替える。抑制ＦＥＴ４２６のゲート
は、反転回路４２８のハイ・レベルの出力を受信し、こ
のＦＥＴのチャネルをディスエーブルにする。メモリ・
アレイのワード幅のすべてのビットに関連したビット線
階層構造の、各階層ビット線を事前充電するために、同
様な事前充電回路が用いられることが理解できる。
【０１２４】図３５を参照すると、事前充電回路が、読
み出し捕獲ラッチ・セル４０１の１ラッチ・セル内に一
緒に組み合わされている。更に別の選択用ＰＦＥＴが、
選択用のＯＮ／ＯＦＦ事前充電イネーブル機能を提供し
ている。第１のｐ−チャネルＭＯＳＦＥＴ４２４のチャ
ネルは、所定の電源電圧Ｖｄｄと、関連する読み出しビ
ット線階層構造１０８’の第１階層ビット線Ｈ１との間
に、直列に配置されている。第１事前充電ＭＯＳＦＥＴ
４２４のゲートは、第１階層事前充電信号ＰＲＥＣＨＡ
ＲＧＥh1によってドライブされる。第２事前充電ｐ−チ
ャネルＭＯＳＦＥＴ４３４のチャネルは、第１のＭＯＳ
ＦＥＴ４２４に直列に配置され、そのゲートは、関連す
る第１階層事前充電用の構成データ（×を囲む円で表
示）に従ってドライブされる。反転回路４０７は、第１
階層ビット線Ｈ１から受信したデータを反転させ、それ
により、第１のノイズ抑制用ＦＥＴ４２６のゲートをド
ライブする。事前充電用ＭＯＳＦＥＴ４２４が、第１階
層ビット線による読み出し動作に関連して、ディスエー
ブルにされている間に、第１ノイズ抑制用ＦＥＴ４２６
は（前に説明したと同様に）第１階層ビット線Ｈ１上の
ノイズを抑制する。第２ノイズ抑制用ＦＥＴ４３６は、
第２事前充電ＦＥＴ４３４のゲートをドライブするもの
と同じ第１階層事前充電用構成データに従って、事前充
電回路のノイズ抑制機能を選択的にゲート制御する。ラ
ッチ・セル４０１の他の回路も、図３３を参照して前に
説明したと同様に動作する。
【０１２５】読み出しサイクルの動作の間に、代替の読
み出しビット線構造及び関連する読み出し捕獲ラッチ
は、次のように動作する。プログラマブル・メモリ・ア
レイは、読み出しクロックのアクティブになるエッジを
受信し、この読み出しクロックは、アドレス・バス２８
の適切に構成された読み出しクロック分配用階層構造に
従って、多数のメモリ・サブアレイ・アドレス・ユニッ
ト２０及び関連する事前充電回路のマルチプレクサ４３
２に分配される。事前充電回路はそれによって、前に説
明したように、それぞれの階層の事前充電用トランジス
タをドライブし、関連する階層のビット線上に読み出し
データの伝達、及びビット線からのデータの捕獲を可能
にする。アドレス・ユニット２０による適切なアドレス
指定、及び関連した読み出しクロックの同期化は、アレ
イの所定のワードを選択するための有効なワード線をア
ドレス指定してアクティブにし、そのとき指定されたワ
ードのデータは、それぞれの読み出しビット線構造に伝
達されるようにゲート制御される。同時に、アドレス指
定して選択されたワード線は、関連するワードのダミー
の（即ちタイミング用の）ビットをイネーブルにし、サ
ブアレイの関連するタイミング・ビット線階層構造のそ
れぞれの階層のタイミング・ビット線経路に（タイミン
グ信号の）アクティブになるエッジ変化を送出する。所
定のワードから読み出された（実際の）データ、及び関
連する（ダミー・データの）タイミング信号は、それぞ
れのビット線構造の対応する階層の経路に（並列に）送
られる。例えばプログラマブル・メモリ・アレイが、読
み出しビット線階層構造の第１階層レベルＨ１を用いる
ように構成されているときは、タイミング・ビット線構
造も同じく、対応する第１階層ビット線Ｈ１を用いるよ
うに構成される。したがって読み出し動作中には、読み
出しデータは、サブアレイ１２の内部読み出しビット線
５６（図７参照）上を転送され、更に第１階層の読み出
しビット線Ｈ１に結合され、伝達されて、関連する経路
指定構造中を転送される。同様にタイミング（ダミー）
データも、対応するダミー構造中を同じように伝達され
る。タイミング・データは、関連するワードの別に配線
された（又は事前にロードされた）メモリ・セルからゲ
ート制御され、類似の内部『タイミング』ビット線５
６’上を、対応する経路指定構造を通り、更にタイミン
グ・ビット線構造の対応する階層の経路を通り伝達され
る。したがってタイミング・データは、アドレス指定さ
れたワードから読み出され、ラッチ・バンク４００の多
数のラッチ入力端に到達する実際のデータと実質的に同
じ時間に、捕獲クロック発生器４０４（図３１参照）に
到達する。タイミング信号の立上りエッジは、クロック
発生器４０４によって受信されたとき、適切な階層の捕
獲クロック４０８の生成をトリガし、その結果、ラッチ
・バンク４００のそれぞれのセル４０１（図３３参照）
の対応する階層のＦＥＴ４０９が、ワードのデータをそ
れぞれのラッチ４２０に捕獲できるようにする。次に捕
獲クロック発生回路４０４によって生成されていた関連
する階層の捕獲クロックが、（パルス遅延ブロック４１
０を介して）捕獲クロック生成回路４０４のフィードバ
ック入力端４１４にフィードバックされ、その階層の捕
獲クロックをクリアする。その後、それぞれの事前充電
回路の事前充電動作は復活され、それぞれの階層のビッ
ト線の事前充電を可能にする。
【０１２６】図２７〜図３０を参照して前に記述したよ
うなＦＰＭＡ１０に対する代替のデータ・インターフェ
ース構造では、第１に説明した実施例の第２入出力バス
（図１及び図２参照）、及び関連する読み出し／書き込
みビット線階層構造３０／３２は実質的に１つずつ折り
たたまれていることに注意されたい。したがって、図１
及び図５上での状態マシン・アクセス・ポート２４に、
第２の読み出しポート相互結合３８’及び読み出しビッ
ト線相互結合３０’への２つの別個の読み出しポートを
設ける必要はない。その代わりに、代替のデータ・イン
ターフェース構造をもつＦＰＭＡの実施例では、状態マ
シン・アクセス・ポート２４は、単一の読み出しビット
線階層構造に結合されるただ１つの読み出しポートを必
要とする。
【０１２７】図１、図２、図６、図７、図８、及び図９
を参照して前に説明した本発明の実施例では、それぞれ
のメモリ・サブアレイ１２のメモリ・セル４８に対して
別個の『書き込み』及び『プログラミング』（初期化）
のアクセスが行われている。したがって、各メモリ・セ
ル４８は、個別にゲート制御される書き込み入力用のＭ
ＯＳＦＥＴ８２、及び同じく個別にゲート制御されるプ
ログラミング入力用ＭＯＳＦＥＴ７８を必要とし、これ
らのＭＯＳＦＥＴはそれぞれ内部書き込みビット線５
８、及びプログラミング・ビット線ＰＢＬに結合されて
いる。
【０１２８】（１５）アドレス・ユニット 図１及び図２において、ＦＰＭＡ１０のアドレス指定は
主にアドレス・バス２８を通した経路を使う。アドレス
・ユニット２０は、データを送受信するために、どのメ
モリ・サブアレイ１２がアドレス指定されるのか、特定
のメモリ・サブアレイ内のどのワード線がアクセスされ
るのかを決定する。図３６〜図３８において、各アドレ
ス・ユニット２０は読み出しデコーダ部２９６、及び書
き込みデコーダ部３０６を含む。マルチプレクサ３１８
及び信号極性反転回路３１６は、アドレス・バス２８の
どのアドレス線から、及びどの極性からアドレス情報を
受信するのかを決定する。反転回路３１４、事前コード
化バス３１２、３１２’、及びＡＮＤゲート３１０、３
１０’は、標準のアドレス・デコード回路を提供し、そ
れぞれの極性反転回路３１６のマルチプレクサの出力端
に提供される、関連した読み出し（３２０、３２０）／
書き込み（３２４、３２６）アドレス指定に従って、そ
れぞれの複数の読み出し／書き込みワード線２９８／３
００の特定の読み出し／書き込みワード線を活性化す
る。反転回路は、３２０に対しては除去することもでき
るが、３２２に対しては、保持される。
【０１２９】複数の読み出しワード線２９８中の１本の
読み出しワード線を選択できるようにするために、読み
出しデコーダ２９６の高位のアドレス・デコーダ３０８
は、高位のアドレス線７２を活性化するための適切なア
ドレス・データを受信する必要がある。高位アドレス・
デコーダ３０８は、読み出し用高位アドレス・入力端３
２２において、アドレス・バス２８の選択線によって提
供されたアドレス・データを受信する。マルチプレクサ
３１８は、どの入力端からこの高位アドレス情報を受信
すべきかを決定する。極性反転回路３１６は、（関連す
る構成データによって）プログラムされ、高位アドレス
線７２を選択する特定の高位アドレスを確定する。適切
な高位アドレスが受信され、関連するマルチプレクサ３
１８及び極性反転回路３１６を介して伝達されるとき、
高位アドレス・デコーダ３０８は、配線７２を介して高
位アドレス・イネーブル信号を提供し、デコーダのＡＮ
Ｄゲート３１０をイネーブルにする。図２及び図３６に
おいて、それぞれのアドレス・ユニット２０からの高位
アドレス線７２は、それぞれのメモリ・サブアレイ１２
の関連する高位アドレス入力端に結合される。
【０１３０】図７において、高位アドレス・イネーブル
信号の配線７２は、関連するメモリ・サブアレイ１２の
選択ドライブ・マルチプレクサ５２をイネーブルにし、
関連する読み出しビット線構造にマルチプレクサから読
み出された読み出しデータを伝える。例えば、ＦＰＭＡ
１０又はその一部が奥行の深いＲＡＭ機能を提供するよ
うに構成されているときは、高位アドレス・デコーダ部
３０８のそれぞれが、異なった、そしてユニークなそれ
ぞれの高位アドレス・データを介して、それぞれの高位
アドレス信号線７２を活性化するように構成されたそれ
ぞれのマルチプレクサ３１８及び極性反転回路３１６を
もち、その結果、各メモリ・サブアレイは、他のメモリ
・サブアレイに独立に選択的にイネーブルにされる。代
替的に、ＦＰＭＡ１０又はその一部が幅広いＲＡＭ機能
を提供するように構成されている（即ち、メモリ・サブ
アレイ１２がお互いに並列である）ときは、アドレス・
ユニット２０のそれぞれの読み出しアドレス・デコーダ
２９６の各高位アドレス・デコーダ３０８は、同じ高位
アドレスによってアドレス指定できるように、それぞれ
のマルチプレクサ３１８及び極性反転回路３１６によっ
て構成される。高位アドレス・デコーダ３０８のマルチ
プレクサ３１８は、それに代わって既知のＤＣ入力端か
ら選択するようにも構成でき、それによって高位アドレ
ス指定を常時イネーブルに、又はそれに代わってディス
エーブルにできる。例えば、メモリ・サブアレイを個別
の独立したメモリ・ユニットとして動作させる必要があ
るとき、高位のアドレス指定を連続してイネーブルにす
ることは望ましいことであろう。
【０１３１】読み出しアドレス・デコーダの低位部に割
り振られるアドレス入力端３２０の数は、関連するメモ
リ・サブアレイ１２のＭ個のワードを完全にアドレスす
るために必要な数に等しい。したがって、Ｍ個のＡＮＤ
ゲート３１０は、それぞれのＭ本の読み出しワード線２
９８を選択的にドライブする。一方において、高位アド
レス入力ビット３２２の数は、Ｚ個のメモリ・サブアレ
イ１２をユニークな方法でアドレス指定するために必要
な数に相当する。本発明の中の単純化された１実施例で
は、読み出しアドレス・デコーダ２９６の低位入力線３
２０の選択極性反転回路３１６は除去されている。
【０１３２】書き込みアドレス・デコーダ３０６は、読
み出しアドレスデコーダ２９６と同様に、それぞれの高
位アドレス・デコーダ３０８’、及びそれ以外の低位ア
ドレス・デコーダ部によって機能する。しかし、低位デ
コーダ部のＡＮＤゲート３１０’、及び事前コード化バ
ス３１２’は、リセット、書き込みイネーブル、及びク
ロック動作を実行するための２つの追加された第２信号
線を含む。高位書き込みアドレス・デコーダ３０８’
は、高位アドレス・データを受信するための高位書き込
みアドレス入力線３２４から関連した高位書き込みアド
レスを受信し、関連したデコーダＡＮＤゲート３１０’
を選択的にイネーブルにする。低位書き込みアドレス・
デコーダ部は、低位書き込みアドレス入力線３２６か
ら、関連した低位アドレス指定データを受信する。ここ
においても、それぞれのマルチプレクサ３１８’及び極
性反転回路３１６’は、アドレス・バス２８のどのアド
レス線から、及びどちらの極性から関連するアドレス・
データを受信すべきかを決定する。書き込みアドレス・
デコーダの単純化された実施例では、入力線３２６に関
連する書き込みアドレス・デコーダ３０６の極性反転回
路３１６’は設けられていない。更にアドレス・デコー
ドは、多くの既知の技術の中の１つを用いて行うことが
できる。反転された信号線、及び反転されない信号線の
双方が、事前コード化バス３１２’上で、選択可能であ
る。ＡＮＤゲート３１０’は、所定のワード線３００を
選択するための標準のデコード回路を備える。
【０１３３】図３８において、リセット線３０２が、図
２及び図６に示された関連したメモリ・サブアレイ１２
のリセット入力端をドライブする。マルチプレクサ３３
４は、入力線３２８のどれからリセット信号を受信する
のかを決定する。代替的には、マルチプレクサ３３４
は、既知のＤＣレベルの入力を選択することもできる。
極性変換回路３３６は、リセット信号が備えるべき極性
を決定する。
【０１３４】事前コード化バス３１２’のもう１つの配
線は、ＡＮＤゲート３３８によってドライブされる。Ａ
ＮＤゲート３３８は２つの信号、クロック及びイネーブ
ル信号を受信する。クロック信号は、クロック入力端３
３０の所定の入力端を介して、関連するマルチプレクサ
及び極性反転回路によって選択されて、アドレス・バス
２８から受信される。イネーブル信号は、複数のイネー
ブル入力端３３２の１つを介して、関連するマルチプレ
クサ及び（オプションの）極性反転回路によって選択さ
れて、アドレス・バス２８から受信される。
【０１３５】関連するクロック用か又はイネーブル用の
いずれかのマルチプレクサ及び関連する極性反転回路が
プログラムされ、関連するＡＮＤゲート３３８を連続的
にイネブルにするか、又はディスエーブルにすることが
できる。ＡＮＤゲート３３８をディスエーブルにする
と、関連するメモリ内の書き込み操作を禁止し、メモリ
のデータ破壊を防ぎ、ＦＰＭＡを読み出し専用の機能に
する。ＡＮＤゲート３３８及び関連するクロック信号
は、ＦＰＭＡ１０内の同期化された書き込み機能の基盤
を提供する。書き込みクロック信号は、所定の書き込み
ワード線をアクティブにし、メモリ・アレイの関連した
アドレス指定されたワード位置へのデータ転送を可能に
するために、十分な時間アクティブにされる。書き込み
デコーダ３０６の代替的な実施例では、ＡＮＤゲート３
３８の出力端とデコーダのＡＮＤゲート３１０’との間
に単発回路（示されてない）が配置され、書き込み及び
イネーブル信号に従ってＡＮＤゲート３３８によって適
切にトリガされたとき、十分な書き込み時間の単発パル
スを提供する。
【０１３６】１つのアプリケーションでは、イネーブル
信号がドライブされて、ＦＰＭＡのそれぞれのビット書
き込みプログラミングを提供する。例えばＦＰＭＡ又は
その一部が、それぞれのメモリ・サブアレイが横に並
ぶ、即ち幅広いＲＡＭに構成されているとき、一時にサ
ブアレイの１ワードのみが書き込みデータを受信するこ
とが要求される。したがって、関連するワード・プログ
ラミング・データを受信する特定のメモリ・サブアレイ
１２は、関連するイネーブル入力３３２によって選択的
にイネーブルにされる。代替として、イネーブル入力に
関連するマルチプレクサは、ＡＮＤゲート３３８の１つ
の入力端を常時イネーブルにするようにプログラムする
こともできる。
【０１３７】事前充電ビット線構造を実現している上記
の実施例では、読み出しデコーダ２９６は、追加の入力
として読み出しクロックをもつこともでき、このクロッ
クは、書き込み用デコーダ中のマルチプレクサと同様な
アドレス・マルチプレクサ回路から供給される。読み出
しクロックは、代替的にはアクティブに保持し、非同期
機能を実現することもできる。
【０１３８】（１６）クロック・ユニット 前記のように、本発明のフィールド・プログラマブル・
メモリ・アレイ１０は、ＬＩＦＯ／ＦＩＦＯモードとし
て、又は多数のメモリ・サブアレイ１２のワードがスタ
ックの形で用いられるロールオーバ・モードとして動作
するように構成できる。ＬＩＦＯ動作モードでは、デー
タはスタック上に配置されたときと反対の順序でスタッ
クから取り出される、即ちＬａｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔである。ＦＩＦＯ動作モードでは、データはス
タック上に配置されたときと同じ順序でスタックから取
り出される、即ちＦｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕ
ｔである。ロールオーバ動作モードでは、特定のワード
・ウィンドウを介してスタック・アクセスが行われ、こ
のモードではスタックのデータは、データがスタック内
をシフトされるとき、アクセス・ウィンドウを通して一
定の順序で配列される。スタック内でデータ・シフトが
起こると、スタック最上部のデータがスタックの底部に
回る。その逆にスタックの回転が反対方向に行われると
きは、スタックの底部のデータがスタックの最上部に回
る。図１及び図２に示すクロック・ユニット２２1、２
２2、・・・１２Zは、それぞれメモリ・サブアレイ１２
1、１２2、・・・１２Zに関連付けられており、関連す
る読み出し／書き込みクロックを生成し、スタックの上
昇又は下降の状況を常に把握する。
【０１３９】図３９〜図４１において、クロック・ユニ
ット２２はプッシュ・クロック分割回路３４０、及びポ
ップ・クロック分割回路３４２を含む。各クロック分割
回路は、入力マルチプレクサをもち、これらのマルチプ
レクサは、アドレス・バス２８の使用可能なアドレス線
のそれぞれのサブセットに連結されている、多数のクロ
ック入力線３７０、３７２それぞれの１本から選択され
たクロック信号を受信する。アドレス線は、前記の読み
出し及び書き込み用ビット線階層構造と同様な階層構造
を含むことも可能であることに留意されたい。分割回路
３４１は、自身の関連するマルチプレクサによって選択
されたクロック信号を受信し、単一のクロック入力から
２つの重ならない第１及び第２の位相プッシュ・クロッ
ク・パルスを生成する。分割回路３４１に与えられる構
成データは、（オプションの）入力クロックの選択的極
性変換、及び双方の出力クロックを非活性状態に強制す
るモード選択を可能にする。通常の動作においては、プ
ッシュ・クロック分割回路３４０は図６に示すように、
第１及び第２の位相プッシュ・クロック信号をそれぞれ
相互接続３７３、及び３７４を介して関連するメモリ・
サブアレイ１２に提供する。同様にポップ・クロック分
割回路３４２はプログラム可能であり、２つの重ならな
い第１及び第２の位相ポップ・クロック・パルスを、ポ
ップ・クロック出力端３７６及び３７８それぞれを介し
て、関連するメモリ・サブアレイ１２に提供する。図７
を参照して前記で示し、説明したように、それぞれのプ
ッシュ及びポップのクロック・パルスは、関連するメモ
リ・サブアレイのそれぞれのメモリ・セル間の転送セル
５０をドライブし、メモリ・セル間の垂直方向のデータ
のシフト操作を可能にしている。
【０１４０】クロック・ユニット２２はまた、『物理的
な』ＬＩＦＯ／ＦＩＦＯ動作モード用のスタック増分及
び減分の状況を常時把握する付加回路を含み、その中で
データは、実際には前記のようにスタック内を垂直方向
に転送され、又は代替的には、『論理的な』ＬＩＦＯ／
ＦＩＦＯ動作モードにおいて、アドレス指定手順の現状
を常時把握する。『論理的な』ＬＩＦＯ／ＦＩＦＯ動作
モードでは、ポインタは、スタック内のどのアドレス位
置にデータを配置するか、及びスタック内のどのアドレ
ス位置からデータを取り出すかについて、常時把握す
る。したがって、『論理的な』動作モードでは、データ
はメモリ・スタック内に、及びスタックから、スタック
内でのデータの垂直方向のシフト操作を必要とすること
なく、それぞれのポインタによってアドレス指定された
通常の読み出し／書き込みデータ転送を用いて転送され
る。
【０１４１】クロック・ユニット２２の計数システム
は、実質的に２つのアドレス・カウンタ３５２、３５
２’及び２つの境界レジスタ３５４、３５６から成る。
物理的なＬＩＦＯ／ＦＩＦＯ動作モードでは、カウンタ
はそれぞれのプッシュ及びポップのクロック・パルスに
よって更新される。アドレス・カウンタ３５２は、クロ
ック制御ユニット３４８がマルチプレクサ３４４、３４
６から受信したそれぞれの初期化信号によって適切にト
リガされたときに、この制御ユニットからそれぞれの増
分又は減分信号を受信する。物理的なＬＩＦＯ／ＦＩＦ
Ｏ動作モードでは、これらのマルチプレクサ３４４、３
４６は、ポップ及びプッシュのクロック分割回路３４
２、３４０によって生成されたそれぞれのポップ及びプ
ッシュ信号を選択する。その後にカウンタ３５２内のデ
ータは、境界レジスタ３５４又は３５６のデータと比較
され、スタックのオーバフローを予防する。データ比較
は、アドレス比較回路３５８によって行われる。オーバ
フロー状態が存在する場合、アドレス比較回路３５８は
適切なオーバフロー・フラグを生成し、このフラグは、
関連するドライブ・マルチプレクサ３６０を介してアド
レス・バス２８の選択線に伝達され、ＦＰＭＡの外に伝
達される。
【０１４２】マルチプレクサ３５０及び３５０’は、適
切なリセット信号をアドレス・バス２８からカウンタ３
５２、及び３５２’それぞれに選択的に結合させる。関
連するカウンタはリセット信号を受信したとき、カウン
タ内のそれぞれのロード・レジスタにプログラムされて
いる所定のロード値に、内部の計数をリセットする。カ
ウンタのこれらの特定の内部ロード・レジスタは、ＦＰ
ＭＡのブートアップ構成時に、所定のロード値を用いて
プログラムされる。
【０１４３】論理的なＬＩＦＯ／ＦＩＦＯ動作モードで
は、アドレス・カウンタ３５２、３５２’は、それぞれ
のメモリ・サブアレイの書き込み及び読み出しアドレス
位置を指示するアドレス・ポインタとして動作する。Ｌ
ＩＦＯ動作モードでは、カウンタ３５２は、メモリへの
データの送付、又はメモリからのデータの受信に関連し
た書き込みアドレス、及び読み出しアドレス双方を提供
する。クロック制御ユニット３４８が、マルチプレクサ
３４４を介して下降コマンドを受信したとき、このユニ
ットはアドレス・カウンタ３５２に信号を送り、アドレ
ス・カウンタのアドレス・レジスタを減分させる。更に
クロック制御ユニット３４８は、適切な読み出し信号を
生成し、この信号はアドレス・バス２８の選択線３６８
に、又は代替的に、関連した選択ドライブ・マルチプレ
クサ３８１を介して入出力データ・バスの１つに送られ
る。代わってスタックにデータを書き込むとき、マルチ
プレクサ３４６は、アドレス・バス２８の選択線から上
昇信号を受信し、クロック制御ユニット３４８にこの上
昇コマンドを転送する。したがって、クロック制御ユニ
ット３４８は、アドレス・カウンタ３５２に増分信号
を、選択ドライブ・マルチプレクサ３８０を介してアド
レス・バス２８の１本の線に書き込み信号を送る。選択
ドライブ・マルチプレクサ３６２は、カウンタ３５２の
それぞれのＬＩＦＯ読み出し／書き込みアドレスをアド
レス・バス２８の選択線３６４に選択的に結合させる。
【０１４４】クロック制御ユニット３４８、３４８’
は、必要に応じてそれぞれの増分信号又は減分信号と、
関連する書き込み及び読み出し信号との間のタイミング
を設定し、その結果、それぞれのカウンタの適切な書き
込み／読み出しアドレスが、関連する書き込み／読み出
し信号と適切な同期をとって、アドレス・バスに渡され
ることが理解される。
【０１４５】論理的ＦＩＦＯ動作モードでは２つのアド
レス・カウンタが必要であり、１つのカウンタ３５２は
スタックにデータを書き込むためのアドレスを指定する
ものであり、もう１つのカウンタ３５２’は、どのアド
レス指定可能なメモリ位置からデータを読み出すかを常
時把握するためのものである。データをスタックに書き
込むとき、クロック制御ユニット３４８は、マルチプレ
クサ３４６を介して上昇コマンドを受信し、それにより
アドレスカウンタ３５２にそのアドレス計数を増分させ
るように信号を送る。クロック制御ユニット３４８は、
更に適切な書き込み信号を生成し、それを関連するアド
レス・バス２８の選択線に送付するか、又は代替的に選
択ドライブマルチプレクサ３８０を介して入出力データ
・バスに送る。データがスタックから読み出されると
き、クロック制御ユニット３４８’は、マルチプレクサ
３４６’を介して上昇コマンドを受信し、それによりマ
ルチプレクサ３８２及び選択ドライブ・マルチプレクサ
３８１を介して、アドレス・バス２８の選択線に読み出
し信号を送る。したがって、カウンタ３５２はスタック
上にデータを書き込むためのポインタ・アドレスを提供
し、一方でカウンタ３５２’は、スタックからデータを
読み出すためのポインタ・アドレスを提供する。
【０１４６】マルチプレクサ３８２は、ＬＩＦＯ又はＦ
ＩＦＯのいずれの動作が選択されるか否かに従って、３
４８又は３４８’のどちらのクロック制御ユニットから
読み出し信号を受信するのかを選択する。ＬＩＦＯ動作
では、クロック制御ユニット３４８は上昇コマンド及び
下降コマンドの双方を受信し、カウンタ３５２はメモリ
・サブアレイに対して、読み出し及び書き込み用の読み
出しアドレス及び書き込みアドレスの双方を提供する。
したがって、クロック制御ユニット３４８から供給され
る読み出し信号は、マルチプレクサ３８２を介してマル
チプレクサ３８１に結合される。ＦＩＦＯ動作では、読
み出しアドレスを提供するのは別個のアドレス・カウン
タ、及び読み出し信号を生成するのは別個のクロック制
御ユニット３４８’である。したがって、マルチプレク
サ３８２は、クロック制御ユニット３４８の代わりに３
４８’から読み出し信号を選択するために、もう１つの
別の状態にプログラムされる。
【０１４７】ＦＩＦＯ動作モードの場合には、アドレス
比較回路３５８はカウンタ３５２のアドレスをカウンタ
３５２’のアドレスと比較し、（読み出し用又は書き込
み用のいずれの）１つのアドレスも他のアドレスをオー
バランしないことを保証する。１つのアドレスが他のア
ドレスをオーバランするときは、アドレス比較回路３５
８がクロック制御ユニット３４８及び３４８’に結合し
て戻すオーバフロー状態を通知する出力をもち、その時
点でクロック・ユニットは、スタックのエラーを防ぐた
めにディスエーブルにされる。アドレス比較回路３５８
は、それぞれのカウンタのアドレスを関連する境界レジ
スタ３５４又は３５６と比較する。所定のアドレス・カ
ウンタが関連する境界値に達したとき、アドレス比較回
路は適切なフラグを生成し、このフラグは、選択ドライ
ブ・マルチプレクサ３６０及び配線３６６を介して、ア
ドレス・バス２８の選択線に送られる。本発明の１つの
特定の実施例においては、このフラグは外部回路、例え
ば構成されたＦＰＧＡに伝達され、ＦＰＧＡは境界条件
を認知し、リセット信号をマルチプレクサ３５０、又は
３５０’を介して、適切なアドレス・カウンタ３５２、
又は３５２’に送る。この方法においては、スタックは
ＦＩＦＯ動作モードで繰り返される。
【０１４８】図２に示すように、各メモリ・サブアレイ
１２に対してクロック・ユニットが設けられることが好
ましいことに留意されたい。これに代わって代替の実施
例では、より少ないクロック・ユニットが設けられ、そ
の結果、柔軟性が減少するが、素子及びその面積の面で
コストを減少させられる。したがって、別個のＬＩＦＯ
又はＦＩＦＯユニットを各メモリ・サブアレイ内に配置
させることもできる。しかしサブアレイの１グループが
組み合わされて拡大されたスタックが設けられるとき、
メモリ・サブアレイの組み合わせに対して、少なくとも
１つの上記のクロック・ユニットを備えることだけが必
要となる。したがって、アドレス・カウンタ及び関連す
る境界レジスタはすべてのＺ個のメモリ・サブアレイか
ら成るスタックを完全にアドレス指定するために、十分
なビット数をもつ。
【０１４９】クロック・ユニット自身は構成データによ
って構成でき、多数のアレイ・サイズ（２N個のワー
ド）をサポートできる。これには読み出し／書き込みア
ドレス比較システム（例えば３５８）をプログラムする
機能が含まれ、この機能により関係するアドレス・ビッ
トのみを比較し、適切な数の、アドレス・ビットをＦＰ
ＭＡのアドレス・バスにゲート出力する。
【０１５０】（１７）状態マシン・アクセス・ポート 図１、図５、図４２、及び図４３に示されている状態マ
シン・アクセス・ポート２４は、ＦＰＭＡへの代替的な
直接アクセスを行う。１つの特定のアプリケーションで
は、既知のＦＰＧＡ の構成論理の状態マシンが、プロ
グラミング・データを保管するキャッシュとしてのメモ
リ・アレイにアクセスし、状態マシンは、フィールド・
プログラマブル・ゲート・アレイの多数のリソースをプ
ログラムするために、順にこのプログラミング・データ
を取り出す。フリップフロップ３９８は、フィールド・
プログラマブル・メモリ・アレイ１０から読み出された
データをラッチし、このラッチされたデータを状態マシ
ン読み出しポート３８６に出力する。ＦＰＭＡ１０が、
読み出しビット線相互結合３０’及び第２入出力相互結
合３８’の双方を含む、本発明の中の特定の実施例で
は、マルチプレクサ３９２は、２つの選択可能経路の１
つから読み出しデータを受信するために、フリップフロ
ップ３９８を選択的に結合する。したがって、上記のよ
うにＦＰＭＡがＦＰＧＡの構成キャッシュ記憶域用に使
われているときは、関連するキャッシュ・メモリ・サブ
アレイは、物理的に隣接するメモリ・サブアレイ１２1
に限定される必要はない。実際に例えばメモリ・サブア
レイ１２2、１２3、・・・１２Zは、キャッシュ・メモ
リ用に構成することができ、そのサブアレイへのアクセ
スは、第２読み出しポート相互結合３８’を介して、代
替の第２の入出力バス３８によって行われる。第２の入
出力バス３８及び読み出しビット線階層構造３０が、互
いに折り重なっている（図２５〜図２９、及び図３０〜
図３５を参照して前に記述したように）本発明の中の代
替的な実施例では、マルチプレクサ３９２は除去され、
フリップフロップ３９８の入力端は、代替の実施例の読
み出しビット線階層構造に直接に結合される。
【０１５１】ＦＰＭＡ１０（図１を参照）から状態マシ
ン・アクセス・ポートを介してデータを読み出すとき、
アドレスは、状態マシン・アクセス・ポート２４のアド
レス・ポート３９０（図５及び図４３参照）に渡され
る。選択ドライブ・マルチプレクサ３９６は、アドレス
・データをアドレス相互接続２８’を介してアドレス・
バス２８の選択線に渡す。次に、アドレス指定されたフ
ィールド・プログラマブル・メモリ・アレイの読み出し
データは、多数の読み出しポートの実施例において、選
択可能なデータ経路の１つを通って流れ、マルチプレク
サ３９２によって選択され、フリップフロップ３９８の
入力端に受信される。読み出しストローブが、その時に
ストローブ入力端３８４を介してフリップフロップに加
えられ、フィールド・プログラマブル・メモリ・アレイ
から取り出された読み出しデータが捕獲される。
【０１５２】状態マシン・アクセス・ポート２４を介し
てＦＰＭＡ１０にデータ（例えば初期化データ）を保管
するとき、例えばＦＰＧＡ（示されてない）の状態マシ
ンは、ビット線相互接続３９４を介してＦＰＭＡ１０の
プログラム・ビット線相互結合３６’に結合されてい
る、プログラム・ビット線相互接続３８８にデータを渡
す。前記のように、プログラム・ビット線バス３６は、
関連するプログラム・ワード線に従ってアドレス指定さ
れて、メモリ・サブアレイ１２のメモリ・セル４８に直
接アクセスを行う。したがって、標準のアドレス・デコ
ード回路（示されてない）は、希望するメモリ・セル４
８へのデータ転送を可能にするために、関連するプログ
ラミング・アドレスをデコードし、選択されたプログラ
ム・ワード線（図２、及び図５、図６のＰＷＬを参照）
をドライブする。
【０１５３】（１８）非同期読み出し 本発明において、前記で開示したアレイの非同期動作を
可能にする１実施例を紹介する。
【０１５４】同期モードでは、内部読み出しビット線ネ
ットワーク（単一のバスとは限らない）は、前の節で概
説されたプロセスによって事前充電され、図４４のブロ
ック５０６によって表され、適切な信号によって制御さ
れる。サブアレイ１２4のメモリ・セルにおいて、有効
なワード線信号を受信したとき、メモリ・セルのデータ
は、内部の読み出しビット線ネットワーク５０６上にゲ
ート出力される。セル・データは内部バスの事前充電を
放電するか、又は事前充電値を補強する（セルの出力は
いずれの方向にもドライブできる）。内部ネットワーク
上の値は素子５０２によって反転され、この素子は、上
位階層ビット線Ｈ２、Ｈ３への接続を行わせる出力信号
５０３を提供する。データ・バスの第１レベルの階層Ｈ
１を用いるように構成されたアレイにおいて、素子５０
０（図４５を参照）は、素子への入力端と出力端Ｈ１と
の間の伝達を行う。素子５００は、別個のＮ型及びＰ型
の伝達選択ゲートＣＮＴＬ（Ｎ）及びＣＮＴＬ（Ｐ）を
もつトライ・ステイト反転回路であり、同期モード中に
Ｈ１において最小の出力静電容量になるように、極性を
反転させて接続された複数のＮＦＥＴ及びＰＦＥＴをも
つ。５０３とＨ１との間の接続のトライ・ステイト制御
は、次の真理値表に従い、この中でＳＥＬは、サブアレ
イをこの階層に接続することを認める責任をもつ構成ビ
ットであり、ＡＳＹＮＣは、読み出しモードが非同期で
ある（１）のか、又は同期である（０）のかを判定する
構成ビットであり、ＨＯＡはデコードされた高位アドレ
ス値（１がアクティブで、０が非アクティブ）である。
（当分野に知識を持つ当業者は、入力ＳＥＬ、ＡＳＹＮ
Ｃ、ＨＯＡならびに出力ＣＮＴＬ（Ｎ）及びＣＮＴＬ
（Ｐ）をもつ論理回路は、数多くの方法で実現できるこ
とを理解するはずである。）
【表１】
【０１５５】上記の表から分るように、同期モードで
は、データは５００のＮ型スタック５２０を介して伝達
され、このときデータの値に依ってビット線Ｈ１が放電
されることもある。上位階層への接続は、Ｎ型スタック
素子２５２及び２５４によって行われ、上位階層の事前
充電は、前の項で説明した方法で、素子２５８及び２６
０を介して行われる。（説明した実施例においては、高
位階層に対して非同期の機能は備えられてないが、それ
は可能である。）
【０１５６】５０６、Ｈ１、Ｈ２、Ｈ３のいずれかを通
って転送されるデータは、上記のようにタイミング用読
み出しビット線データを用いて、捕獲クロック生成ユニ
ットによって生成された捕獲クロックが与えられたと
き、捕獲ラッチ・バンク４００にラッチすることができ
る。
【０１５７】非同期動作モードでは、ブロック５０４及
び５０６内の事前充電素子は、構成ビットによってオフ
にされる。メモリ・セル・サブアレイによって伝達され
たデータは素子５０２によって反転される。前記で説明
した適切なＳＥＬ及びＡＳＹＮＣの設定を伴った、有効
な高位アドレスが与えられるとき、素子５００は、ビッ
ト線階層Ｈ１へのトライ・ステイト・インターフェース
を提供し、事前充電をすることなくいずれかの極性のデ
ータを転送する。（非同期モードでは、事前充電が無い
ことにより、より長い遅延が許される。）前記で説明し
た捕獲クロック生成回路は、優勢なＤＦＦを設定するた
めに、構成ビットによって制御すると同じように、設定
ピンによって非アクティブに強制することができ、内部
ビット線又はＨ１のいずれかからのデータを非同期モー
ドでラッチ回路を通じて伝達されるようにする。説明さ
れた実施例では、非同期動作は、上位階層Ｈ２又はＨ３
に対して作動するように作られておらず、したがって、
ブロック２５２及び２５４は、このモードでは構成ビッ
トによってイネーブルにされることはない。しかし、代
替的な実施例が、高位の階層で非同期動作を組み込むこ
とは可能である。
【０１５８】サブアレイ中の内部読み出しビット線ネッ
トワークは、サブアレイ中で２層の通信ネットワークに
できることも留意すべきであり、この場合、第１層は１
６のセルを接続し、ＡＳＹＮＣ及びアドレス区域内の内
部のＸ１６デコード線を備えたゲート制御をもつ５００
と同様の構造で終端され、更にブロック５０４について
説明したと同様な方法で制御されて事前充電を行い、第
２層は、第１層の終端部に接続され、５０６及び５０２
への接続を行う。
【０１５９】したがって、本文に開示されたものは、フ
ィールド・プログラマブル・メモリ・アレイであり、こ
れは幅広いＲＡＭ機能、奥行の深いＲＡＭ機能、多数Ｒ
ＡＭの機能、ＬＩＦＯ／ＦＩＦＯ機能、及びロールオー
バ機能を備えるように構成できる。
【０１６０】更にフィールド・プログラマブル・メモリ
・アレイが、フィールド・プログラマブル・ゲート・ア
レイのような外部回路用のローカル・キャシュとして用
いられる場合も開示した。
【０１６１】関連するメモリ・サブアレイのメモリ・セ
ルは、多数の入力端及び多数の出力端をもつものが開示
され、更に代替的な実施例において、直列のスキャン又
は垂直方向のシフト機能用の関連したオプションの転送
回路をもつものも開示された。
【０１６２】フィールド・プログラマブル・メモリ・ア
レイのメモリ・サブアレイ用に多数の配置をサポートす
るために、多数階層のプログラム可能なデータ線構造、
及び関連する経路指定リソースが開示され、これらはフ
ィールド・プログラマブル・メモリ・アレイのメモリ・
セルに向けて、又はそこからデータを伝達する。
【０１６３】多数のメモリ配置及びその機能をサポート
して適切なアドレス・デコード操作を可能にするため
に、プログラム可能なアドレス・ユニットも開示され
た。メモリにアクセスし、それぞれのメモリ・サブアレ
イ内の物理的な又は論理的なＬＩＦＯ／ＦＩＦＯ機能を
実現するための、クロック信号を生成するプログラム可
能なクロック・ユニットが開示された。
【０１６４】最後に、フィールド・プログラマブル・メ
モリ・アレイが、外部回路、例えば関連するフィールド
・プログラマブル・ゲート・アレイの状態マシンによっ
てより直接にアクセスできるように、状態マシン・アク
セス・ポートが開示された。
【０１６５】上記とは反対にいかなる明白な言語も存在
せず、Ｘの何らかの集合、又は複数のＸを表すときに
『各Ｘ』のような語や句が本文中に用いられる場合は、
この集合、又は複数を最初に満たすには、２つのみのＸ
が必要であり、更に『各Ｘ』のような語や句は、したが
ってこの集合又は複数を最初に満たすに必要なＸについ
てのみ言及していることを理解いただきたい。この集
合、又は複数を満たす以外にも他のＸが存在し得るが、
したがってこれらの他のＸは、『各Ｘ』のような語や句
には必ずしも含まれない。
【０１６６】前に説明したマルチプレクサ、スイッチな
どに必要な回路接続を設けるには、多数の方法が存在す
ることを、当分野に通常の知識を持つ当業者には明らか
であろう。例えばマルチプレクサ内の信号経路は、通過
トランジスタ、ＥＰＲＯＭ、溶融可能リンク、又はアン
チ・フューズなどを含み、これらは接続されている配線
間に希望する分離又は接続をもたらす。何らかの特定の
構造を用いた接続が必要になるとき、ユーザはこの接続
をもたらすために適切なプログラミングを実行すること
のみを要求される。レーザ・プログラム素子も配線の交
点におけるオプションの溶接を行う。必要な接続は溶接
を含むか、又は含まずに行われる。マスク・プログラム
素子は、関連する接続を単純に含めるか省略する。プロ
グラミングの前には複数の信号が選択用に供されてお
り、プログラミングの後には１つの信号が選択され、２
つの配線の間に経路が設けられる、信号選択用の何らか
の構造を本文ではマルチプレクサと呼ぶ。したがって、
本文で用いられるマルチプレクサは、異なる内容に明白
に表されてない限り、単方向の接続、又は双方向の接続
をサポートする。更に本文で記述されている単一のマル
チプレクサは、実際には多数の信号選択の段階を含む階
層的なマルチプレクス構造にもなる。本文を通して用い
られた『接続』は、異なる内容に明白に表示されてない
限り、導体間の直接の伝導性の接続、又は間接的（例え
ばバッファを介した、又は反転された）インターフェー
スであって、前記にかかわらず１つの導体からの情報が
他の導体に供給されるもののいずれかを広く表す。同様
に、『入力端』又は『出力端』は、異なる内容で明白に
表示されてない限り、直接の又は間接（例えばバッファ
を介した、又は反転された）のインターフェースを表
す。
【０１６７】本文で使用されている『イネーブル信
号』、『イネーブル・データ』などの語は、必要な回路
状態を達成できる何らかの信号タイプを含むものと広く
解釈されたい。イネーブル信号になり得るものは論理信
号、クロック信号などである。更に本文で用いられる
『信号』の語は、単一の信号線又は複数の信号線であ
り、適切な回路動作を達成するのに必要なデータの存在
を広く表す。
【０１６８】本文で用いられている『アレイ』の語は、
集積回路上もしくは１システムを形成する複数の集積回
路上に形成された回路の全体、又は集積回路中もしくは
１システムを形成する複数の集積回路中の回路のある任
意の大きさに分割した部分のいずれかを広く表す。した
がって、１つの大きなアレイが多数の小さなアレイを含
むことも考えられる。
【０１６９】本発明を、本発明の好ましい実施例を参照
して詳細に示し説明したが、本発明の意図と範囲を逸脱
することなく、多くのこれ以外の変更が様式上及び詳細
の中でなし得ることは、当分野に知識を持つ当業者は理
解するであろう。
【０１７０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【０１７１】（１） プログラム可能メモリ回路であっ
て、データを保持するためのメモリ・セルと、第１の選
択信号を伝達する第１のワード線と、第１のビット線
と、前記第１のビット線と前記メモリ・セルとの間に配
置された第１の選択結合回路であって、両者間に信号を
伝達するための前記第１の選択信号に従って、前記第１
のビット線と前記メモリ・セルとの間を選択的に結合す
る選択結合回路と、前記メモリ・セルから信号を伝達す
るために前記メモリ・セルに接続された出力インターフ
ェースと、前記メモリ・セルに信号を伝達するために前
記メモリ・セルに接続された別個のデータ線と、を含む
プログラム可能メモリ回路。 （２） 前記第１の選択信号が書き込みイネーブル信号
であり、前記第１の選択結合回路が前記書き込みイネー
ブル信号によってイネーブルにされたとき、前記第１の
ビット線が前記メモリ・セルに保管すべきデータを伝達
し、前記出力インターフェースが、第２のビット線と、
読み出しイネーブル信号を伝達する第２のワード線と、
前記第２のビット線と前記メモリ・セルとの間に配置さ
れた第２の選択結合回路であって、前記読み出しイネー
ブル信号によってイネーブルにされたとき、前記第２の
ビット線と前記メモリ・セルとの間を選択的に結合し、
前記メモリ・セルのデータの読み出しを可能にする選択
結合回路と、を含む、（１）に記載のプログラム可能メ
モリ回路。 （３） 前記メモリ・セルに保管される代替的なデータ
を伝達するための第３のビット線と、代替的な書き込み
イネーブル信号を伝達する第３のワード線と、前記第３
のビット線と前記別個のデータ線との間に配置された第
３の選択結合回路であって、前記代替的な書き込みイネ
ーブル信号によってイネーブルにされたとき、前記第３
のビット線と前記別個のデータ線との間を選択的に結合
し、前記代替的なデータを前記メモリ・セルに伝達す
る、選択結合回路と、を含む、（２）に記載のプログラ
ム可能メモリ回路。 （４） プログラム可能メモリ回路であって、データを
保持するためのメモリ・セルと、各ワード線が関連する
イネーブル信号を伝達する複数のワード線と、複数のビ
ット線と、複数の選択結合回路であって、前記複数の選
択結合回路の各選択結合回路が、前記メモリ・セルと前
記複数のビット線の関連するビット線との間に配置さ
れ、前記複数のワード線の関連するワード線のイネーブ
ル信号によってイネーブルにされたとき、前記関連する
ビット線と前記メモリ・セルとの間を選択的に結合し、
両者の間に信号を伝達する、選択結合回路と、を含むプ
ログラム可能メモリ回路。 （５） 前記複数のワード線のリセット・ワード線が、
自身の関連するイネーブル信号としてリセット・イネー
ブル信号を伝達し、前記複数のビット線のリセット・ビ
ット線が、リセット・レベルの信号を伝達するために固
定された電源に結合されており、前記複数の選択結合回
路の第１の選択結合回路が、前記リセット・ビット線と
前記メモリ・セルとの間に配置され、前記リセット・ワ
ード線のリセット・イネーブル信号によってイネーブル
にされたとき、前記メモリ・セルを前記リセット・ビッ
ト線に選択的に結合し、前記メモリ・セルに前記リセッ
ト・レベル信号を保管する、（４）に記載のプログラム
可能メモリ回路。 （６） 前記メモリ・セルが、フィールド・プログラマ
ブル・ゲート・アレイ（ＦＰＧＡ）と結合されたメモリ
・アレイの一部であり、前記ＦＰＧＡの状態マシンが前
記メモリ・アレイにＦＰＧＡからのアクセスを提供し、
前記複数のワード線のプログラム・ワード線が、前記状
態マシンによって有効にされたとき、プログラム・イネ
ーブル信号を伝達し、前記複数のビット線のプログラム
・ビット線が、前記状態マシンからプログラム・データ
を伝達し、前記複数の選択結合回路の第１の選択結合回
路が、前記メモリ・セルと前記プログラム・ビット線と
の間に配置され、前記プログラム・ワード線のプログラ
ム・イネーブル信号によってイネーブルにされたとき、
前記メモリ・セルを前記プログラム・ビット線に選択的
に結合し、前記状態マシンからのプログラム・データを
前記メモリ・セルに保管する、（４）に記載のプログラ
ム可能メモリ回路。 （７） 前記複数のワード線の第２のワード線が第２の
ネーブル信号を伝達し、前記複数のビット線の第２のビ
ット線が第２のソースの第２のデータを伝達し、前記複
数の選択結合回路の第２の選択結合回路が、前記メモリ
・セルと前記第２のビット線との間に配置され、前記第
２のワード線の前記第２のイネーブル信号によってイネ
ーブルにされたとき、前記メモリ・セルを前記第２のビ
ット線に選択的に結合し、前記第２のデータを前記メモ
リ・セルに保管する、（６）に記載のプログラム可能メ
モリ回路。 （８） 前記メモリ・セルがメモリ・アレイの一部であ
り、前記プログラム可能メモリ回路が更に、直列入力デ
ータを受信するための直列入力端と、前記直列入力端と
前記メモリ・セルとの間に配置された第１の選択結合回
路であって、第１のスキャン・クロックによってイネー
ブルにされたとき、前記直列入力端の直列入力データを
保管の目的で前記メモリ・セルに選択的に伝達する、選
択結合回路と、データを保持するための第２のメモリ・
セルと、前記メモリ・セルと前記第２のメモリ・セルと
の間に配置された第２の選択結合回路であって、第２の
スキャン・クロックによってイネーブルにされたとき、
前記メモリ・セルのデータを前記第２のメモリ・セルに
選択的に伝達する、選択結合回路と、を含むプログラム
可能メモリ回路であり、前記メモリ・セルが、前記複数
のビット線の１本から関連するイネーブル信号によっ
て、又は代替的に直列入力端から第１のスキャン・クロ
ックによってデータを受信する、（４）に記載のプログ
ラム可能メモリ回路。 （９） 前記メモリ・アレイをアドレス指定するための
Ｎビットのアドレス入力端と、前記Ｎビット・アドレス
入力端の特定のアドレスをデコードして、前記関連する
イネーブル信号を提供するアドレス・デコーダ回路と、
を更に含む、（８）に記載のプログラム可能メモリ回
路。 （１０） ビット線／ワード線によるアドレス指定可能
なメモリ・セルのアレイを含むプログラム可能メモリ回
路であって、自身への第１のデータ・アクセスを可能に
する第１のワード線によってアドレス指定可能な第１の
メモリ・セルと、自身への第１のデータ・アクセスを可
能にする第２のワード線によってアドレス指定可能な第
２のメモリ・セルと、前記第１のメモリ・セルと前記第
２のメモリ・セルとの間に配置され、中間的なデータ保
管を行う転送セルと、第１のクロックによってイネーブ
ルにされ、前記転送セルと前記第１のメモリ・セルとを
選択的に結合し、両者の間のデータ伝達を可能にするた
めの第１の選択結合回路と、第２のクロックによってイ
ネーブルにされ、前記転送セルと前記第２のメモリ・セ
ルとの間を選択的に結合し、両者の間のデータ伝達を可
能にするための第２の選択結合回路と、を含み、前記第
１クロックと前記第２のクロックが連続的に動作し、前
記第１のメモリ・セルと前記第２のメモリ・セルの１つ
から他方へのデータ転送を行う、プログラム可能メモリ
回路。 （１１） 前記第１のメモリ・セルから前記第２のメモ
リ・セルへのデータ転送を行うために、前記第１のクロ
ックを第１位相プッシュ・クロックとして、そして前記
第２のクロックを第２位相のプッシュ・クロックとして
連続して提供する手段を更に含む、（１０）に記載のプ
ログラム可能メモリ回路。 （１２） 前記転送セルがデータを受信するための入力
端を有し、前記転送セルに保管された中間データは、前
記入力端において受信したデータに従って更新され、更
に前記転送セルは、自身に保管された中間データに従っ
たデータを送出するための出力端を有し、前記第１のメ
モリ・セル及び前記第２のメモリ・セルのそれぞれが、
データを受信するための入力端を有し、前記各メモリ・
セルに保管されたデータは、前記入力端において受信し
たデータに従って更新され、更に前記各メモリ・セルは
自身に保管されたデータに従ったデータを送出するため
の出力端を有し、前記第１の選択結合回路が、前記第１
のメモリ・セルの出力端と前記転送セルの入力端との間
に配置され、前記第２の選択結合回路が、前記転送セル
の出力端と前記第２のメモリ・セルの入力端との間に配
置される、（１１）に記載のプログラム可能メモリ回
路。 （１３） 第１位相のポップ・クロックによってイネー
ブルにされる第３の選択結合回路であって、前記第２の
メモリ・セルの出力端を前記転送セルの入力端に選択的
に結合させ、前記第２のメモリ・セルから前記転送セル
へのデータ転送を可能にする、選択結合回路と、第２位
相のポップ・クロックによってイネーブルにされる第４
の選択結合回路であって、前記転送セルの出力端を前記
第１のメモリ・セルの入力端に選択的に結合させ、前記
転送セルから前記第１のメモリ・セルへのデータ転送を
可能にする、選択結合回路と、前記第２のメモリ・セル
から前記第１のメモリ・セルにデータを転送するため
に、前記第１位相のポップ・クロックと前記第２位相の
ポップ・クロックを連続的に提供する手段と、を更に含
む、（１２）に記載のプログラム可能メモリ回路。 （１４） ＦＰＧＡ及びプログラマブル・メモリ・アレ
イを動作させる方法であって、外部データ・ソースから
前記プログラマブル・メモリ・アレイへの初期データの
転送を含むＦＰＧＡを構成するステップと、前記プログ
ラマブル・メモリ・アレイを内部でアクセスすることを
含む、前記構成済みＦＰＧＡを機能的に動作させるステ
ップと、を含む、方法。 （１５） ＦＰＧＡを構成する前記ステップが、前記プ
ログラマブル・メモリ・アレイを構成するステップを含
み、前記構成済みＦＰＧＡの機能動作中に前記プログラ
マブル・メモリ・アレイへの書き込みを防ぐ、（１４）
に記載の方法。 （１６） ＦＰＧＡを構成する前記ステップが、前記プ
ログラマブル・メモリ・アレイを構成するステップを含
み、前記構成済みＦＰＧＡの機能動作中に前記プログラ
マブル・メモリ・アレイに対する読み出し及び書き込み
の双方を可能にする、（１４）に記載の方法。 （１７） 行及び列に配置された複数のメモリ・セルを
含むメモリ・アレイであって、メモリ・セルの各行は自
身に関連するアドレス指定可能なイネーブル・ワード線
を有し、メモリ・セルの各列は自身に関連するビット線
を有し、各ビット線は、それぞれのアドレス指定可能な
イネーブル・ワード線によってイネーブルにされたと
き、前記関連する列のメモリ・セルへのアクセスを行
い、前記メモリ・アレイが更に、複数の個別の結合回路
であって、前記複数の個別の結合回路の各個別の結合回
路が、所定の列のそれぞれの隣接するメモリ・セル間に
配置される、結合回路を含み、各個別の結合回路は、所
定の列内でプッシュ／ポップ制御信号に従って、それぞ
れの隣接するメモリ・セルの１つから他方にデータを選
択的にシフトするように動作する、メモリ・アレイ。 （１８） 前記各個別の結合回路が、中間のデータを保
管するための転送セルであって、前記転送セルがデータ
を受信するための入力端を有し、転送セル内に保管され
た前記中間データを更新し、更に前記転送セルが自身内
に保管された前記中間データに対応したデータを送出す
るための出力端を有する、転送セルと、前記それぞれの
隣接するメモリ・セルの１つと、前記転送セルの入力端
との間に配置された第１の選択結合回路であって、前記
第１の選択結合回路を選択的にイネーブルにし、前記そ
れぞれの隣接するメモリ・セルの１つのデータを前記転
送セルの入力端に伝達する、第１位相のプッシュ／ポッ
プ・クロック信号を受信する、選択結合回路と、前記そ
れぞれの隣接するメモリ・セルの他方と、前記転送セル
の出力端との間に配置された第２の選択結合回路であっ
て、前記第２の選択結合回路を選択的にイネーブルに
し、前記転送セルの出力端から前記それぞれの隣接する
メモリ・セルの他方にデータを伝達する、第２位相のプ
ッシュ／ポップ・クロック信号を受信する、選択結合回
路と、を含む、（１７）に記載のメモリ・アレイ。 （１９） 前記各個別の結合回路が更に、前記それぞれ
の隣接するメモリ・セルの他方と、前記転送セルの入力
端との間に配置された第３の選択回路であって、前記第
３の選択結合回路を選択的にイネーブルにし、前記それ
ぞれの隣接するメモリ・セルの他方から前記転送セルの
入力端にデータを伝達する、第１位相のプッシュ／ポッ
プ・クロック信号を受信する、選択結合回路と、前記そ
れぞれの隣接するメモリ・セルの１つと、前記転送セル
の出力端との間に配置された第４の選択結合回路であっ
て、前記第４の選択結合回路を選択的にイネーブルに
し、前記転送セルの出力端から前記それぞれのメモリ・
セルの１つにデータを伝達する、第２位相のプッシュ／
ポップ・クロック信号を受信する、選択結合回路と、を
含む、（１８）に記載のメモリ・アレイ。 （２０） 複数のロールオーバ結合回路を更に含むメモ
リ・アレイであって、前記複数のロールオーバ結合回路
の各ロールオーバ結合回路が、前記複数のメモリ・セル
の所定の列に関連付けられ、前記各ロールオーバ結合回
路が、所定の列の最上部のメモリ・セルと前記所定の列
の底部のメモリ・セルとの間に、ロール・オーバ・モー
ド・イネーブル信号に従って選択的に配置され、前記各
ロールオーバ結合回路が、前記ロールオーバ・モード・
イネーブル信号によってイネーブルにされたとき、前記
プッシュ／ポップ・クロック信号に従って、前記所定の
列内で前記最上部のメモリ・セル、及び前記底部のメモ
リ・セルの一方から他方に選択的にデータをシフトする
ように動作する、（１７）に記載のメモリ・アレイ。 （２１） 行及び列に配列されている複数のメモリ・セ
ルを含むメモリ・アレイであって、前記メモリ・セルの
各行は、関連する行アドレスによって選択的にアドレス
指定可能な前記各行に関連づけられたワード線を有し、
前記メモリ・セルの各列は、それぞれのワード線によっ
てイネーブルにされたとき、関連する列のメモリ・セル
にアクセスを行う前記各列に関連するビット線を有し、
前記メモリ・アレイが更に、入力アドレスを受信するた
めのアドレス入力端を有し、前記入力アドレスに従って
前記ワード線を選択するアドレス・デコーダと、前記メ
モリ・アレイの関連する読み出し及び書き込み動作中
に、前記アドレス・デコーダの前記アドレス入力端に読
み出し及び書き込み入力アドレスを提供するための、プ
ログラム可能のアクセス・ユニットであって、前記プロ
グラム可能アクセス・ユニットは、前記メモリ・アレイ
の動作中にモード選択信号に従って前記読み出し及び書
き込みアドレスを変更し、ラスト・イン・ファースト・
アウト（ＬＩＦＯ）又はファースト・イン・ファースト
・アウト（ＦＩＦＯ）メモリ機能のいずれかを提供す
る、メモリ・アレイ。 （２２） 前記プログラム可能アクセス・ユニットが、
前記メモリ・アレイの書き込み動作を計数するための第
１のアドレス・カウンタを含み、当該アドレス・カウン
タは、前記モード選択信号によってイネーブルにされた
とき、当該書き込み動作中に前記アドレス・カウンタの
計数値に従って、前記入力アドレスを前記アドレス・デ
コーダに提供する、（２１）に記載のメモリ・アレイ。 （２３） 前記プログラム可能アクセス・ユニットが更
に、前記モード選択信号によってイネーブルにされたと
き、前記第１のアドレス・カウンタと連係して動作する
第１のクロック制御ユニットを含み、当該クロック制御
ユニットは、前記第１のアドレス・カウンタの計数によ
ってアドレス指定されて、前記メモリ・アレイへの書き
込み動作の順序を制御し、前記第１のアドレスカウンタ
による前記書き込み動作の前記計数を制御する、（２
２）に記載のメモリ・アレイ。 （２４） 前記第１のアドレス・カウンタが更に、前記
モード選択信号によってイネーブルにされたとき、前記
メモリ・アレイの各読み出し動作毎に前記アドレス・カ
ウンタの計数を減分するように動作し、当該読み出し動
作の間に前記アドレス・カウンタの前記計数に従って、
前記入力アドレスを前記アドレス・デコーダに供給し、
前記第１のクロック制御ユニットが更に、前記モード選
択信号によってイネーブルにされたとき、前記第１のア
ドレス・カウンタと連係して動作し、前記第１のアドレ
ス・カウンタの計数によってアドレス指定されて前記メ
モリ・アレイの読み出し動作の順序を制御し、前記アド
レス・カウンタの前記減分を制御し、前記第１のアドレ
ス・カウンタ及び前記第１のクロック制御ユニットが、
前記モード選択信号によってイネーブルにされたとき、
前記メモリ・アレイにラスト・イン・ファースト・アウ
ト機能を付与する、（２３）に記載のメモリ・アレイ。 （２５） 前記プログラム可能アクセス・ユニットが更
に、前記メモリ・アレイの読み出し動作を計数するため
の第２のアドレス・カウンタであって、前記モード選択
信号によってイネーブルにされたとき、当該読み出し動
作中に、前記アドレス・カウンタの計数値に従って前記
入力アドレスを前記アドレス・カウンタに供給する、ア
ドレス・カウンタと、前記モード選択信号によってイネ
ーブルにされたときに、前記第２のアドレス・カウンタ
と連係して動作する第２のクロック制御ユニットであっ
て、前記第２のアドレス・カウンタの計数によってアド
レス指定されて、前記メモリ・アレイの読み出し動作の
順序を制御し、前記第２のアドレス・カウンタによる前
記読み出し動作の計数動作を制御する、クロック制御ユ
ニットと、を含み、前記第１及び第２のアドレス・カウ
ンタ、ならびに前記第１及び第２のクロック制御ユニッ
トが、前記モード選択信号によってイネーブルにされた
とき、前記メモリ・アレイにファースト・イン・ファー
スト・アウト機能を付与する、（２３）に記載のメモリ
・アレイ。 （２６） 前記第１及び第２のアドレス・カウンタのそ
れぞれが、前記モード選択信号によってイネーブルにさ
れたとき、それぞれの書き込み及び読み出し動作中に、
前記アドレス・デコーダのアドレス入力端に前記アドレ
ス・カウンタそれぞれの関連する計数値を選択的に与え
るために、プログラム可能な選択結合回路を含む、（２
５）に記載のメモリ・アレイ。 （２７） 前記プログラム可能アクセス・ユニットが更
に、前記第１及び第２のアドレス・カウンタの少なくと
も一方の計数値が、少なくとも１つの所定の境界値に一
致する時を確定するためのアドレス比較ユニットを含
む、（２６）に記載のメモリ・アレイ。 （２８） 前記プログラム可能アクセス・ユニットが更
に、前記第１及び第２のアドレス・カウンタの計数値が
互いに一致する時を確定するためのアドレス比較ユニッ
トを含む、（２６）に記載のメモリ・アレイ。 （２９） 前記プログラム可能アクセス・ユニットが更
に、それぞれの境界値を提供する第１及び第２の境界ア
ドレス・レジスタと、前記第１のアドレス・カウンタの
前記計数値と、前記第２のアドレス・カウンタの前記計
数値と、前記第１の境界アドレス・レジスタの前記境界
値と、前記第２の境界アドレス・レジスタの前記境界値
とから成るグループから、２つの値を選択して比較し、
前記２つの選択された値が互いに等しくなる時を確定す
るプログラム可能なアドレス比較ユニットと、を含む、
（２６）に記載のメモリ・アレイ。 （３０） 前記第１のアドレス・カウンタが選択結合回
路を含み、前記モード選択信号によってイネーブルにさ
れたとき、書き込み及び読み出し動作中に、前記選択結
合回路が前記アドレス・デコーダのアドレス入力端に前
記アドレス・カウンタの計数値を選択的に与えるように
プログラム可能である、（２４）に記載のメモリ・アレ
イ。 （３１） 前記プログラム可能アクセス・ユニットが更
に、前記第１のアドレス・カウンタの計数値が所定の境
界値に一致する時を確定するためのアドレス比較ユニッ
トを含む、（３０）に記載のメモリ・アレイ。 （３２） 前記プログラム可能アクセス・ユニットが更
に、それぞれの境界値を提供する第１及び第２の境界ア
ドレス・レジスタと、前記第１のアドレス・カウンタの
前記計数値と、前記第１の境界アドレス・レジスタの前
記境界値と、前記第２の境界アドレス・レジスタの前記
境界値から成るグループから、２つの値を選択して比較
し、前記２つの選択された値が互いに一致する時を確定
するプログラム可能なアドレス比較回路と、を含む、
（３０）に記載のメモリ・アレイ。 （３３） 前記第１のクロック制御ユニットが、それぞ
れのクロック信号を受信するための複数のクロック入力
端と、前記複数のクロック入力端の１つから第１の選択
クロック信号を選択的に伝達するためにプログラム可能
な第１の選択結合回路と、前記複数のクロック入力端の
１つから第２の選択クロック信号を選択的に伝達するた
めにプログラム可能な第２の選択結合回路と、前記第１
及び第２の選択クロック信号の１つを採用するためにプ
ログラム可能なプログラム可能クロック・シーケンサで
あって、前記第１のアドレス・カウンタの増分を行うた
めに、前記アドレス・カウンタに増分クロックを供給
し、前記メモリ・アレイの書き込み動作を行うために、
前記アドレス・デコーダを介して前記メモリ・アレイに
書き込みクロックを供給し、更に前記書き込みクロック
の供給と、前記増分クロックの供給との間に所定の遅延
をもたらす、プログラム可能クロック・シーケンサと、
を含む、（２３）に記載のメモリ・アレイ。 （３４） プログラマブル・ゲート・アレイを一緒に組
み込んだメモリ・アレイであって、前記プログラマブル
・ゲート・アレイは、入出力バスと、複数のプログラム
可能な論理素子と、前記複数のプログラム可能な論理素
子と前記入出力バスとの間を選択的に相互接続するプロ
グラム可能な相互接続回路と、前記プログラマブル・ゲ
ート・アレイのプログラム可能リソースに関連づけられ
た構成用メモリと、前記構成用メモリをアドレス指定す
るためのアドレス・バスと、前記構成用メモリに構成デ
ータをロードするためのデータ・バスと、前記関連する
アドレス・バス及びデータ・バスを介した前記構成用メ
モリへのアクセスを制御するための構成用論理回路とを
有し、前記メモリ・アレイは更に、前記プログラマブル
・ゲート・アレイの前記アドレス・バスを前記メモリ・
アレイの前記アドレス・デコーダに選択的に結合させる
ためのプログラム可能なマルチプレクス手段を含み、そ
の結果、前記アドレス・デコーダが前記アドレス・バス
を介して入力アドレスを受信できる、（２１）に記載の
メモリ・アレイ。 （３５） 前記プログラマブル・ゲート・アレイの前記
構成用メモリに関連したデータ・バスを、前記メモリ・
アレイのメモリ・セル列に関連した前記ビット線に選択
的に結合させるためのプログラム可能な手段を更に含
む、（３４）に記載のメモリ・アレイ。 （３６） 前記メモリ・アレイのメモリ・セル列に関連
した前記ビット線を、前記プログラマブル・ゲート・ア
レイの入出力バスに選択的に結合させるためのプログラ
ム可能な手段を更に含む、（３５）に記載のメモリ・ア
レイ。 （３７） 書き込みクロックを前記アドレス・バス、又
は前記入出力バスの一方に選択的に伝達するためにプロ
グラム可能な選択結合回路を有する、第１のクロック・
ユニットを含む、（３６）に記載のメモリ・アレイ。 （３８） 前記プログラム可能アクセス・ユニットが更
に、自身に渡される読み出し、又は書き込みアドレスの
一定部分を比較するためにプログラム可能なアドレス比
較ユニットを含み、前記アドレスの一定部分のサイズは
構成データによって決定される、（２１）に記載のメモ
リ・アレイ。 （３９） 行及び列に配列された複数のメモリ・セルを
有するプログラマブル・メモリ・アレイであって、前記
メモリ・セルの行は関連するワード線を有し、前記メモ
リ・セルの各列は自身に関連づけられたプログラム可能
なビット線構造を有し、前記メモリ・セル列の前記プロ
グラム可能なビット線構造が、複数のローカル・ビット
線であって、各ローカル・ビット線が、前記所定列のメ
モリ・セルのそれぞれのサブアレイ・グループに関連づ
けられている、複数のローカル・ビット線と、前記複数
のローカル・ビット線の隣接するローカル・ビット線間
のローカル選択結合回路であって、前記隣接するビット
線間に選択的に信号を伝達するためにプログラム可能で
ある、選択結合回路と、を有する、プログラマブル・メ
モリ・アレイ。 （４０） 前記プログラム可能ビット線構造が更に、複
数のセミ・グローバル・ビット線であって、各セミ・グ
ローバル・ビット線が、前記列のメモリ・セルのそれぞ
れのセグメントに関連づけられており、各前記セグメン
トは、メモリ・セルの複数の前記サブグループを含んで
いる、セミ・グローバル・ビット線と、前記複数のセミ
・グローバル・ビット線の隣接するセミ・グローバル・
ビット線間のセミ・グローバル選択結合回路であって、
前記セミ・グローバル・ビット線間に選択的に信号を伝
達するためにプログラム可能である、セミ・グローバル
選択結合回路と、メモリ・セルの所定のサブアレイ・グ
ループの各ローカル・ビット線と、前記所定のサブアレ
イ・グループを含む前記セグメントの前記関連するセミ
・グローバル・ビット線との間の第１階層の選択スイッ
チであって、前記関連するローカル・ビット線と前記そ
れぞれのセミ・グローバル・ビット線との間に選択的に
信号を伝達するためにプログラム可能である、選択スイ
ッチと、を含む、（３９）に記載のプログラマブル・メ
モリ・アレイ。 （４１） 前記プログラム可能ビット線構造が更に、前
記メモリ・セル列に関連するグローバル・ビット線を更
に含み、各第１階層のスイッチが、前記関連するローカ
ル・ビット線と、前記それぞれのセミ・グローバル・ビ
ット線及び前記グローバル・ビット線の１つとの間に選
択的に信号を伝達するためにプログラム可能である、
（４０）に記載のプログラマブル・メモリ・アレイ。 （４２） メモリ・セルの各サブアレイ・グループの各
メモリ・セルが、所定のローカル・ビット線に関連づけ
られて、関連する内部のサブアレイ・ビット線を通じて
データにアクセスし、前記プログラム可能ビット線構造
が更に、各内部サブアレイ・ビット線用の選択結合回路
を含み、前記選択結合回路が、前記各内部サブアレイ・
ビット線と、前記関連するローカル・ビット線、前記関
連するセミ・グローバル・ビット線、及び前記グローバ
ル・ビット線を含むグループの１つのビット線との間に
選択的に信号を伝達するためにプログラム可能である、
（４１）に記載のプログラマブル・メモリ・アレイ。 （４３） 第２の入出力バスを更に含むプログラマブル
・メモリ・アレイであって、前記プログラム可能ビット
線構造が更に、メモリ・セルの前記サブアレイ・グルー
プの各境界に関連づけられた第２階層の選択結合回路を
含み、各前記第２階層の選択結合回路が、前記第２の入
出力バスと、前記境界に隣接する前記ローカル・ビット
線、前記境界に関連する前記セミ・グローバル・ビット
線、及び前記グローバル・ビット線から成るグループか
ら選択される１つのビット線との間に、選択的に信号を
伝達するためにプログラム可能である、（４２）に記載
のプログラマブル・メモリ・アレイ。 （４４） 前記プログラム可能ビット線構造が、前記プ
ログラマブル・メモリ・アレイの読み出しビット線構造
であり、各第１階層の選択スイッチが、１対Ｎの選択ド
ライバを含み、各内部サブアレイ・ビット線用の前記選
択結合回路が、双方向の結合回路を含む、（４２）に記
載のプログラマブル・メモリ・アレイ。 （４５） 各前記１対Ｎの選択ドライバが、高位アドレ
ス・イネーブル信号を受信するためのトライ・ステイト
・イネーブル入力端を含み、メモリ・セルの対応するサ
ブアレイ・グループに関連づけられている前記１対Ｎ選
択ドライバを選択的にイネーブルにする、（４４）に記
載のプログラマブル・メモリ・アレイ。 （４６） 前記プログラマブル・メモリ・アレイの読み
出しビット線構造、及び書き込みビット線構造それぞれ
用として、請求項４２の前記プログラム可能ビット線構
造の２つを採用するプログラマブル・メモリ・アレイで
あって、前記読み出しビット線構造の各第１階層選択ス
イッチが、マルチプレクサを含み、前記読み出しビット
線構造の各内部サブアレイ・ビット線用の前記選択結合
回路が、１対Ｎの選択ドライバを含み、前記プログラム
可能書き込みビット線構造の各第１階層の選択スイッチ
が、１対Ｎの選択ドライバを含み、前記プログラム可能
書き込みビット線構造の各内部サブアレイ・ビット線用
の前記選択結合回路が、マルチプレクサを含む、プログ
ラマブル・メモリ・アレイ。 （４７） 第１の入出力バス及び第２の入出力バスを有
するプログラマブル・メモリ・アレイのプログラム可能
な相互結合回路であって、前記プログラム可能な相互結
合回路が、１つの出力端と複数の入力端を有する第１の
選択結合回路であって、前記複数の入力端の一部の入力
端が、前記第１の入出力バス相互接続の第１の相互接続
を選択するために結合されており、前記第１の選択結合
回路が、第１の選択信号に従って前記出力端と前記複数
の入力端の１入力端との間に選択的に信号を伝達するた
めにプログラム可能である、選択結合回路と、前記第１
の選択結合回路の出力に関連する信号を受信するために
電気的に結合されている１つの入力端、及び複数の出力
端を有する第２の選択結合回路であって、前記複数の出
力端の一部の出力端が、前記第２の入出力バスの第２の
相互接続を選択するために結合されており、前記第２の
選択結合回路が、第２の選択信号に従って、前記入力端
と前記複数の出力端の１出力端との間に選択的に信号を
伝達するためにプログラム可能である、選択結合回路
と、を含む、プログラム可能相互結合回路。 （４８） 前記第１の選択結合回路がマルチプレクサを
含み、前記第２の選択結合回路が１対Ｎのドライバを含
む、（４７）に記載のプログラム可能相互結合回路。 （４９） 前記第１の選択結合回路の出力端と、前記第
２の選択結合回路の入力端との間に選択信号を伝達する
ために、電気的に配置されているプログラム可能な極性
選択回路を更に含み、前記プログラム可能な極性選択回
路が、前記選択信号の極性を選択的に反転させるために
プログラム可能である、請求項４７に記載のプログラム
可能な相互結合回路。 （５０） 前記プログラム可能な極性選択回路が、第１
及び第２の入力端、ならびに前記第２の選択結合回路の
前記入力端に結合された出力端を有する第３の選択結合
回路であって、前記第１及び第２の入力端の１つを当該
結合回路の出力端に選択的に結合するためにプログラム
可能であり、前記第１の入力端が、前記第１の選択結合
回路の出力端に結合されている、第３の選択結合回路
と、前記第１の選択結合回路の出力端と前記第３の選択
結合回路の第２の入力端との間に電気的に結合されてい
る反転回路と、を含む、（４９）に記載のプログラム可
能な相互結合回路。 （５１） 前記プログラマブル・メモリ・アレイから取
り出したデータを伝達するために、請求項４７の前記プ
ログラム可能相互結合回路を採用したプログラマブル・
メモリ・アレイのプログラム可能な読み出しポートであ
って、前記プログラム可能な読み出しポートが更に、前
記第１の選択結合回路の出力端と、前記第２の選択結合
回路の入力端との間に配置された選択ラッチ回路を含
み、前記選択ラッチ回路が、前記第１の選択結合回路の
出力端からラッチされたデータに関連したデータを前記
第２の選択結合回路の入力端に伝達するか、又は前記第
１の選択結合回路の出力端のデータに直接に関連したデ
ータを前記第２の選択結合回路の入力端に伝達するかを
選択するためにプログラム可能であり、前記選択ラッチ
回路の選択が第３の選択信号によって確定される、プロ
グラム可能読み出しポート。 （５２） 前記選択ラッチ回路が、前記第２の選択結合
回路の入力端に結合される出力端、ならびに少なくとも
第１及び第２の入力端を有する第３の選択結合回路であ
って、前記第３の選択信号に従って両端間に信号を伝達
するために、前記入力端の１つが前記出力端に選択的に
結合される、選択結合回路と、前記第１の選択ラッチの
出力端に結合されるデータ入力端、及び前記第３の選択
結合回路の前記第１の入力端に結合され、自身の中にラ
ッチされたデータに対応するデータを送出するための出
力端を有するフリップフロップであって、ラッチ・クロ
ック信号に同期して前記データ入力端においてデータを
捕獲して自身の中にラッチする、フリップフロップと、
を含み、前記第３の選択結合回路の第４の入力端が、前
記第１の選択結合回路の出力端に直接に結合される、
（５１）に記載のプログラム可能読み出しポート。 （５３） 前記第１の選択結合回路の出力端と、前記第
３の選択結合回路の第３の入力端との間を直列に結合す
る反転回路を更に含む、（５２）に記載のプログラム可
能読み出しポート。 （５４） 前記フリップフロップが、前記第３の選択結
合回路の第３の入力端に結合される付加された相補型の
出力端を有する、（５２）に記載のプログラム可能読み
出しポート。 （５５） 前記第１の入出力バスの選択一次相互接続か
ら第１のクロック信号を受信するために結合された第１
の入力端と、前記第２の入出力バスの選択二次相互接続
から第２のクロック信号を受信するために結合された第
２の入力端とを有するクロック・マルチプレクサであっ
て、クロック選択信号に従って、前記第１及び第２のク
ロック信号の１つを、前記ラッチ・クロック信号として
前記フリップフロップに選択的に伝達するためにプログ
ラム可能である、クロック・マルチプレクサを更に含
む、（５２）に記載のプログラム可能読み出しポート。 （５６） 前記第１及び第２のクロック信号の少なくと
も１つを、クロック極性選択信号に従って選択的に反転
させるための手段を更に含む、（５５）に記載のプログ
ラム可能読み出しポート。 （５７） 第１の入出力バス及び第２の入出力バスを有
するプログラマブル・メモリ・アレイのプログラム可能
相互結合回路であって、第１の選択信号に従って、前記
第２の入出力バスの選択二次相互接続から第１の信号
を、前記第１の入出力バスの選択一次相互接続に選択的
に伝達するための手段を有する、プログラム可能読み出
しポートと、第２の選択信号に従って、前記第１の入出
力バスの選択一次相互接続から第２の信号を、前記第２
の入出力バスの選択二次相互接続に選択的に伝達するた
めの手段を有する、プログラム可能書き込みポートと、
を含む、プログラム可能相互結合回路。 （５８） 前記プログラム可能読み出しポートが、１つ
の出力端及び前記第２の入出力バスの選択二次相互接続
に結合された複数の入力端を有する第１のマルチプレク
サであって、前記第１の選択信号の第１の部分に従っ
て、前記複数の入力端の１つと出力端との間に信号を伝
達するためにプログラム可能である、マルチプレクサ
と、前記第１のマルチプレクサの出力端に電気的に結合
された１つの入力端、及び前記複数の一次相互接続の選
択１次相互接続に結合された複数の出力端を有する第２
のマルチプレクサであって、前記第１の選択信号の第２
の部分に従って、前記複数の出力端の１つと入力端との
間に選択的に信号を伝達するためにプログラム可能であ
る、第２のマルチプレクサと、を含む、（５７）に記載
のプログラム可能入出力相互結合回路。 （５９） 前記プログラム可能書き込みポートが、１つ
の出力端、及び複数の入力端を有する第１のマルチプレ
クサであって、前記複数の入力端中の一部の入力端が、
前記第１の入出力バスの選択一次相互接続に結合され、
前記第２の選択信号の第１の部分に従って、前記複数の
入力端の１つと出力端との間に選択的に信号を伝達する
ためにプログラム可能なマルチプレクサと、前記の第１
のマルチプレクサの出力データに対応するデータを受信
するための１つの入力端、及び前記第２の入出力バスの
選択二次相互接続に結合された複数の出力端を有する第
２のマルチプレクサであって、前記第２の選択信号の第
２の部分に従って、前記複数の出力端の１つと入力端と
を選択的に結合するマルチプレクサと、を含む、（５
８）に記載のプログラム可能な入出力相互結合回路。 （６０） 前記プログラム可能読み出しポートが更に、
前記第１のマルチプレクサの出力端と、前記第２のマル
チプレクサの入力端との間に配置された選択ラッチ回路
を含み、前記選択ラッチ回路が、前記第１のマルチプレ
クサの出力端から捕獲されたデータに関連したデータ
を、前記第２のマルチプレクサの入力端に伝達するか、
又は前記第１のマルチプレクサの出力端のデータに直接
に関連したデータを、前記第２のマルチプレクサの入力
端に伝達するかを選択するためにプログラム可能であ
り、前記選択ラッチ回路の選択が第３の選択信号によっ
て確定される、（５９）に記載のプログラム可能な入出
力相互結合回路。 （６１） 前記選択ラッチ回路が、前記第２のマルチプ
レクサの入力端に結合された１つの出力端、ならびに少
なくとも第１及び第２の入力端を有する第３のマルチプ
レクサであって、前記第３の選択信号に従って両端間に
信号を伝達するために、前記入力端の１つが自身の前記
出力端に選択的に結合される、マルチプレクサと、前記
第１のマルチプレクサの出力端に結合された１つのデー
タ入力端、及び自身にラッチされたデータに対応するデ
ータを送出するために、前記第３のマルチプレクサの前
記第１の入力端に結合された１つの出力端を有するフリ
ップフロップであって、前記データ入力端におけるデー
タが、ラッチ・クロック信号に同期して前記フリップフ
ロップ内にラッチされる、フリップフロップと、を含
み、前記第３のマルチプレクサの前記第２の入力端が、
前記第１のマルチプレクサの出力端に直接に結合され
る、（６０）に記載のプログラム可能な入出力相互結合
回路。 （６２） 前記第１のマルチプレクサの出力端と、前記
第３のマルチプレクサの第３の入力端との間に直列に結
合される反転回路を更に含む、（６１）に記載のプログ
ラム可能な入出力相互結合回路。 （６３） 前記フリップフロップが、前記第３のマルチ
プレクサの第３の入力端に結合された付加された相補型
の出力端を有する、（６１）に記載のプログラム可能な
入出力相互結合回路。 （６４） 前記プログラム可能な書き込みポートが更
に、前記第１のマルチプレクサの出力端と前記第２のマ
ルチプレクサの入力端との間に信号を伝達するためのプ
ログラム可能な極性選択回路を含み、前記プログラム可
能な極性選択回路が、前記信号を選択的に反転するため
にプログラム可能である、（５９）に記載のプログラム
可能な入出力相互結合回路。 （６５） 前記プログラム可能な極性選択回路が、第１
及び第２の入力端、ならびに前記第２のマルチプレクサ
の入力端に結合された出力端とを有する第３のマルチプ
レクサであって、前記第１及び第２の入力端の１つが出
力端に選択的に結合されるようにプログラム可能であ
り、前記第１の入力端が前記第１のマルチプレクサの出
力端に結合されている、第３のマルチプレクサと、前記
第１のマルチプレクサの出力端と、前記第３のマルチプ
レクサの第２の入力端との間に電気的に結合される反転
回路と、を含む、（６４）に記載のプログラム可能な入
出力相互結合回路。 （６６） Ｍ本のワード線と、アドレス・データを伝達
するための複数のアドレス線と、前記複数のアドレス線
の所定のアドレス線に直列に配置されるプログラム可能
な反転回路であって、アドレス極性選択信号に従って、
前記所定のアドレス線を通じて伝達される信号を選択的
に反転させる反転回路と、前記プログラム可能反転回路
によって処理され、前記複数のアドレス線のアドレス・
データに従って選択され、前記Ｍ本のワード線中の所定
のワード線を選択的にドライブするデコーダ回路と、を
含む、プログラム可能なアドレス・デコーダ。 （６７） 前記複数のアドレス線の各アドレス線が、自
身に直列になった関連する前記プログラム可能反転回路
を含み、前記反転回路が、前記各アドレス線を通じて伝
達されるそれぞれの信号を選択的に反転させるための関
連するアドレス極性選択信号に従って、個々にプログラ
ム可能であり、前記デコーダ回路が、前記関連するプロ
グラム可能反転回路によって処理され、前記複数のアド
レス線のアドレス・データに従って選択され、前記所定
のワード線を選択的にドライブする、（６６）に記載の
プログラム可能なアドレス・デコーダ。 （６８） アドレス・バスの関連する配線の組に結合さ
れた複数の入力端、及び前記複数のアドレス線の１本の
アドレス線に結合された１つの出力端を有する選択結合
回路を更に含み、前記選択結合回路が、関連する構成デ
ータに従って、複数の入力端の１つに自身の出力端を選
択的に結合する、（６６）に記載のプログラム可能なア
ドレス・デコーダ。 （６９） 前記複数のアドレス線の各アドレス線に関連
づけられた選択結合回路を更に含み、前記各選択結合回
路が、関連する構成データに従って、アドレス・バスの
関連する配線の組の１本に自身の関連するアドレス線を
選択的に結合する、（６６）に記載のプログラム可能な
アドレス・デコーダ。 （７０） Ｍ本のワード線と、アドレス・データを伝達
するための複数のアドレス線と、前記複数のアドレス線
のアドレス・データに従って選択され、前記Ｍ本のワー
ド線の所定のワード線を選択的にドライブするデコーダ
回路と、アドレス・バスの関連する配線の組に結合され
る複数の入力端、及び前記複数のアドレス線の１本のア
ドレス線に結合される出力端とを有する選択結合回路で
あって、関連する構成データに従って自身の複数の入力
端の１つに自身の出力端を選択的に結合させる、選択結
合回路と、を含む、プログラム可能なアドレス・デコー
ダ。 （７１） 前記複数のアドレス線の各アドレス線が、関
連する選択結合回路を含み、前記各選択結合回路が、関
連する構成データに従って、自身の関連するアドレス線
をアドレス・バスの関連する配線の組の１本に選択的に
結合する、（７０）に記載のプログラム可能なアドレス
・デコーダ。 （７２） Ｍ本のワード線と、アドレス・データを受信
するための複数のアドレス入力端と、イネーブル信号を
受信するためのイネーブル入力端と、自身に関連するア
ドレス・データが前記複数のアドレス入力端において受
信され、更に前記イネーブル信号によってイネーブルに
されたとき、前記Ｍ本のワード線の１本のワード線を選
択的にドライブするための論理回路手段と、イネーブル
選択信号に従って前記イネーブル信号を提供するプログ
ラム可能な手段と、を含むプログラム可能なアドレス・
デコーダ。 （７３） 前記プログラム可能な手段が、イネーブル発
生源信号を受信するために結合された第１の入力端、及
び固定された信号を受信するために結合された第２の入
力端を有するイネーブル・マルチプレクサを含み、前記
イネーブル・マルチプレクサが、前記イネーブル選択信
号に従って選択され、前記イネーブル発生源信号又は前
記固定された信号の１つによって前記イネーブル信号を
提供する、（７２）に記載のプログラム可能なアドレス
・デコーダ。 （７４） 前記プログラム可能な手段が更に、前記イネ
ーブル・マルチプレクサと前記イネーブル入力端との間
に直列に配置されたプログラム可能な極性選択回路を含
み、前記極性選択回路が、極性選択信号に従って、前記
イネーブル入力端に向けて伝達される前記イネーブル信
号を選択的に反転させる、（７３）に記載のプログラム
可能なアドレス・デコーダ。 （７５） 前記プログラム可能な手段が更に、前記イネ
ーブル信号を供給するために前記イネーブル入力端に結
合されている出力端と、自身の選択的に反転された信号
を受信するために、前記プログラム可能な極性選択回路
の出力端に結合された第１の入力端と、クロック信号を
受信するための第２の入力端とを有するＡＮＤゲートを
含み、前記ＡＮＤゲートが、前記クロック信号及び前記
選択的に反転された信号に従って、前記イネーブル入力
端をドライブするための前記イネーブル信号を自身の出
力端において供給する、（７４）に記載のプログラム可
能なアドレス・デコーダ。 （７６） 前記プログラム可能な手段が更に、クロック
信号を受信するために結合された第１の入力端と、固定
信号を受信するために結合された第２の入力端と、前記
ＡＮＤゲートの第２の入力端に前記クロック信号を供給
するための出力端とを有するクロック・マルチプレクサ
を含み、前記クロック・マルチプレクサが、クロック選
択信号に従って自身の入力端の１つを自身の出力端に選
択的に結合させるためにプログラム可能である、（７
５）に記載のプログラム可能なアドレス・デコーダ。 （７７） 前記プログラム可能な手段が更に、前記クロ
ック・マルチプレクサと前記ＡＮＤゲートの前記第２の
入力端との間に直列に配置されたプログラム可能な極性
選択回路を含み、前記極性選択回路が、前記クロック・
マルチプレクサの出力端と前記ＡＮＤゲートの第２の入
力端との間に伝達されるクロック信号を、第２の極性信
号に従って選択的に反転させる、（７６）に記載のプロ
グラム可能なアドレス・デコーダ。 （７８） 高位アドレス・イネーブル信号を受信するた
めの高位アドレス・イネーブル入力端を更に含むプログ
ラム可能なアドレス・デコーダであって、前記論理回路
手段が、自身の関連するアドレス・データが前記複数の
アドレス入力端において受信され、前記イネーブル信号
によってイネーブルにされ、更に高位アドレス・イネー
ブル信号によってイネーブルにされたとき、前記１本の
ワード線を選択的にドライブする、（７２）に記載のプ
ログラム可能なアドレス・デコーダ。 （７９） 高位アドレス・データを受信するために選択
的に結合される複数の入力端、及び前記高位アドレス・
データに従って、前記高位アドレス・イネーブル入力端
を選択的にドライブするために結合された出力端とを有
する高位アドレス・デコーダ回路を更に含む、（７８）
に記載のプログラム可能なアドレス・デコーダ。 （８０） 前記高位アドレス・デコーダ回路が、前記高
位アドレス・イネーブル入力端をドライブするために結
合された出力端、及び前記高位アドレス・データを受信
するための複数の入力端を有するＡＮＤゲートを含む、
（７９）に記載のプログラム可能なアドレス・デコー
ダ。 （８１） 前記高位アドレス・デコーダ回路が更に、前
記ＡＮＤゲートの前記複数の入力端の１入力端を、前記
高位アドレス・データのデータによってドライブするた
めの出力端、及びアドレス・バスの選択線に結合された
少なくとも２つの入力端を有するマルチプレクサを含
み、前記マルチプレクサが、高位アドレス選択信号に従
って自身の出力端を自身の入力端の１つに結合させるよ
うにプログラム可能である、（８０）に記載のプログラ
ム可能なアドレス・デコーダ。 （８２） 前記高位アドレス・デコーダ回路が更に、前
記マルチプレクサの出力端と前記ＡＮＤゲートの関連す
る入力端との間に配置されたプログラム可能な反転回路
を含み、前記プログラム可能な反転回路が、前記マルチ
プレクサの出力端から前記ＡＮＤゲートの関連する入力
端に伝達される信号を、高位アドレス極性選択信号に従
って選択的に反転させる、（８１）に記載のプログラム
可能なアドレス・デコーダ。 （８３） メモリ・アレイであって、行及び列に配列さ
れた複数のメモリ・セルであって、所定の列のメモリ・
セルが共通のローカル・ビット線を共有する複数のメモ
リ・セルと、第２のビット線構造と、各ローカル・ビッ
ト線に関連づけられた選択ドライバであって、前記関連
するローカル・ビット線のローカル・ビット線のローカ
ル・データを受信し、前記高位アドレス・デコーダ回路
によって出力される前記高位アドレス・イネーブル信号
によってイネーブルにされるとき、前記ローカル・デー
タに対応する出力データによって前記第２のビット線構
造のそれぞれの配線をドライブする、選択ドライバと、
を有し、（７９）に記載のプログラム可能なアドレス・
デコーダを採用するメモリ・アレイ。 （８４） 行及び列に配列された複数のメモリ・セルで
あって、メモリ・セルの前記行が、前記メモリ・セルに
データをロードするためにそれぞれのワード線によって
選択可能であり、更に共通のリセット信号を共有する、
複数のメモリ・セルと、メモリ・セルの前記複数の行の
それぞれのワード線に結合されたＭ個のワード線出力端
と、アドレス・データに従って選択ワード線出力端をア
ドレス指定するために、前記アドレス・データを受信す
るための複数の入力端と、前記共通のリセット信号を受
信するためのリセット・ディスエーブル入力端とを有す
るプログラム可能なアドレス・デコーダであって、前記
共通のリセット信号に従って前記Ｍ個のワード線出力端
をディスエーブルにする、アドレス・デコーダと、を有
するメモリ・アレイ。 （８５） 前記プログラム可能なアドレス・デコーダ
が、前記リセット・ディスエーブル入力端に前記リセッ
ト信号を供給するための出力端と、予備のリセット信号
を受信するためにリセット線に結合された第１の入力端
と、固定の信号に結合された第２の入力端とを有するマ
ルチプレクサを含み、前記マルチプレクサが、自身の出
力端を前記第１及び第２の入力端の１つに選択的に結合
させるためにプログラム可能である、（８４）に記載の
メモリ・アレイ。 （８６） 前記プログラム可能なアドレス・デコーダが
更に、前記リセット・ディスエーブル入力端に直列にプ
ログラム可能反転回路を含み、極性選択信号に従って前
記共通のリセット信号を選択的に反転させる、（８４）
に記載のメモリ・アレイ。 （８７） 各メモリ・サブアレイが、行及び列に配列さ
れた複数のメモリ・セルと、メモリ・セルの各列が、前
記各メモリ・サブアレイの前記メモリ・セルにデータを
渡し、前記メモリ・セルからデータを受信するための前
記複数のローカル・ビット線の関連するローカル・ビッ
ト線を有する状態にある、複数のローカル・ビット線
と、前記複数のメモリ・セルの各行が、前記行のメモリ
・セルへのアクセスを制御するために関連するローカル
・ビット線に選択信号を供給する関連するワード線を有
する状態にある、複数のワード線とを含む、複数のメモ
リ・サブアレイと、多数のメモリ・サブアレイのローカ
ル・ビット線を選択的に構成するためのプログラム可能
なバス・マトリクスと、を含む、プログラマブル・メモ
リ・アレイであって、前記プログラム可能なバス・マト
リクスが、第１の構成状態にプログラム可能であり、当
該第１の構成状態においては、前記複数サブアレイの１
サブアレイのローカル・ビット線が、前記複数サブアレ
イの他の１サブアレイの対応するローカル・ビット線に
電気的に相互結合され、その結果、前記１サブアレイ及
び前記他の１サブアレイの対応する列のそれぞれのメモ
リ・セルに対して共通のビット線を設け、前記プログラ
ム可能なバス・マトリクスが第２の構成状態にプログラ
ム可能であり、当該第２の構成状態では、前記複数サブ
アレイの前記１サブアレイのローカル・ビット線が、前
記複数サブアレイの前記他の１サブアレイの対応するロ
ーカル・ビット線と電気的に並列に構成され、その結
果、前記１サブアレイ及び前記他の１サブアレイの対応
する列のメモリ・セルにアクセスするための別個の、並
列なビット線を設ける、プログラマブル・メモリ・アレ
イ。 （８８） 所定のアドレス・データを受信し、前記受信
した所定のアドレス・データに従って、前記複数のワー
ド線の選択ワード線をドライブするためのプログラム可
能なアドレス・デコーダ・システムを更に含むプログラ
マブル・メモリ・アレイであって、前記プログラム可能
なアドレス・デコーダが、第１のモードにおいては、前
記選択ワード線として、前記１サブアレイの１本のワー
ド線か、又は前記他の１サブアレイの１本のワード線の
いずれかをドライブするために、更に第２のモードにお
いては、前記選択ワード線として、前記１サブアレイの
１本のワード線、及び前記他の１サブアレイの対応する
１本のワード線を一緒にドライブするために、プログラ
ム可能である、（８７）に記載のプログラマブル・メモ
リ・アレイ。 （８９） 前記プログラム可能なアドレス・デコーダ
が、前記プログラム可能なバス・マトリクスが前記第１
の構成状態にプログラムされたときは、前記第１のモー
ドにプログラムされ、その結果、奥行の深いＲＡＭ機能
を提供し、更に前記プログラム可能なアドレス・デコー
ダが、前記プログラム可能なバス・マトリクスが前記第
２の構成状態にプログラムされたときは、前記第２のモ
ードにプログラムされ、その結果、幅広いＲＡＭ機能を
提供する、（８８）に記載のプログラマブル・メモリ・
アレイ。 （９０） 前記プログラム可能なアドレス・デコーダ
が、グローバル・アドレス・データを伝達するためのア
ドレス・バスと、各メモリ・サブアレイ毎のプログラム
可能なアドレス・デコーダ・ユニットと、を含み、各前
記プログラム可能なアドレス・デコーダ・ユニットが、
関連するメモリ・サブアレイの前記行のそれぞれのワー
ド線をドライブするためのＭ個のワード線出力端と、前
記アドレス・バスからアドレス・データを受信するため
の複数のアドレス入力端と、関連するイネーブル信号を
受信するためのイネーブル入力端と、前記複数のアドレ
ス入力端に前記１ワード線のアドレス・データが受信さ
れ、更に前記関連するイネーブル信号によってイネーブ
ルにされたとき、前記Ｍ本のワード線の１ワード線を選
択的にドライブするための論理回路手段と、を有する、
（８８）に記載のプログラマブル・メモリ・アレイ。 （９１） 各プログラム可能なアドレス・デコーダ・ユ
ニットが、前記関連するイネーブル信号を供給するため
の関連する高位アドレス・デコーダを更に含み、前記関
連する高位アドレス・デコーダが、前記アドレス・バス
から高位アドレス・データを受信するための高位アドレ
ス入力端と、前記高位アドレス入力端に所定のアドレス
を受信したとき、前記関連するイネーブル信号を供給す
るためのプログラム可能な高位論理回路手段であって、
前記所定のアドレスを確定するためにプログラム可能で
あることが、当該論理回路手段の関連するプログラム可
能なアドレス・デコーダ・ユニットをイネーブルにする
ことと関連する、論理回路手段と、を含む、（９０）に
記載のプログラマブル・メモリ・アレイ。 （９２） 前記関連する高位アドレス・デコーダの前記
プログラム可能な高位論理回路手段が、前記イネーブル
入力端に結合された出力端、及び複数の入力端を有する
ＡＮＤゲートと、前記アドレス・バスと前記ＡＮＤゲー
トの前記入力端との間に配置されたプログラム可能な選
択手段であって、前記高位アドレス・データを取り出す
前記アドレス・バスの特定の信号線を、選択信号に従っ
て選択するためにプログラム可能である選択手段と、前
記ＡＮＤゲートの入力端に前記特定の信号線によって伝
達された選択信号の極性を、確定されるべき前記所定の
アドレスに従って選択的に反転させるための、プログラ
ム可能な極性選択手段と、を含む、（９１）に記載のプ
ログラマブル・メモリ・アレイ。 （９３） 前記プログラム可能なバス・マトリクスが階
層ビット線構造を含み、前記階層ビット線構造が、前記
複数のメモリ・サブアレイの各メモリ・サブアレイのメ
モリ・セルの各列に関連する低位ビット線と、前記複数
のメモリ・サブアレイの少なくとも２つの隣接するメモ
リ・サブアレイにわたるメモリ・セルの対応する列に関
連する、セミ・グローバル・ビット線と、２つの隣接す
るメモリ・サブアレイの２つの対応する列の低位ビット
線間の低位選択結合回路であって、前記低位ビット線間
に信号を選択的に伝達するためにプログラム可能な、低
位選択結合回路と、各前記低位ビット線間と、前記メモ
リ・サブアレイの前記同列のメモリ・セルに関連する前
記関連するセミ・グローバル・ビット線との間に配置さ
れた、階層選択スイッチであって、前記関連する低位ビ
ット線と、それぞれの前記セミ・グローバル・ビット線
との間に信号を選択的に伝達するためにプログラム可能
な、階層選択スイッチと、を含む、（８７）に記載のプ
ログラマブル・メモリ・アレイ。 （９４） 各メモリ・サブアレイの各ローカル・ビット
線用の選択結合回路を更に含むプログラマブル・メモリ
・アレイであって、前記各選択結合回路が、前記各メモ
リ・サブアレイの関連するローカル・ビット線と、前記
関連する低位ビット線、及び前記関連するセミ・グロー
バル・ビット線から成るグループの１ビット線との間
に、階層選択信号に従って信号を選択的に伝達するため
にプログラム可能である、（９３）に記載のプログラマ
ブル・メモリ・アレイ。 （９５） 前記プログラマブル・メモリ・アレイ用に外
部データ・インターフェースを設けるための複数の信号
線を有する第１のデータ・バスを更に含むプログラマブ
ル・メモリ・アレイであって、前記プログラム可能なバ
ス・マトリクスが、各メモリ・サブアレイに関連するプ
ログラム可能な経路指定マトリクス手段を更に含み、各
前記のプログラム可能な経路指定マトリクス手段が、前
記関連するメモリ・サブアレイの各列の前記階層ビット
線構造の選択ビット線を、関連する経路指定選択信号に
従って、前記第１のデータ・バスの選択信号線に選択的
に相互結合させるためにプログラム可能である、（９
４）に記載のプログラマブル・メモリ・アレイ。 （９６） 階層アドレス・バスを更に含むプログラマブ
ル・メモリ・アレイであって、前記階層アドレス・バス
が、前記複数のメモリ・サブアレイのそれぞれのメモリ
・サブアレイに関連した複数の第１レベルのアドレス線
と、前記複数のメモリ・サブアレイのそれぞれのサブセ
ットに関連した複数の第２レベルのアドレス線と、前記
複数のメモリ・サブアレイに関連するグローバル・アド
レス線と、を含む、（８７）に記載のプログラマブル・
メモリ・アレイ。 （９７） メモリ・サブアレイの前記それぞれのサブセ
ットの２つが、少なくとも１つのメモリ・サブアレイを
共通に有し、前記それぞれの第２レベルのアドレス線
が、前記少なくとも１つの共通のメモリ・サブアレイに
選択的に接続可能である、（９６）に記載のプログラマ
ブル・メモリ・アレイ。 （９８） それぞれが、ＭＸＮ個のメモリ・セルから成
る概して長方形のサブアレイを含むＺ個のメモリ・ブロ
ックと、前記メモリ・ブロックのそれぞれに接続可能な
アドレス線と、前記メモリ・ブロックのそれぞれに接続
可能なデータ線と、入出力回路と、前記アドレス線、デ
ータ線、及び入出力回路内に分配されたプログラミング
素子であって、自身をプログラミングすることにより前
記Ｚ個のメモリ・ブロックの少なくとも一部がｉＭｘｊ
Ｎ個のメモリ・セルに構成でき、この際ｉ及びｊは、正
の整数である、プログラミング素子と、を含むメモリ・
アレイ。 （９９） 複数のメモリ・ユニット用のビット線階層構
造であって、それぞれが前記複数のメモリ・ユニットの
所定のメモリ・ユニットに関連する、複数の第１階層ビ
ット線と、それぞれが、前記複数のメモリ・ユニットの
それぞれ別個のメモリ・ユニット・グループに関連す
る、複数の第２階層ビット線であって、各第２階層ビッ
ト線が、少なくとも１つの他の第２階層ビット線と部分
的に重なり、前記重なり位置において、前記各第２階層
ビット線及び前記他の１つの第２階層ビット線のそれぞ
れのメモリ・ユニット・グループが、１つの共通のメモ
リ・ユニットを共有する、第２階層ビット線と、各メモ
リ・ユニットに設けられ、前記各メモリ・ユニットを自
身の関連する第１及び第２の階層ビット線の１つに選択
的に結合するための選択マルチプレクサ手段と、を含
む、ビット線階層構造。 （１００） 前記選択マルチプレクサ手段の少なくとも
１つが、自身の関連するメモリ・ユニットを、前記関連
する第２階層ビット線に部分的に重なる前記他の１つの
第２階層ビット線に選択的に結合させるための手段を含
む、（９９）に記載のビット線階層構造。 （１０１） 前記複数のメモリ・ユニットに関連するグ
ローバル・ビット線と、それぞれが自身の関連するメモ
リ・ユニットを、前記メモリ・ユニットの関連する第
１、第２、及びグローバル階層ビット線の１つのビット
線に選択的結合させる、複数の選択マルチプレクサと、
を更に含む、（９９）に記載のビット線階層構造。 （１０２） 前記複数のメモリ・ユニットのそれぞれ
が、メモリ・セル列、及び前記メモリ・セル列にインタ
ーフェースするための内部ビット線を含み、各前記選択
結合回路が、前記１つのビット線を自身の関連するメモ
リ・ユニットの内部ビット線に選択的に結合する、（１
０１）に記載のビット線階層構造。 （１０３） 前記複数のメモリ・ユニットのメモリ・セ
ルのそれぞれの列にインターフェースするための、（１
０２）に記載のビット線階層構造を複数有するもの。 （１０４） 前記複数のメモリ・セルからデータを読み
出すための（１０２）に記載のビット線階層構造であっ
て、各前記選択マルチプレクサ手段が、関連する構成デ
ータに従ってイネーブルにされたとき、それぞれの第
２、又はグローバル階層ビット線を、前記関連するメモ
リ・ユニットの前記内部ビット線のデータによって選択
的に放電するための放電手段を含む、ビット線階層構
造。 （１０５） 前記放電手段が、前記第２及びグローバル
階層ビット線それぞれに対して、第１及び第２のゲート
制御可能な放電経路を含み、前記第１のゲート制御可能
な放電経路が、第１に前記関連する内部ビット線のデー
タに従ってゲート制御され、第２に関連する第２階層ス
イッチ・イネーブル・データに従ってゲート制御され、
前記第２のゲート制御可能な放電経路が、第１に前記関
連する内部ビット線のデータに従ってゲート制御され、
第２に関連するグローバル階層スイッチ・イネーブル・
データに従ってゲート制御される、（１０４）に記載の
ビット線階層構造。 （１０６） 前記第１及び第２のゲート制御可能な放電
経路のそれぞれが、前記関連する内部ビット線のデータ
に従って自身のゲートがドライブされる第１のトランジ
スタと、それぞれのスイッチ・イネーブル・データによ
って自身のゲートがドライブされる第２のトランジスタ
と、を含み、前記第１及び第２のトランジスタが、それ
ぞれの階層ビット線と既知の電位の放電モードとの間に
直列に配置されたチャネルを有する、（１０５）に記載
のビット線階層構造。 （１０７） 前記関連するビット線を所定の電圧に事前
充電するための前記第１、第２、及びグローバル階層ビ
ット線それぞれ用の事前充電回路を更に含む、（１０
４）に記載のビット線階層構造。 （１０８） 前記事前充電回路が、事前充電電源及び所
定の電圧と前記関連する階層ビット線との間に直列に自
身のチャネルを配置させているｐ−チャネル・トランジ
スタを含み、前記トランジスタのゲートが、関連する階
層事前充電イネーブル信号によってドライブされる、
（１０７）に記載のビット線階層構造。 （１０９） 前記事前充電回路が更に、前記事前充電電
源と前記関連する階層ビット線との間に直列に自身のチ
ャネルを配置させている、第２のｐ−チャネル・トラン
ジスタと、前記関連する階層ビット線のデータに従っ
て、前記第２のｐ−チャネル・トランジスタのゲートを
ドライブする反転回路と、を含む、（１０８）に記載の
ビット線階層構造。 （１１０） 前記第２のｐ−チャネル・トランジスタ
が、前記関連する放電手段の電源抵抗より大きなチャネ
ルＯＮ抵抗を有する、（１０９）に記載のビット線階層
構造。 （１１１） それぞれの階層の転送クロックによって、
前記それぞれの階層ビット線に同期をとってインターフ
ェースするために、前記第１、第２、及びグローバル階
層ビット線のそれぞれに関連した選択転送ラッチを更に
含む、（１０２）に記載のビット線階層構造。 （１１２） 前記選択転送ラッチが、入力端及び出力端
を有するラッチ回路と、反転回路と、前記関連する階層
ビット線と前記ラッチの入力端との間の前記反転回路に
直列に自身のチャネルが配置され、自身の関連する階層
転送クロックによって自身のゲートがドライブされるト
ランジスタと、を含む、メモリからデータを読み出すた
めの、（１１１）に記載のビット線階層構造。 （１１３） 前記複数のメモリ・ユニットへのプログラ
ム可能な読み出しインターフェース中に用いられるビッ
ト線階層構造であって、複数の信号線を有する第１の入
出力バスと、所定のメモリ・ユニットに関連し、前記第
１、第２、及びグローバル階層ビット線のそれぞれの転
送ラッチからデータを受信するために、第１、第２、及
び第３の階層の入力端を有する読み出しポートであっ
て、前記第１、第２、及びグローバル入力端の１つに受
信されたデータによって、前記第１の入出力バスの選択
信号線を選択的にドライブするための関連する読み出し
ポート構成データを用いてプログラム可能である、読み
出しポートと、を更に含む、（１１１）に記載のビット
線階層構造。 （１１４） 前記読み出しポートが、前記読み出しポー
トの前記第１、第２、及びグローバル入力端のそれぞれ
から別個にデータを受信するためのそれぞれのトライ・
ステイト反転回路であって、それぞれが、前記読み出し
ポート構成データに従って個別に選択的にイネーブルに
される、トライ・ステイト反転回路と、前記トライ・ス
テイト反転回路の各出力端に電気的に結合された入力端
を有し、前記読み出しポート構成データによって前記第
１の入出力バスの選択線を選択的にドライブする、選択
ドライブ手段と、を含む、（１１３）に記載のプログラ
ム可能な読み出しインターフェース。 （１１５） 前記複数のメモリ・ユニットの他のメモリ
・ユニットのそれぞれに同様に関連づけられた前記読み
出しポートの１つを更に含む、（１１４）に記載のプロ
グラム可能な読み出しインターフェース。 （１１６） 前記複数のメモリ・ユニットへのプログラ
ム可能な書き込みインターフェース中に用いられるビッ
ト線階層構造であって、複数の信号線を有する第１の入
出力バスと、所定のメモリ・ユニットに関連して、前記
第１、第２、及びグローバル階層ビット線のそれぞれに
結合した第１、第２、及びグローバル出力端を有する書
き込みポートであって、前記第１の入出力バスの選択信
号線から受信したデータによって自身の出力端を選択的
にドライブするために、関連する書き込みポート構成デ
ータによってプログラム可能な、書き込みポートと、を
更に含む、（１０２）に記載のビット線階層構造。 （１１７） 前記書き込みポートが、前記第１の入出力
バスの前記複数の信号線の選択信号線からデータを選択
的に受信するための選択マルチプレクサ手段と、前記選
択マルチプレクサ手段を用いて受信されたデータによっ
て、前記関連する第１階層ビット線をドライブするドラ
イバと、前記書き込みポートの前記第２及びグローバル
出力端それぞれを別個に選択的にドライブするためのそ
れぞれのトライ・ステイト・ドライバであって、それぞ
れが、前記書き込みポート構成データに従って個別に選
択的にイネーブルにされる、トライ・ステイト・ドライ
バと、を含む、（１１６）に記載のプログラム可能な書
き込みインターフェース。 （１１８） 前記ドライバが第１の反転回路を含み、前
記トライ・ステイト・ドライバがトライ・ステイト反転
回路を含む、（１１７）に記載のプログラム可能な書き
込みインターフェース。 （１１９） 前記書き込みポートが更に、前記第１の反
転回路、及び前記トライ・ステイト・ドライバに渡され
るデータを反転させるために、前記選択マルチプレクサ
の出力データ経路に直列に配置された第２の反転回路を
含む、（１１８）に記載のプログラム可能な書き込みイ
ンターフェース。 （１２０） 前記書き込みポートが更に、前記選択マル
チプレクサ手段を用いて受信されたデータを、選択的に
反転させるためのプログラム可能な反転回路手段を含
む、（１１８）に記載のプログラム可能な書き込みイン
ターフェース。 （１２１） 前記複数のメモリ・ユニットの他のメモリ
・ユニットのそれぞれに同様に関連づけられた前記書き
込みポートの１つを更に含む、（１１７）に記載のプロ
グラム可能な書き込みインターフェース。 （１２２） 階層ビット線構造に選択的にインターフェ
ースするための選択読み出し捕獲ラッチであって、前記
階層ビット線構造のそれぞれの第１及び第２の階層ビッ
ト線からデータを受信するための、少なくとも第１及び
第２の階層入力端と、入力端及び出力端を有するメモリ
・ユニットであって、自身の入力端において受信したデ
ータに従ってデータを保持し、自身の中に保持したデー
タに従って自身の出力端において出力データを供給する
ためのメモリ・ユニットと、前記少なくとも第１及び第
２の階層入力端と、前記メモリ・ユニットの前記入力端
との間の選択結合手段であって、関連する階層読み出し
捕獲クロックに従って、前記第１及び第２の階層入力端
の１つを前記メモリ・ユニットの前記入力端に、両者間
にデータを伝達するために選択的に結合させるための、
選択結合手段と、を含む、選択読み出し捕獲ラッチ。 （１２３） 前記メモリ・ユニットがラッチを含む、
（１２２）に記載の選択読み出し捕獲ラッチ。 （１２４） 前記選択結合手段が、前記第１の階層入力
端と前記メモリ・ユニットの前記入力端との間に直列に
チャネルを配置させ、第１階層捕獲クロックを受信する
ためのゲートを有する第１のトランジスタと、前記第２
の階層入力端と前記メモリ・ユニットの前記入力端との
間に自身のチャネルを有し、第２の階層捕獲クロックを
受信するためのゲートを有する第２のトランジスタと、
を含む、（１２２）に記載の選択読み出し捕獲ラッチ。 （１２５） 前記選択結合手段が更に、前記メモリ・ユ
ニットの前記入力端と、それぞれの前記第１及び第２の
階層入力端との間の、それぞれの前記第１及び第２のト
ランジスタのチャネルに直列に配置された第１及び第２
のバッファを含む、（１２４）に記載の選択結合手段。 （１２６） 前記階層ビット線構造のそれぞれの第１及
び第２階層ビット線の少なくとも１つのビット線を、前
記少なくとも１つのビット線に関連した、前記第１及び
第２階層の捕獲クロックの１つの捕獲クロックに対応し
た関連した事前充電信号に従って、事前充電するための
事前充電手段を更に含む、（１２４）に記載の選択読み
出し捕獲ラッチ。 （１２７） 前記事前充電手段が、所定の電位の事前充
電電源と前記少なくとも１つのビット線との間に自身の
チャネルが直列に配置され、前記関連する事前充電信号
によって自身のゲートがドライブされる、ｐ−チャネル
・トランジスタを含む、（１２６）に記載の選択読み出
し捕獲ラッチ。 （１２８） 前記事前充電手段が更に、前記事前充電電
源と前記少なくとも１つのビット線との間に自身のチャ
ネルが直列に配置された第２のｐ−チャネル・トランジ
スタと、入力端、及び自身の入力端に受信された前記少
なくとも１つのビット線のデータに従って、前記第２の
ｐ−チャネル・トランジスタのゲートをドライブする出
力端を有する反転回路と、を含む、（１２７）に記載の
選択読み出し捕獲ラッチ。 （１２９） 前記第２のｐ−チャネル・トランジスタ
が、前記少なくとも１つのビット線に関連した電源抵抗
より大きいチャネルＯＮ抵抗を有する、（１２８）に記
載の選択読み出し捕獲ラッチ。 （１３０） 前記それぞれの１捕獲クロックのアクティ
ブ捕獲期間にオーバーラップしないアクティブ事前充電
期間をもつ前記事前充電信号を提供する手段を更に含
む、（１２６）に記載の選択読み出し捕獲ラッチ。 （１３１） 前記階層ビット線構造の前記第１階層ビッ
ト線のデータを受信するために、前記第１階層入力端に
結合された入力端を有し、前記トランジスタのチャネル
をドライブする出力端を有する、第１の反転回路と、前
記階層ビット線構造の前記第２階層ビット線のデータを
受信するために、前記第２階層入力端に結合された入力
端を有し、前記第２のトランジスタのチャネルをドライ
ブする出力端を有する、第２の反転回路と、を更に含
む、（１２４）に記載の選択読み出し捕獲ラッチ。 （１３２） 前記階層ビット線構造のそれぞれの第１及
び第２階層ビット線の少なくとも１つのビット線を、前
記少なくとも１つのビット線に関連した前記第１及び第
２階層の捕獲クロックの１つの捕獲クロックに対応した
関連した事前充電信号に従って、事前充電するための事
前充電手段を更に含む、（１３１）に記載の選択読み出
し捕獲ラッチ。 （１３３） 前記事前充電手段が、所定の電位の事前充
電電源と前記少なくとも１つのビット線との間に直列に
自身のチャネルが配置され、前記関連する事前充電信号
によって自身のゲートがドライブされるｐ−チャネル・
トランジスタを含む、（１３２）に記載の選択読み出し
捕獲ラッチ。 （１３４） 前記事前充電手段が更に、前記事前充電電
源と前記少なくとも１つのビット線との間の、前記ｐ−
チャネル・トランジスタに直列に自身のチャネルが配置
され、関連する階層構成データに従って自身のゲートが
ドライブされる、選択トランジスタを含む、（１３３）
に記載の選択読み出し捕獲ラッチ。 （１３５） 前記事前充電手段が更に、前記事前充電電
源と前記少なくとも１つのビット線との間に直列に自身
のチャネルが配置され、前記第１の反転回路の出力によ
って自身のゲートがドライブされる、第２のｐ−チャネ
ル・トランジスタと、前記事前充電電源と前記少なくと
も１つのビット線との間の前記第２のｐ−チャネル・ト
ランジスタに直列に自身のチャネルが配置され、前記階
層構成データに従って、前記第１の選択トランジスタの
ゲートと同様に、自身のゲートがドライブされる、第２
の選択トランジスタと、を含む、（１３４）に記載の選
択読み出し捕獲ラッチ。 （１３６） 第１及び第２の読み出しタイミング信号そ
れぞれを受信するための、少なくとも第１及び第２の読
み出しビット線タイミング入力端、及び少なくとも第１
及び第２のそれぞれの捕獲クロック出力端を有するクロ
ック発生器と、構成イネーブル・データを受信するため
の構成入力端と、を更に含み、前記クロック発生器が、
前記それぞれの第１及び第２の読み出しタイミング信号
によってトリガされ、前記構成イネーブル・データによ
ってイネーブルにされたとき、前記それぞれの第１及び
第２階層の捕獲クロックを提供する、（１２４）に記載
の選択読み出し捕獲ラッチ。 （１３７） 前記クロック発生器が、前記第１の読み出
しタイミング信号を受信するための前記第１の読み出し
ビット線タイミング入力端としての１入力端と、前記構
成イネーブル・データの第１階層のクロック同期された
イネーブル・データを受信するための前記構成入力端の
一部としての第２の入力端と、ゲート制御された第１の
読み出しタイミング信号を供給するための出力端とを有
する第１のＡＮＤゲートと、前記第１のＡＮＤゲートの
出力端から得たゲート制御された第１の読み出しタイミ
ング信号によって自身のクロックがドライブされ、所定
の電源に自身のデータ入力端が結合され、前記第１階層
の捕獲クロックを供給するために、前記第１のトランジ
スタのゲートに自身の出力端が結合された、第１のフリ
ップフロップと、 前記第２の読み出しタイミング信号
を受信するための、前記第２の読み出しビット線タイミ
ング入力端としての入力端と、前記構成イネーブル・デ
ータの第２階層のクロック同期されたイネーブル・デー
タを受信するための、前記構成入力端の更に別の一部と
しての第２の入力端と、ゲート制御された第２の読み出
しタイミング信号を供給するための出力端とを有する、
第２のＡＮＤゲートと、前記第２のＡＮＤゲートの出力
端からゲート制御された第２の読み出しタイミング信号
によって自身のクロック入力端がドライブされ、前記所
定の電源に自身のデータ入力端が結合され、前記第２階
層の捕獲クロックを供給するために、前記第２のトラン
ジスタのゲートに自身の出力端が結合された、第２のフ
リップフロップと、を含む、（１３６）に記載の選択読
み出し捕獲ラッチ。 （１３８） 前記クロック発生器が、前記第１及び第２
階層の捕獲クロックの関連する１捕獲クロックの受信時
に、所定の遅延後、前記第１及び第２のフリップフロッ
プの少なくとも１つのリセット入力時に遅延されたリセ
ット信号をフィードバックするための遅延手段を更に含
む、（１３７）に記載の選択読み出し捕獲ラッチ。 （１３９） 行及び列に配列された複数のメモリ・セル
を有するプログラマブル・メモリ・アレイであって、前
記メモリ・セルの各行が、関連するアドレス指定可能な
ワード線を有し、前記メモリ・セルの各列が、自身に関
連するプログラム可能なビット線構造を有し、前記プロ
グラム可能なビット線構造が、複数の第１階層ビット線
であって、前記複数の第１階層ビット線の少なくとも２
つの第１階層ビット線のそれぞれが、前記メモリ・セル
の所定列のメモリ・セルのそれぞれのサブアレイ・グル
ープに関連づけられる、第１階層ビット線と、前記所定
列のメモリ・セルのそれぞれの区分に関連する第２階層
のビット線であって、前記区分が、前記少なくとも２つ
の第１階層ビット線に関連する、前記所定列のメモリ・
セルの前記サブアレイ・グループを包含する、第２階層
のビット線と、前記メモリ・セルの各サブアレイ・グル
ープに関連した内部サブアレイ・ビット線であって、前
記内部サブアレイ・ビット線が、前記所定列中の自身の
関連するサブアレイ・グループの所定のメモリ・セルか
ら読み出されたデータを、自身の関連する行のワード線
を用いたアドレス指定によりイネーブルにされて伝達す
る、内部サブアレイ・ビット線と、プログラム可能な前
記内部サブアレイ・ビット線の少なくとも１つ用の選択
結合回路であって、所定の階層の構成データに従って、
自身の関連する内部サブアレイ・ビット線と、前記第１
階層のビット線、及び前記第２階層のビット線の少なく
とも１つを含むグループの１ビット線との間に選択的に
信号を伝達するための選択結合回路と、前記所定列のメ
モリ・セルの所定のメモリ・セルから読み出されたデー
タを出力するための読み出しポートと、前記第１階層の
ビット線、及び前記第２階層のビット線の少なくとも１
つの選択ビット線から自身の中に選択的にデータを捕獲
する目的を有し、前記捕獲したデータを前記読み出しポ
ートに供給するための出力端を有する、選択読み出し捕
獲ラッチと、を含む、プログラマブル・メモリ・アレ
イ。 （１４０） 前記選択読み出し捕獲ラッチが、前記少な
くとも１つの第１階層のビット線、及び前記第２階層ビ
ット線それぞれに結合された、少なくとも第１及び第２
の階層入力端と、メモリ・ユニットと、関連する階層読
み出し捕獲クロックに従って、前記第１及び第２の階層
入力端の１つからデータを受信し、自身の中にデータを
捕獲するために、前記メモリ・ユニットを選択的に結合
するための選択結合手段と、を含む、（１３９）に記載
のプログラマブル・メモリ・アレイ。 （１４１） 前記メモリ・ユニットが、前記選択結合手
段に結合された入力端、及び自身のラッチしたデータを
前記読み出しポートに送出するための出力端を有するラ
ッチを含む、（１４０）に記載のプログラマブル・メモ
リ・アレイ。 （１４２） 前記選択読み出し捕獲ラッチの前記選択結
合手段が、前記第１階層の入力端と前記メモリ・ユニッ
トとの間に、第１階層の捕獲クロックに従って両者間に
信号を選択的に伝達するために、自身のチャネルが直列
に配置され、前記第１階層の捕獲クロックを受信するた
めのゲートを有する、第１のトランジスタと、前記第２
階層の入力端と、前記メモリ・ユニットとの間に、第２
階層の捕獲クロックに従って両者間に信号を選択的に伝
達するために、自身のチャネルが直列に配置され、前記
第２階層の捕獲クロックを受信するためのゲートを有す
る、第２のトランジスタと、を含む、（１４１）に記載
のプログラマブル・メモリ・アレイ。 （１４３） 前記選択読み出し捕獲ラッチの前記選択結
合手段が、前記少なくとも１つの第１階層のビット線、
及び前記第２階層のビット線の少なくとも１つのビット
線を、前記少なくとも１つのビット線に関連した前記第
１及び第２階層の捕獲クロックの１つの捕獲クロックに
対応する関連した階層事前充電信号に従って、事前充電
するための事前充電手段を含む、（１４２）に記載のプ
ログラマブル・メモリ・アレイ。 （１４４） 前記事前充電手段が、所定の電圧の事前充
電電源と前記少なくとも１つのビット線との間に直列に
自身のチャネルが配置され、前記関連した階層事前充電
信号によって自身のゲートがドライブされる、第１の事
前充電トランジスタを含む、（１４３）に記載のプログ
ラマブル・メモリ・アレイ。 （１４５） 前記事前充電手段が更に、前記事前充電電
源と前記少なくとも１つのビット線との間に直列に自身
のチャネルが配置された、第１の抑制トランジスタと、
入力端及び出力端を有する反転回路であって、前記反転
回路の入力端に受信された前記少なくとも１つのビット
線のデータに従って、前記第１の抑制トランジスタのゲ
ートを前記出力端がドライブする、反転回路と、を含
む、（１４４）に記載のプログラマブル・メモリ・アレ
イ。 （１４６） 前記第１の抑制トランジスタが、前記少な
くとも１つのビット線に関連した電源抵抗よりも大きな
チャネルＯＮ抵抗を有する、（１４５）に記載のプログ
ラマブル・メモリ・アレイ。 （１４７） 前記少なくとも１つの第１階層ビット線用
の前記事前充電手段の第１のもの、及び前記第２階層の
ビット線用の前記事前充電手段の第２のものを含み、前
記第１の事前充電手段の反転回路が、前記少なくとも１
つのビット線と前記読み出し捕獲ラッチの前記第１のト
ランジスタとの間に直列に接続され、前記第２の事前充
電手段の前記反転回路が、前記第２階層のビット線と前
記読み出し捕獲ラッチの前記第２のトランジスタとの間
に直列に接続される、（１４５）に記載のプログラマブ
ル・メモリ・アレイ。 （１４８） 前記少なくとも１つの第１階層ビット線を
事前充電するための前記第１の事前充電手段が更に、前
記事前充電電源と前記少なくとも１つの第１階層ビット
線との間の、前記第１の事前充電トランジスタのチャネ
ルに直列に自身のチャネルが配置され、第１階層の構成
データによって自身のゲートがドライブされる、第２の
事前充電トランジスタを含み、前記第２階層のビット線
を事前充電するための前記第２の事前充電手段が更に、
前記事前充電電源と前記少なくとも１つの第１階層のビ
ット線との間に、前記第１の事前充電トランジスタのチ
ャネルに直列に自身のチャネルが配置され、第２階層の
構成データによって自身のゲートがドライブされる、第
２の事前充電トランジスタと、前記事前充電電源と前記
少なくとも１つの第１階層のビット線との間の前記第１
の抑制トランジスタに直列に自身のチャネルが配置さ
れ、前記第２階層の構成データによって自身のゲートが
ドライブされる、第２の抑制トランジスタと、を含む、
（１４７）に記載のプログラマブル・メモリ・アレイ。 （１４９） 関連する読み出しアクセスにオーバーラッ
プする非アクティブな事前充電期間を有し、第１階層の
読み出しクロックに従って、前記第１の事前充電手段の
関連する階層事前充電信号として第１階層の事前充電信
号を供給する手段と、関連する読み出しアクセスにオー
バーラップする非アクティブな事前充電期間を有し、第
２階層の読み出しクロックに従って、前記第２の事前充
電手段の関連する階層事前充電信号として第２階層の事
前充電信号を供給する手段と、を更に含む、（１４８）
に記載のプログラマブル・メモリ・アレイ。 （１５０） 前記プログラマブル・メモリ・アレイの各
アドレス指定可能なメモリ・セルの行が、読み出しタイ
ミング信号を生成するに際して使用される目的を有する
既知の状態の１つのダミーのセルを含み、前記ダミー・
セルが、読み出しタイミング信号を伝達する目的のため
に、自身の関連するプログラム可能なビット線構造をタ
イミング読み出しビット線構造として有するメモリ・セ
ル列のダミーの列中にあり、前記タイミング読み出しビ
ット線構造が、メモリ・セルの他の列の前記プログラム
可能なビット線構造と同じ階層の構成に対応し、前記同
じ階層の構成によってプログラム化して構成され、前記
プログラマブル・メモリ・アレイがクロック発生器を含
み、前記クロック発生器が、それぞれの第１及び第２階
層の読み出しタイミング信号を受信するために、前記タ
イミング読み出しビット線構造のそれぞれの第１及び第
２階層のビット線に結合される、少なくとも第１及び第
２のタイミング読み出しビット線入力端と、 少なく
とも第１及び第２の出力端と、構成イネーブル・データ
を受信するための構成入力端と、を有し、前記クロック
発生器が、それぞれの第１及び第２の読み出しタイミン
グ信号によってトリガされ、構成イネーブル・データに
よってイネーブルにされたとき、前記それぞれの第１及
び第２の出力端において選択されるそれぞれの第１及び
第２階層の捕獲クロックを供給する、（１３９）に記載
のプログラマブル・メモリ・アレイ。 （１５１） 前記クロック発生器が、非同期データ転送
アプリケーション用に自身の出力端を静的にイネーブル
にするためのＳＥＴ入力端を含む、（１５０）に記載の
プログラマブル・メモリ・アレイ。 （１５２） 前記クロック発生器が、前記第１の読み出
しタイミング信号を受信するための前記第１のタイミン
グ読み出しビット線入力端としての第１の入力端と、前
記構成イネーブル・データの第１階層のクロック同期さ
れたイネーブル・データを受信するための前記構成入力
端の一部としての第２の入力端と、ゲート制御された第
１の読み出しタイミング信号を供給するための出力端と
を有する第１のＡＮＤゲートと、前記ＡＮＤゲートの出
力端からゲート制御された第１の読み出しタイミング信
号によって自身のクロックがドライブされ、所定の電源
に自身のデータ入力端が結合され、前記第１階層の捕獲
クロックを供給するために、前記第１のトランジスタの
ゲートに自身の出力端が結合された、第１のフリップフ
ロップと、前記第２の読み出しタイミングを受信するた
めの、前記第２のタイミング読み出しビット線入力端と
しての第１の入力端と、前記構成イネーブル・データの
第２階層のクロック同期されたイネーブル・データを受
信するための前記構成入力端の更に別の一部としての第
２の入力端と、ゲート出力された第２の読み出しタイミ
ング信号を供給するための出力端とを有する、第２のＡ
ＮＤゲートと、前記第２のＡＮＤゲートの出力端からゲ
ート制御された第２の読み出しタイミング信号によって
自身のクロック入力端がドライブされ、前記所定の電源
に自身のデータ入力端が結合され、前記第２階層の捕獲
クロックを供給するために、前記第２のトランジスタの
ゲートに自身の出力端が結合された、第２のフリップフ
ロップと、を含む、（１５０）に記載のプログラマブル
・メモリ・アレイ。 （１５３） 前記クロック発生器が、前記第１及び第２
階層の捕獲クロックの関連する１つの捕獲クロックの受
信時に、所定の遅延後、前記第１及び第２のフリップフ
ロップの少なくとも１つのリセット入力端に、遅延され
たリセット信号をフィードバックするための遅延手段を
更に含む、（１５２）に記載のプログラマブル・メモリ
・アレイ。 （１５４） 前記第１階層の事前充電信号を供給するた
めの前記手段が、関連する事前充電構成データに従っ
て、前記タイミング読み出しビット線構造の選択ビット
線から関連する読み出しタイミング信号を選択するため
のマルチプレクサ手段と、前記第１の事前充電トランジ
スタのゲートをドライブするための第１階層の事前充電
信号のパルスを生成するためのパルス発生器と、を含
み、前記パルスが、前記第１階層の捕獲クロックの捕獲
パルスよりも広い幅を有し、前記捕獲パルスと実質的に
同期させるために遅延され、前記第１の事前充電トラン
ジスタをディスエーブルにするための極性を有する、
（１５２）に記載のプログラマブル・メモリ・アレイ。 （１５５） 前記選択読み出し捕獲ラッチが、関連する
構成データによってイネーブルにされたとき、前記ラッ
チされたデータを表すデータを前記読み出しポートに向
け自身の前記出力端に選択的に出力するためのトライ・
ステイト・バッファを含む、（１３９）に記載のプログ
ラマブル・メモリ・アレイ。 （１５６） 自身の中にメモリ・セルの複数のサブアレ
イ、入出力回路を含むサポート回路、アドレス線、デー
タ線、及びデコード回路を有するプログラマブル・メモ
リ・アレイであって、前記プログラマブル・メモリ・ア
レイが、前記サポート回路内に接続され、前記アレイの
前記複数サブアレイのそれぞれに対してそれぞれのユー
ザ選択のアクセス・モードを提供するために、自身の中
にユーザがプログラム可能な前記サポート回路を構成す
るための素子を有する構成回路を含み、前記複数のサブ
アレイが、自身のそれぞれのユーザ選択のモード中で同
時に動作可能である、プログラマブル・メモリ・アレ
イ。 （１５７） ユーザ選択のアクセス・モードの情報を保
持するために、前記構成回路に接続された構成メモリを
更に含む、（１５６）に記載のプログラマブル・メモリ
・アレイ。 （１５８） それぞれのユーザ選択のアクセス・モード
を、幅広いメモリ及び奥行の深いメモリから成るグルー
プから選択できる、（１５６）に記載のプログラマブル
・メモリ・アレイ。 （１５９） それぞれのユーザ選択のアクセス・モード
を、ＦＩＦＯ、幅広いメモリ、及び奥行の深いメモリか
ら成るグループから選択できる、（１５６）に記載のプ
ログラマブル・メモリ・アレイ。 （１６０） それぞれのユーザ選択のアクセス・モード
を、単一ポート・メモリ及び二重ポート・メモリから成
るグループから選択できる、（１５６）に記載のプログ
ラマブル・メモリ・アレイ。 （１６１） それぞれのユーザ選択のアクセス・モード
を単一ポート・レジスタ・アレイ、及び二重ポート・レ
ジスタ・アレイから成るグループから選択できる、（１
５６）に記載のプログラマブル・メモリ・アレイ。 （１６２） 自身の中に複数のプログラム可能な論理セ
ルを有し、（１５６）に記載のプログラマブル・メモリ
・アレイを更に含むプログラマブル・ゲート・アレイ。 （１６３） それぞれのユーザ選択のアクセス・モード
が、読み出し専用メモリを含む、（１５６）に記載のプ
ログラマブル・メモリ・アレイ。 （１６４） 複数のメモリ・セルを有する少なくとも１
つのサブアレイと、前記少なくとも１つのサブアレイの
前記メモリ・セルから外部にメモリ・セル・データを伝
達するための配線と、前記配線にプログラムにより接続
可能な事前充電素子と、前記少なくとも１つのサブアレ
イの前記メモリ・セルと前記配線との間に接続されたド
ライブ素子であって、前記配線の放電が前記メモリ・セ
ルのデータに従って行われる第１のモードで、及び前記
配線のドライブが前記メモリ・セルのデータに従って行
われる第２のモードでプログラムにより動作可能であ
る、ドライブ素子と、を含むプログラマブル・メモリ・
アレイ。 （１６５） 前記事前充電素子が、前記第１のモードで
は前記配線に接続され、前記第２のモードでは前記配線
から切断される、（１６４）に記載のプログラマブル・
メモリ・アレイ。 （１６６） 前記第１のモードが同期したサブアレイ動
作を含み、更に前記第２のモードが非同期のサブアレイ
動作を含む、（１６５）に記載のプログラマブル・メモ
リ・アレイ。 （１６７） 前記ドライブ素子が、前記配線に高インピ
ーダンスをもたらす第３のモードにおいてプログラムに
より動作可能である、（１６４）に記載のプログラマブ
ル・メモリ・アレイ。
【図面の簡単な説明】
【図１】本発明のフィールド・プログラマブル・メモリ
・アレイのあるレベル（部分）を表す図である。
【図２】本発明のフィールド・プログラマブル・メモリ
・アレイのあるレベル（部分）を表す図である。
【図３】本発明のフィールド・プログラマブル・メモリ
・アレイのあるレベル（部分）を表す図である。
【図４】本発明のフィールド・プログラマブル・メモリ
・アレイのあるレベル（部分）を表す図である。
【図５】本発明のフィールド・プログラマブル・メモリ
・アレイのあるレベル（部分）を表す図である。
【図６】メモリ・サブアレイの部分的な構造を示す図で
ある。
【図７】メモリ・サブアレイの部分的な構造を示す図で
ある。
【図８】メモリ・セルの構造図である。
【図９】代替的なメモリ・セルの構造図である。
【図１０】転送セルの構造図である。
【図１１】ビット線経路指定マトリクスの部分的な構造
図である。
【図１２】ビット線経路指定マトリクスの部分的な構造
図である。
【図１３】ビット線経路指定マトリクスの部分的な構造
図である。
【図１４】ビット線経路指定マトリクスの部分的な構造
図である。
【図１５】ビット線経路指定マトリクスの部分的な構造
図である。
【図１６】図１１のビット線経路指定マトリクス、及び
読み出しビット線階層構造に関連したスイッチング・マ
トリクス素子の構造図である。
【図１７】図１２のビット線経路指定マトリクス、及び
書き込みビット線階層構造に関連したスイッチング・マ
トリクス素子の構造図である。
【図１８】図１３のビット線経路指定マトリクス、及び
プッシュ・ビット線に関連したスイッチング・マトリク
ス素子の構造図である。
【図１９】図１４のビット線経路指定マトリクス、及び
ポップ・ビット線に関連したスイッチング・マトリクス
素子の構造図である。
【図２０】入出力経路指定マトリクスのブロック図であ
る。
【図２１】図２０の入出力経路指定マトリクスの書き込
みマトリクス・スイッチの部分的な構造図である。
【図２２】図２０の入出力経路指定マトリクスの読み出
しマトリクス・スイッチの部分的な構造図である。
【図２３】入出力ブロックのブロック図である。
【図２４】図２３の入出力ブロックの入出力セルの構造
図である。
【図２５】代替的な読み出し／書き込みビット線階層構
造の部分的な構造図である。
【図２６】高位の代替的読み出し／書き込みビット線階
層構造を示す部分的な構造図である。
【図２７】４つのメモリ・サブアレイに関連する代替的
読み出しビット線階層構造を組み込んだ、読み出しデー
タ経路ネットワークの部分的な構造図である。
【図２８】４つのメモリ・サブアレイに関連する代替的
読み出しビット線階層構造を組み込んだ、読み出しデー
タ経路ネットワークの部分的な構造図である。
【図２９】４つのメモリ・サブアレイに関連する代替的
な書き込みビット線階層構造を組み込んだ、書き込みポ
ート・データ経路ネットワークの部分的な構造図であ
る。
【図３０】代替的な読み出し捕獲ラッチ・バンクを組み
込んだ、読み出しビット線階層構造の単純化された構造
図である。
【図３１】図３０に示された捕獲ラッチ・バンクのブロ
ック図である。
【図３２】図３１のクロック発生器の構造図である。
【図３３】図３１の読み出し捕獲ラッチ・バンクの単一
のセルを示す構造図である。
【図３４】事前充電回路の構造図である。
【図３５】読み出し捕獲ラッチ内に組み込まれた事前充
電回路を示す構造図である。
【図３６】アドレス・ユニットを示す部分的な構造図で
ある。
【図３７】アドレス・ユニットを示す部分的な構造図で
ある。
【図３８】アドレス・ユニットを示す部分的な構造図で
ある。
【図３９】クロック・ユニットを表す単純化された構造
図である。
【図４０】クロック・ユニットを表す単純化された構造
図である。
【図４１】クロック・ユニットを表す単純化された構造
図である。
【図４２】状態マシン・アクセス・ポートを表す部分的
な構造図である。
【図４３】状態マシン・アクセス・ポートを表す部分的
な構造図である。
【図４４】非同期動作を可能にする代替的なビット線イ
ンターフェース構造の部分的な構造図である。
【図４５】図４４の１素子の構造図である。
【符号の説明】
１０ フィールド・プログラマブル・メモ
リ・アレイ（ＦＰＭＡ） １６1、１６2、・・・１６
Z+1 入出力経路指定マトリクス １８1、１８2、・・・１８Z 入出力ブロック ２０1、２０2、・・・２０Z アドレス・ユニット ２２1、２２2、・・・２２Z クロック・ユニット ２８’ アドレス相互結合 ３０ 読み出しビット線構造 ３０’ 読み出しビット線相互結合 ３２ 書き込みビット線構造 ３４ ＬＩＦＯ／ＦＩＦＯデータ・ビット
線 ３４’ ＬＩＦＯ／ＦＩＦＯラップ・アラウ
ンド相互結合データ線 ３６ プログラム（初期化）ビット線構造 ３６’ プログラム・ビット線相互結合 ３８ 第２入出力バス ３８’ 第２読み出しポート相互結合 ４０ 相互結合読み出しデータ線 ４２ 相互結合書き込みデータ線 ４４ 相互結合プッシュ・データ線 ４６ 相互結合ポップ・データ線 ４８1,1、・・・４８M,N メモリ・セル ４８’ 代替的なメモリ・セル ５０1,1、・・・５０M,N 転送セル ５２1、５２2、・・・５２N トライ・ステイト・ド
ライバ ５４1、５４2、・・・５４N マルチプレクサ ５６1、５６2、・・・５６N 内部読み出しビット線 ５６’ 内部タイミング用読み出しビット線 ５８1、５８2、・・・５８N 内部書き込みビット線 ６２ 構成データ ７０ スキャン用直列相互接続 ７２ 高位アドレス線 ７３ 不安定側面 ７４ 第１ラッチ ７５ 安定側面 ７６ 第２ラッチ ７８ プログラム・ビット線ゲート制御用
ＭＯＳＦＥＴ ８０ 直列入力ゲート制御用ＭＯＳＦＥＴ ８２ 書き込みビット線ゲート制御用ＭＯ
ＳＦＥＴ ８４ 接地接続ゲート制御用ＭＯＳＦＥＴ ８６ 第１ラッチ出力ゲート制御用ＭＯＳ
ＦＥＴ ８８ バッファ（反転回路であるときもあ
り） ９０ ＭＯＳＦＥＴ（バッファ出力ゲート
制御用） ９２ 転送ラッチ ９４ 不安定側面入力端 ９６ 安定側面出力端 ９８ プッシュ入力ゲート制御用ＭＯＳＦ
ＥＴ １００ 転送ラッチ出力ゲート制御用ＭＯＳ
ＦＥＴ １０２ ポップ入力ゲート制御用ＭＯＳＦＥ
Ｔ １０４ 転送ラッチ出力ゲート制御用ＭＯＳ
ＦＥＴ １０６ 読み出しビット線スイッチング・マ
トリクス部 １０８1、１０８2、・・・１０８N 読み出しビット
線階層構造 １０８’ 読み出しビット線階層構造 １１２1、１１２2、・・・１１２N 第１階層読み出
しビット線 １１４1、１１４2、・・・１１４N読み出しビット線ス
イッチング・マトリクス素子 １１６ 書き込みビット線スイッチング・マ
トリクス部 １１８1、１１８2、・・・１１８N 書き込みビット
線階層構造 １１８’ 書き込みビット線階層構造 １２２1、１２２2、・・・１２２N 第１階層書き込
みビット線 １２４1、１２４2、・・・１２４N書き込みビット線ス
イッチング・マトリクス素子 １２６ プッシュ・スイッチング・マトリク
ス部 １３４1、１３４2、・・・１３４Nプッシュ・スイッチ
ング・マトリクス素子 １３６ ポップ・スイッチング・マトリクス
部 １４０1、１４０2、・・・１４０N ポップ出力端 １４２1、１４２2、・・・１４２N 第２ポップ出力
端 １４４1、１４４2、・・・１４４N ポップ・スイッ
チング・マトリクス素子 １４６ プログラ
ム・ビット線スイッチング・マトリクス部 １５２1、１５２2、・・・１５２N 選択相互接続 １５４ 選択カプラ（ＭＯＳＦＥＴ） １５６、１６０ 構成データ １５８ 選択相互接続マルチプレクサ １６２、１６４ 双方向マルチプレクサ １６６ 選択カプラ（ＭＯＳＦＥＴ） １６８ 選択カプラ（１対Ｎ） １７０、１７２ 双方向マルチプレクサ １７４ トライ・ステイト・バッファ １７６ ＭＯＳＦＥＴ １７８ トライ・ステイト・バッファ １８０ ＭＯＳＦＥＴ １８２1、１８２2、・・・１８２Q-1書き込み入出力経
路指定マトリクス・スイッチ １８４1、１８４2、・・・１８４Q読み出し入出力経路
指定マトリクス・スイッチ １８６1、１８６2、・・・１８６Q ビット線階層構
造 １８８ 通過ゲート １８８’ ＭＯＳＦＥＴ １９０1、１９０2、・・・１９０R マルチプレクサ １９２1、１９２2、・・・１９２R 選択ドライバ １９４1、１９４2、・・・１９４P 入出力セル １９６ 書き込み相互接続 １９８ 読み出し相互接続 ２００、２００’ 読み出しポート ２０４ マルチプレクサ ２０８ 選択ドライブ・マルチプレクサ ２１０ ラッチ／極性反転回路（オプショ
ン） ２１２、２１４、２２０、２２４ マルチプレクサ ２１６、２１８、２２８ 反転回路 ２２２ フリップフロップ ２３０、２３０’ 書き込みポート ２３２ 選択ドライバ ２３４、２４２ マルチプレクサ ２４０ 反転回路 ２４４、２５０ 反転回路 ２４６ ＭＯＳＦＥＴ ２４８ ラッチ ２５２、２５４ 選択スイッチ（ＭＯＳＦＥＴ) ２５６ トライ・ステイト反転回路 ２５８ 事前充電用ｐ−チャネルＭＯＳＦＥ
Ｔ ２６０ 事前充電用ｐ−チャネルＭＯＳＦＥ
Ｔ ２６２ ノイズ抑制用ｐ−チャネルＭＯＳＦ
ＥＴ ２６４ ノイズ抑制用ｐ−チャネルＭＯＳＦ
ＥＴ ２６６ 反転回路 ２６８ ＭＯＳＦＥＴ ２７０ ラッチ ２７２ バッファ ２７３ 反転回路 ２７４ ＭＯＳＦＥＴ ２７６ ラッチ ２７８ バッファ ２８０、２８２ トライ・ステイト・バッファ ２８４ バッファ ２８６、２８８ 反転回路 ２９０、２９２ トライ・ステイト反転回路 ２９６ 読み出しデコーダ部 ２９８ 読み出しワード線 ３００ 書き込みワード線 ３０２ リセット線 ３０６ 書き込みデコーダ部 ３０８、３０８’ 高位アドレス・デコーダ ３１０、３１０’ デコーダＡＮＤゲート ３１２、３１２’ 事前コード化バス ３１４、３１６、３１６’ 反転回路 ３１８、３１８’ マルチプレクサ ３２０ 読み出しアドレス線 ３２２ 高位読み出しアドレス線 ３２４ 高位書き込みアドレス線 ３２６ 書き込みアドレス線 ３３０ クロック入力 ３３２ イネーブル入力 ３３４ マルチプレクサ ３３６ 極性変換回路 ３３８ ＡＮＤゲート ３４０ プッシュ・クロック分割回路 ３４１ 分割回路 ３４２ ポップ・クロック分割回路 ３４４、３４６、３４６’ マルチプレクサ ３４８、３４８’ クロック制御ユニット ３５０ マルチプレクサ ３５０’ マルチプレクサ ３５２ アドレス・カウンタ ３５２’ アドレス・カウンタ ３５４、３５６ 境界レジスタ ３５８ アドレス比較回路 ３６０ ドライブ・マルチプレクサ ３６２ 選択ドライブ・マルチプレクサ ３６４ 選択線 ３６８ 選択線 ３７０ クロック入力 ３７２ クロック入力 ３７３ 第１位相ポップ・クロック入力端 ３７４ 第２位相ポップ・クロック入力端 ３７６ 第１位相プッシュ・クロック入力端 ３７８ 第２位相プッシュ・クロック入力端 ３８０、３８１ 選択ドライブ・マルチプレクサ ３８２ マルチプレクサ ３８４ ストローブ入力端 ３８６ 状態マシン読み出しポート ３８８ プログラム・ビット線相互接続 ３９０ 読み出しアドレス・ポート ３９２ マルチプレクサ ３９４ ビット線相互接続 ３９６ 選択ドライブ・マルチプレクサ ３９８ フリップフロップ ４００1、４００2、・・・４００8 読み出し捕獲ラ
ッチ・バンク ４０１1、４０１2、・・・４０１N ラッチ・セル ４０４ クロック発生回路 ４０６ タイミング読み出しビット線階層構
造 ４０７ 反転回路 ４０８ 階層捕獲クロック信号 ４０９ 複数のＭＯＳＦＥＴ ４１０ 遅延反転回路 ４１２ 所定の階層の捕獲クロック信号 ４１６h1、４１６h2、・・・４１６h4 ＡＮＤゲート ４１８h1、４１８h2、・・・４１８h4 フリップフロ
ップ ４２０ 反転回路を結合したラッチ ４２２ トライ・ステイト反転回路 ４２４ 事前充電用ｐ−チャネルＭＯＳＦＥ
Ｔ ４２６ ノイズ抑制用ｐ−チャネルＭＯＳＦ
ＥＴ ４２８ 反転回路 ４３０ パルス遅延単発回路 ４３２ マルチプレクサ ４３４ 第２の事前充電用ｐ−チャネルＭＯ
ＳＦＥＴ ４３６ 第２のノイズ抑制用ｐ−チャネルＭ
ＯＳＦＥＴ ５００ 素子 ５０２ 反転回路 ５０６ 内部読み出しビット線ネットワーク ５２０ スタック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・ホイットニー・グールド アメリカ合衆国05403、バーモント州サウ ス・バーリントン、ミル・ポンド・レイン 15 (72)発明者 ジョウゼフ・アンドルー・アイアダンザ アメリカ合衆国05461、バーモント州ハイ ンズバーグ、リッジビュー・エステイト ７ (72)発明者 フランク・レイ・キーザー・ザ・サード アメリカ合衆国05446、バーモント州コル チェスター、ヘリテジ・レイン ８ (72)発明者 ラルフ・デイビッド・キルモイアー アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、フォレスト・ロ ード ６ (72)発明者 マイケル・ジョウゼフ・ララミー アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、クローバー・ド ライブ 35、ユナイト １ディー (72)発明者 ビクター・ポール・サイデル アメリカ合衆国05401、バーモント州バー リントン、ノース・アベニュー 985、ア パートメント エイ７ (72)発明者 テランス・ジョン・ジトリッチュ アメリカ合衆国05495、バーモント州ウィ リストン、ハート・サークル 17

Claims (167)

    【特許請求の範囲】
  1. 【請求項１】プログラム可能メモリ回路であって、 データを保持するためのメモリ・セルと、 第１の選択信号を伝達する第１のワード線と、 第１のビット線と、 前記第１のビット線と前記メモリ・セルとの間に配置さ
    れた第１の選択結合回路であって、両者間に信号を伝達
    するための前記第１の選択信号に従って、前記第１のビ
    ット線と前記メモリ・セルとの間を選択的に結合する選
    択結合回路と、 前記メモリ・セルから信号を伝達するために前記メモリ
    ・セルに接続された出力インターフェースと、 前記メモリ・セルに信号を伝達するために前記メモリ・
    セルに接続された別個のデータ線と、を含むプログラム
    可能メモリ回路。
  2. 【請求項２】前記第１の選択信号が書き込みイネーブル
    信号であり、前記第１の選択結合回路が前記書き込みイ
    ネーブル信号によってイネーブルにされたとき、前記第
    １のビット線が前記メモリ・セルに保管すべきデータを
    伝達し、前記出力インターフェースが、 第２のビット線と、 読み出しイネーブル信号を伝達する第２のワード線と、 前記第２のビット線と前記メモリ・セルとの間に配置さ
    れた第２の選択結合回路であって、前記読み出しイネー
    ブル信号によってイネーブルにされたとき、前記第２の
    ビット線と前記メモリ・セルとの間を選択的に結合し、
    前記メモリ・セルのデータの読み出しを可能にする選択
    結合回路と、を含む、請求項１に記載のプログラム可能
    メモリ回路。
  3. 【請求項３】前記メモリ・セルに保管される代替的なデ
    ータを伝達するための第３のビット線と、 代替的な書き込みイネーブル信号を伝達する第３のワー
    ド線と、 前記第３のビット線と前記別個のデータ線との間に配置
    された第３の選択結合回路であって、前記代替的な書き
    込みイネーブル信号によってイネーブルにされたとき、
    前記第３のビット線と前記別個のデータ線との間を選択
    的に結合し、前記代替的なデータを前記メモリ・セルに
    伝達する、選択結合回路と、を含む、請求項２に記載の
    プログラム可能メモリ回路。
  4. 【請求項４】プログラム可能メモリ回路であって、 データを保持するためのメモリ・セルと、 各ワード線が関連するイネーブル信号を伝達する複数の
    ワード線と、 複数のビット線と、 複数の選択結合回路であって、前記複数の選択結合回路
    の各選択結合回路が、前記メモリ・セルと前記複数のビ
    ット線の関連するビット線との間に配置され、前記複数
    のワード線の関連するワード線のイネーブル信号によっ
    てイネーブルにされたとき、前記関連するビット線と前
    記メモリ・セルとの間を選択的に結合し、両者の間に信
    号を伝達する、選択結合回路と、を含むプログラム可能
    メモリ回路。
  5. 【請求項５】前記複数のワード線のリセット・ワード線
    が、自身の関連するイネーブル信号としてリセット・イ
    ネーブル信号を伝達し、 前記複数のビット線のリセット・ビット線が、リセット
    ・レベルの信号を伝達するために固定された電源に結合
    されており、 前記複数の選択結合回路の第１の選択結合回路が、前記
    リセット・ビット線と前記メモリ・セルとの間に配置さ
    れ、前記リセット・ワード線のリセット・イネーブル信
    号によってイネーブルにされたとき、前記メモリ・セル
    を前記リセット・ビット線に選択的に結合し、前記メモ
    リ・セルに前記リセット・レベル信号を保管する、請求
    項４に記載のプログラム可能メモリ回路。
  6. 【請求項６】前記メモリ・セルが、フィールド・プログ
    ラマブル・ゲート・アレイ（ＦＰＧＡ）と結合されたメ
    モリ・アレイの一部であり、 前記ＦＰＧＡの状態マシンが前記メモリ・アレイにＦＰ
    ＧＡからのアクセスを提供し、 前記複数のワード線のプログラム・ワード線が、前記状
    態マシンによって有効にされたとき、プログラム・イネ
    ーブル信号を伝達し、 前記複数のビット線のプログラム・ビット線が、前記状
    態マシンからプログラム・データを伝達し、 前記複数の選択結合回路の第１の選択結合回路が、前記
    メモリ・セルと前記プログラム・ビット線との間に配置
    され、前記プログラム・ワード線のプログラム・イネー
    ブル信号によってイネーブルにされたとき、前記メモリ
    ・セルを前記プログラム・ビット線に選択的に結合し、
    前記状態マシンからのプログラム・データを前記メモリ
    ・セルに保管する、請求項４に記載のプログラム可能メ
    モリ回路。
  7. 【請求項７】前記複数のワード線の第２のワード線が第
    ２のネーブル信号を伝達し、 前記複数のビット線の第２のビット線が第２のソースの
    第２のデータを伝達し、 前記複数の選択結合回路の第２の選択結合回路が、前記
    メモリ・セルと前記第２のビット線との間に配置され、
    前記第２のワード線の前記第２のイネーブル信号によっ
    てイネーブルにされたとき、前記メモリ・セルを前記第
    ２のビット線に選択的に結合し、前記第２のデータを前
    記メモリ・セルに保管する、請求項６に記載のプログラ
    ム可能メモリ回路。
  8. 【請求項８】前記メモリ・セルがメモリ・アレイの一部
    であり、前記プログラム可能メモリ回路が更に、 直列入力データを受信するための直列入力端と、 前記直列入力端と前記メモリ・セルとの間に配置された
    第１の選択結合回路であって、第１のスキャン・クロッ
    クによってイネーブルにされたとき、前記直列入力端の
    直列入力データを保管の目的で前記メモリ・セルに選択
    的に伝達する、選択結合回路と、 データを保持するための第２のメモリ・セルと、 前記メモリ・セルと前記第２のメモリ・セルとの間に配
    置された第２の選択結合回路であって、第２のスキャン
    ・クロックによってイネーブルにされたとき、前記メモ
    リ・セルのデータを前記第２のメモリ・セルに選択的に
    伝達する、選択結合回路と、を含むプログラム可能メモ
    リ回路であり、 前記メモリ・セルが、前記複数のビット線の１本から関
    連するイネーブル信号によって、又は代替的に直列入力
    端から、第１のスキャン・クロックによってデータを受
    信する、請求項４に記載のプログラム可能メモリ回路。
  9. 【請求項９】前記メモリ・アレイをアドレス指定するた
    めのＮビットのアドレス入力端と、 前記Ｎビット・アドレス入力端の特定のアドレスをデコ
    ードして、前記関連するイネーブル信号を提供するアド
    レス・デコーダ回路と、を更に含む、請求項８に記載の
    プログラム可能メモリ回路。
  10. 【請求項１０】ビット線／ワード線によるアドレス指定
    可能なメモリ・セルのアレイを含むプログラム可能メモ
    リ回路であって、 自身への第１のデータ・アクセスを可能にする第１のワ
    ード線によってアドレス指定可能な第１のメモリ・セル
    と、 自身への第１のデータ・アクセスを可能にする第２のワ
    ード線によってアドレス指定可能な第２のメモリ・セル
    と、 前記第１のメモリ・セルと前記第２のメモリ・セルとの
    間に配置され、中間的なデータ保管を行う転送セルと、 第１のクロックによってイネーブルにされ、前記転送セ
    ルと前記第１のメモリ・セルとを選択的に結合し、両者
    の間のデータ伝達を可能にするための第１の選択結合回
    路と、 第２のクロックによってイネーブルにされ、前記転送セ
    ルと前記第２のメモリ・セルとの間を選択的に結合し、
    両者の間のデータ伝達を可能にするための第２の選択結
    合回路と、を含み、 前記第１クロックと前記第２のクロックが連続的に動作
    し、前記第１のメモリ・セルと前記第２のメモリ・セル
    の１つから他方へのデータ転送を行う、プログラム可能
    メモリ回路。
  11. 【請求項１１】前記第１のメモリ・セルから前記第２の
    メモリ・セルへのデータ転送を行うために、前記第１の
    クロックを第１位相プッシュ・クロックとして、そして
    前記第２のクロックを第２位相のプッシュ・クロックと
    して連続して提供する手段を更に含む、請求項１０に記
    載のプログラム可能メモリ回路。
  12. 【請求項１２】前記転送セルがデータを受信するための
    入力端を有し、前記転送セルに保管された中間データ
    は、前記入力端において受信したデータに従って更新さ
    れ、更に前記転送セルは、自身に保管された中間データ
    に従ったデータを送出するための出力端を有し、 前記第１のメモリ・セル及び前記第２のメモリ・セルの
    それぞれが、データを受信するための入力端を有し、前
    記各メモリ・セルに保管されたデータは、前記入力端に
    おいて受信したデータに従って更新され、更に前記各メ
    モリ・セルは自身に保管されたデータに従ったデータを
    送出するための出力端を有し、 前記第１の選択結合回路が、前記第１のメモリ・セルの
    出力端と前記転送セルの入力端との間に配置され、 前記第２の選択結合回路が、前記転送セルの出力端と前
    記第２のメモリ・セルの入力端との間に配置される、請
    求項１１に記載のプログラム可能メモリ回路。
  13. 【請求項１３】第１位相のポップ・クロックによってイ
    ネーブルにされる第３の選択結合回路であって、前記第
    ２のメモリ・セルの出力端を前記転送セルの入力端に選
    択的に結合させ、前記第２のメモリ・セルから前記転送
    セルへのデータ転送を可能にする、選択結合回路と、 第２位相のポップ・クロックによってイネーブルにされ
    る第４の選択結合回路であって、前記転送セルの出力端
    を前記第１のメモリ・セルの入力端に選択的に結合さ
    せ、前記転送セルから前記第１のメモリ・セルへのデー
    タ転送を可能にする、選択結合回路と、 前記第２のメモリ・セルから前記第１のメモリ・セルに
    データを転送するために、前記第１位相のポップ・クロ
    ックと前記第２位相のポップ・クロックを連続的に提供
    する手段と、を更に含む、請求項１２に記載のプログラ
    ム可能メモリ回路。
  14. 【請求項１４】ＦＰＧＡ及びプログラマブル・メモリ・
    アレイを動作させる方法であって、 外部データ・ソースから前記プログラマブル・メモリ・
    アレイへの初期データの転送を含むＦＰＧＡを構成する
    ステップと、 前記プログラマブル・メモリ・アレイを内部でアクセス
    することを含む、前記構成済みＦＰＧＡを機能的に動作
    させるステップと、を含む、方法。
  15. 【請求項１５】ＦＰＧＡを構成する前記ステップが、前
    記プログラマブル・メモリ・アレイを構成するステップ
    を含み、前記構成済みＦＰＧＡの機能動作中に前記プロ
    グラマブル・メモリ・アレイへの書き込みを防ぐ、請求
    項１４に記載の方法。
  16. 【請求項１６】ＦＰＧＡを構成する前記ステップが、前
    記プログラマブル・メモリ・アレイを構成するステップ
    を含み、前記構成済みＦＰＧＡの機能動作中に前記プロ
    グラマブル・メモリ・アレイに対する読み出し及び書き
    込みの双方を可能にする、請求項１４に記載の方法。
  17. 【請求項１７】行及び列に配置された複数のメモリ・セ
    ルを含むメモリ・アレイであって、メモリ・セルの各行
    は自身に関連するアドレス指定可能なイネーブル・ワー
    ド線を有し、メモリ・セルの各列は自身に関連するビッ
    ト線を有し、各ビット線は、それぞれのアドレス指定可
    能なイネーブル・ワード線によってイネーブルにされた
    とき、前記関連する列のメモリ・セルへのアクセスを行
    い、前記メモリ・アレイが更に、 複数の個別の結合回路であって、前記複数の個別の結合
    回路の各個別の結合回路が、所定の列のそれぞれの隣接
    するメモリ・セル間に配置される、結合回路を含み、 各個別の結合回路は、所定の列内でプッシュ／ポップ制
    御信号に従って、それぞれの隣接するメモリ・セルの１
    つから他方にデータを選択的にシフトするように動作す
    る、メモリ・アレイ。
  18. 【請求項１８】前記各個別の結合回路が、 中間のデータを保管するための転送セルであって、前記
    転送セルがデータを受信するための入力端を有し、転送
    セル内に保管された前記中間データを更新し、更に前記
    転送セルが自身内に保管された前記中間データに対応し
    たデータを送出するための出力端を有する、転送セル
    と、 前記それぞれの隣接するメモリ・セルの１つと、前記転
    送セルの入力端との間に配置された第１の選択結合回路
    であって、前記第１の選択結合回路を選択的にイネーブ
    ルにし、前記それぞれの隣接するメモリ・セルの１つの
    データを前記転送セルの入力端に伝達する、第１位相の
    プッシュ／ポップ・クロック信号を受信する、選択結合
    回路と、 前記それぞれの隣接するメモリ・セルの他方と、前記転
    送セルの出力端との間に配置された第２の選択結合回路
    であって、前記第２の選択結合回路を選択的にイネーブ
    ルにし、前記転送セルの出力端から前記それぞれの隣接
    するメモリ・セルの他方にデータを伝達する、第２位相
    のプッシュ／ポップ・クロック信号を受信する、選択結
    合回路と、を含む、請求項１７に記載のメモリ・アレ
    イ。
  19. 【請求項１９】前記各個別の結合回路が更に、 前記それぞれの隣接するメモリ・セルの他方と、前記転
    送セルの入力端との間に配置された第３の選択回路であ
    って、前記第３の選択結合回路を選択的にイネーブルに
    し、前記それぞれの隣接するメモリ・セルの他方から前
    記転送セルの入力端にデータを伝達する、第１位相のプ
    ッシュ／ポップ・クロック信号を受信する、選択結合回
    路と、 前記それぞれの隣接するメモリ・セルの１つと、前記転
    送セルの出力端との間に配置された第４の選択結合回路
    であって、前記第４の選択結合回路を選択的にイネーブ
    ルにし、前記転送セルの出力端から前記それぞれのメモ
    リ・セルの１つにデータを伝達する、第２位相のプッシ
    ュ／ポップ・クロック信号を受信する、選択結合回路
    と、を含む、請求項１８に記載のメモリ・アレイ。
  20. 【請求項２０】複数のロールオーバ結合回路を更に含む
    メモリ・アレイであって、 前記複数のロールオーバ結合回路の各ロールオーバ結合
    回路が、前記複数のメモリ・セルの所定の列に関連付け
    られ、 前記各ロールオーバ結合回路が、所定の列の最上部のメ
    モリ・セルと前記所定の列の底部のメモリ・セルとの間
    に、ロール・オーバ・モード・イネーブル信号に従って
    選択的に配置され、 前記各ロールオーバ結合回路が、前記ロールオーバ・モ
    ード・イネーブル信号によってイネーブルにされたと
    き、前記プッシュ／ポップ・クロック信号に従って、前
    記所定の列内で前記最上部のメモリ・セル、及び前記底
    部のメモリ・セルの一方から他方に選択的にデータをシ
    フトするように動作する、請求項１７に記載のメモリ・
    アレイ。
  21. 【請求項２１】行及び列に配列されている複数のメモリ
    ・セルを含むメモリ・アレイであって、前記メモリ・セ
    ルの各行は、関連する行アドレスによって選択的にアド
    レス指定可能な前記各行に関連づけられたワード線を有
    し、前記メモリ・セルの各列は、それぞれのワード線に
    よってイネーブルにされたとき、関連する列のメモリ・
    セルにアクセスを行う前記各列に関連するビット線を有
    し、前記メモリ・アレイが更に、 入力アドレスを受信するためのアドレス入力端を有し、
    前記入力アドレスに従って前記ワード線を選択するアド
    レス・デコーダと、 前記メモリ・アレイの関連する読み出し及び書き込み動
    作中に、前記アドレス・デコーダの前記アドレス入力端
    に読み出し及び書き込み入力アドレスを提供するため
    の、プログラム可能のアクセス・ユニットであって、前
    記プログラム可能アクセス・ユニットは、前記メモリ・
    アレイの動作中にモード選択信号に従って前記読み出し
    及び書き込みアドレスを変更し、ラスト・イン・ファー
    スト・アウト（ＬＩＦＯ）又はファースト・イン・ファ
    ースト・アウト（ＦＩＦＯ）メモリ機能のいずれかを提
    供する、メモリ・アレイ。
  22. 【請求項２２】前記プログラム可能アクセス・ユニット
    が、前記メモリ・アレイの書き込み動作を計数するため
    の第１のアドレス・カウンタを含み、当該アドレス・カ
    ウンタは、前記モード選択信号によってイネーブルにさ
    れたとき、当該書き込み動作中に前記アドレス・カウン
    タの計数値に従って、前記入力アドレスを前記アドレス
    ・デコーダに提供する、請求項２１に記載のメモリ・ア
    レイ。
  23. 【請求項２３】前記プログラム可能アクセス・ユニット
    が更に、前記モード選択信号によってイネーブルにされ
    たとき、前記第１のアドレス・カウンタと連係して動作
    する第１のクロック制御ユニットを含み、当該クロック
    制御ユニットは、前記第１のアドレス・カウンタの計数
    によってアドレス指定されて、前記メモリ・アレイへの
    書き込み動作の順序を制御し、前記第１のアドレスカウ
    ンタによる前記書き込み動作の前記計数を制御する、請
    求項２２に記載のメモリ・アレイ。
  24. 【請求項２４】前記第１のアドレス・カウンタが更に、
    前記モード選択信号によってイネーブルにされたとき、
    前記メモリ・アレイの各読み出し動作毎に前記アドレス
    ・カウンタの計数を減分するように動作し、当該読み出
    し動作の間に前記アドレス・カウンタの前記計数に従っ
    て、前記入力アドレスを前記アドレス・デコーダに供給
    し、 前記第１のクロック制御ユニットが更に、前記モード選
    択信号によってイネーブルにされたとき、前記第１のア
    ドレス・カウンタと連係して動作し、前記第１のアドレ
    ス・カウンタの計数によってアドレス指定されて前記メ
    モリ・アレイの読み出し動作の順序を制御し、前記アド
    レス・カウンタの前記減分を制御し、 前記第１のアドレス・カウンタ及び前記第１のクロック
    制御ユニットが、前記モード選択信号によってイネーブ
    ルにされたとき、前記メモリ・アレイにラスト・イン・
    ファースト・アウト機能を付与する、請求項２３に記載
    のメモリ・アレイ。
  25. 【請求項２５】前記プログラム可能アクセス・ユニット
    が更に、 前記メモリ・アレイの読み出し動作を計数するための第
    ２のアドレス・カウンタであって、前記モード選択信号
    によってイネーブルにされたとき、当該読み出し動作中
    に、前記アドレス・カウンタの計数値に従って前記入力
    アドレスを前記アドレス・カウンタに供給する、アドレ
    ス・カウンタと、 前記モード選択信号によってイネーブルにされたとき
    に、前記第２のアドレス・カウンタと連係して動作する
    第２のクロック制御ユニットであって、前記第２のアド
    レス・カウンタの計数によってアドレス指定されて、前
    記メモリ・アレイの読み出し動作の順序を制御し、前記
    第２のアドレス・カウンタによる前記読み出し動作の計
    数動作を制御する、クロック制御ユニットと、を含み、 前記第１及び第２のアドレス・カウンタ、ならびに前記
    第１及び第２のクロック制御ユニットが、前記モード選
    択信号によってイネーブルにされたとき、前記メモリ・
    アレイにファースト・イン・ファースト・アウト機能を
    付与する、請求項２３に記載のメモリ・アレイ。
  26. 【請求項２６】前記第１及び第２のアドレス・カウンタ
    のそれぞれが、前記モード選択信号によってイネーブル
    にされたとき、それぞれの書き込み及び読み出し動作中
    に、前記アドレス・デコーダのアドレス入力端に前記ア
    ドレス・カウンタそれぞれの関連する計数値を選択的に
    与えるために、プログラム可能な選択結合回路を含む、
    請求項２５に記載のメモリ・アレイ。
  27. 【請求項２７】前記プログラム可能アクセス・ユニット
    が更に、前記第１及び第２のアドレス・カウンタの少な
    くとも一方の計数値が、少なくとも１つの所定の境界値
    に一致する時を確定するためのアドレス比較ユニットを
    含む、請求項２６に記載のメモリ・アレイ。
  28. 【請求項２８】前記プログラム可能アクセス・ユニット
    が更に、前記第１及び第２のアドレス・カウンタの計数
    値が互いに一致する時を確定するためのアドレス比較ユ
    ニットを含む、請求項２６に記載のメモリ・アレイ。
  29. 【請求項２９】前記プログラム可能アクセス・ユニット
    が更に、 それぞれの境界値を提供する第１及び第２の境界アドレ
    ス・レジスタと、 前記第１のアドレス・カウンタの前記計数値と、前記第
    ２のアドレス・カウンタの前記計数値と、前記第１の境
    界アドレス・レジスタの前記境界値と、前記第２の境界
    アドレス・レジスタの前記境界値とから成るグループか
    ら２つの値を選択して比較し、前記２つの選択された値
    が互いに等しくなる時を確定するプログラム可能なアド
    レス比較ユニットと、を含む、請求項２６に記載のメモ
    リ・アレイ。
  30. 【請求項３０】前記第１のアドレス・カウンタが選択結
    合回路を含み、前記モード選択信号によってイネーブル
    にされたとき、書き込み及び読み出し動作中に、前記選
    択結合回路が前記アドレス・デコーダのアドレス入力端
    に前記アドレス・カウンタの計数値を選択的に与えるよ
    うにプログラム可能である、請求項２４に記載のメモリ
    ・アレイ。
  31. 【請求項３１】前記プログラム可能アクセス・ユニット
    が更に、前記第１のアドレス・カウンタの計数値が所定
    の境界値に一致する時を確定するためのアドレス比較ユ
    ニットを含む、請求項３０に記載のメモリ・アレイ。
  32. 【請求項３２】前記プログラム可能アクセス・ユニット
    が更に、 それぞれの境界値を提供する第１及び第２の境界アドレ
    ス・レジスタと、 前記第１のアドレス・カウンタの前記計数値と、前記第
    １の境界アドレス・レジスタの前記境界値と、前記第２
    の境界アドレス・レジスタの前記境界値とから成るグル
    ープから２つの値を選択して比較し、前記２つの選択さ
    れた値が互いに一致する時を確定するプログラム可能な
    アドレス比較回路と、を含む、請求項３０に記載のメモ
    リ・アレイ。
  33. 【請求項３３】前記第１のクロック制御ユニットが、 それぞれのクロック信号を受信するための複数のクロッ
    ク入力端と、 前記複数のクロック入力端の１つから第１の選択クロッ
    ク信号を選択的に伝達するためにプログラム可能な第１
    の選択結合回路と、 前記複数のクロック入力端の１つから第２の選択クロッ
    ク信号を選択的に伝達するためにプログラム可能な第２
    の選択結合回路と、 前記第１及び第２の選択クロック信号の１つを採用する
    ためにプログラム可能なプログラム可能クロック・シー
    ケンサであって、前記第１のアドレス・カウンタの増分
    を行うために、前記アドレス・カウンタに増分クロック
    を供給し、前記メモリ・アレイの書き込み動作を行うた
    めに、前記アドレス・デコーダを介して前記メモリ・ア
    レイに書き込みクロックを供給し、更に前記書き込みク
    ロックの供給と、前記増分クロックの供給との間に所定
    の遅延をもたらす、プログラム可能クロック・シーケン
    サと、を含む、請求項２３に記載のメモリ・アレイ。
  34. 【請求項３４】プログラマブル・ゲート・アレイを一緒
    に組み込んだメモリ・アレイであって、前記プログラマ
    ブル・ゲート・アレイは、入出力バスと、複数のプログ
    ラム可能な論理素子と、前記複数のプログラム可能な論
    理素子と前記入出力バスとの間を選択的に相互接続する
    プログラム可能な相互接続回路と、前記プログラマブル
    ・ゲート・アレイのプログラム可能リソースに関連づけ
    られた構成用メモリと、前記構成用メモリをアドレス指
    定するためのアドレス・バスと、前記構成用メモリに構
    成データをロードするためのデータ・バスと、前記関連
    するアドレス・バス及びデータ・バスを介した前記構成
    用メモリへのアクセスを制御するための構成用論理回路
    とを有し、 前記メモリ・アレイは更に、前記プログラマブル・ゲー
    ト・アレイの前記アドレス・バスを前記メモリ・アレイ
    の前記アドレス・デコーダに選択的に結合させるための
    プログラム可能なマルチプレクス手段を含み、その結
    果、前記アドレス・デコーダが前記アドレス・バスを介
    して入力アドレスを受信できる、請求項２１に記載のメ
    モリ・アレイ。
  35. 【請求項３５】前記プログラマブル・ゲート・アレイの
    前記構成用メモリに関連したデータ・バスを、前記メモ
    リ・アレイのメモリ・セル列に関連した前記ビット線に
    選択的に結合させるためのプログラム可能な手段を更に
    含む、請求項３４に記載のメモリ・アレイ。
  36. 【請求項３６】前記メモリ・アレイのメモリ・セル列に
    関連した前記ビット線を、前記プログラマブル・ゲート
    ・アレイの入出力バスに選択的に結合させるためのプロ
    グラム可能な手段を更に含む、請求項３５に記載のメモ
    リ・アレイ。
  37. 【請求項３７】書き込みクロックを前記アドレス・バ
    ス、又は前記入出力バスの一方に選択的に伝達するため
    にプログラム可能な選択結合回路を有する、第１のクロ
    ック・ユニットを含む、請求項３６に記載のメモリ・ア
    レイ。
  38. 【請求項３８】前記プログラム可能アクセス・ユニット
    が更に、自身に渡される読み出し、又は書き込みアドレ
    スの一定部分を比較するためにプログラム可能なアドレ
    ス比較ユニットを含み、前記アドレスの一定部分のサイ
    ズは構成データによって決定される、請求項２１に記載
    のメモリ・アレイ。
  39. 【請求項３９】行及び列に配列された複数のメモリ・セ
    ルを有するプログラマブル・メモリ・アレイであって、
    前記メモリ・セルの行は関連するワード線を有し、前記
    メモリ・セルの各列は自身に関連づけられたプログラム
    可能なビット線構造を有し、前記メモリ・セル列の前記
    プログラム可能なビット線構造が、 複数のローカル・ビット線であって、各ローカル・ビッ
    ト線が、前記所定列のメモリ・セルのそれぞれのサブア
    レイ・グループに関連づけられている、複数のローカル
    ・ビット線と、 前記複数のローカル・ビット線の隣接するローカル・ビ
    ット線間のローカル選択結合回路であって、前記隣接す
    るビット線間に選択的に信号を伝達するためにプログラ
    ム可能である、選択結合回路と、を有する、プログラマ
    ブル・メモリ・アレイ。
  40. 【請求項４０】前記プログラム可能ビット線構造が更
    に、 複数のセミ・グローバル・ビット線であって、各セミ・
    グローバル・ビット線が、前記列のメモリ・セルのそれ
    ぞれのセグメントに関連づけられており、各前記セグメ
    ントは、メモリ・セルの複数の前記サブグループを含ん
    でいる、セミ・グローバル・ビット線と、 前記複数のセミ・グローバル・ビット線の隣接するセミ
    ・グローバル・ビット線間のセミ・グローバル選択結合
    回路であって、前記セミ・グローバル・ビット線間に選
    択的に信号を伝達するためにプログラム可能である、セ
    ミ・グローバル選択結合回路と、 メモリ・セルの所定のサブアレイ・グループの各ローカ
    ル・ビット線と、前記所定のサブアレイ・グループを含
    む前記セグメントの前記関連するセミ・グローバル・ビ
    ット線との間の第１階層の選択スイッチであって、前記
    関連するローカル・ビット線と前記それぞれのセミ・グ
    ローバル・ビット線との間に選択的に信号を伝達するた
    めにプログラム可能である、選択スイッチと、を含む、
    請求項３９に記載のプログラマブル・メモリ・アレイ。
  41. 【請求項４１】前記プログラム可能ビット線構造が更
    に、前記メモリ・セル列に関連するグローバル・ビット
    線を更に含み、各第１階層のスイッチが、前記関連する
    ローカル・ビット線と、前記それぞれのセミ・グローバ
    ル・ビット線及び前記グローバル・ビット線の１つとの
    間に選択的に信号を伝達するためにプログラム可能であ
    る、請求項４０に記載のプログラマブル・メモリ・アレ
    イ。
  42. 【請求項４２】メモリ・セルの各サブアレイ・グループ
    の各メモリ・セルが、所定のローカル・ビット線に関連
    づけられて、関連する内部のサブアレイ・ビット線を通
    じてデータにアクセスし、 前記プログラム可能ビット線構造が更に、各内部サブア
    レイ・ビット線用の選択結合回路を含み、前記選択結合
    回路が、前記各内部サブアレイ・ビット線と、前記関連
    するローカル・ビット線、前記関連するセミ・グローバ
    ル・ビット線、及び前記グローバル・ビット線を含むグ
    ループの１つのビット線との間に選択的に信号を伝達す
    るためにプログラム可能である、請求項４１に記載のプ
    ログラマブル・メモリ・アレイ。
  43. 【請求項４３】第２の入出力バスを更に含むプログラマ
    ブル・メモリ・アレイであって、 前記プログラム可能ビット線構造が更に、メモリ・セル
    の前記サブアレイ・グループの各境界に関連づけられた
    第２階層の選択結合回路を含み、各前記第２階層の選択
    結合回路が、前記第２の入出力バスと、前記境界に隣接
    する前記ローカル・ビット線、前記境界に関連する前記
    セミ・グローバル・ビット線、及び前記グローバル・ビ
    ット線から成るグループから選択される１つのビット線
    との間に、選択的に信号を伝達するためにプログラム可
    能である、請求項４２に記載のプログラマブル・メモリ
    ・アレイ。
  44. 【請求項４４】前記プログラム可能ビット線構造が、前
    記プログラマブル・メモリ・アレイの読み出しビット線
    構造であり、 各第１階層の選択スイッチが、１対Ｎの選択ドライバを
    含み、 各内部サブアレイ・ビット線用の前記選択結合回路が、
    双方向の結合回路を含む、請求項４２に記載のプログラ
    マブル・メモリ・アレイ。
  45. 【請求項４５】各前記１対Ｎの選択ドライバが、高位ア
    ドレス・イネーブル信号を受信するためのトライ・ステ
    イト・イネーブル入力端を含み、メモリ・セルの対応す
    るサブアレイ・グループに関連づけられている、前記１
    対Ｎ選択ドライバを選択的にイネーブルにする、請求項
    ４４に記載のプログラマブル・メモリ・アレイ。
  46. 【請求項４６】前記プログラマブル・メモリ・アレイの
    読み出しビット線構造、及び書き込みビット線構造それ
    ぞれ用として、請求項４２の前記プログラム可能ビット
    線構造の２つを採用するプログラマブル・メモリ・アレ
    イであって、 前記読み出しビット線構造の各第１階層選択スイッチ
    が、マルチプレクサを含み、 前記読み出しビット線構造の各内部サブアレイ・ビット
    線用の前記選択結合回路が、１対Ｎの選択ドライバを含
    み、 前記プログラム可能書き込みビット線構造の各第１階層
    の選択スイッチが、１対Ｎの選択ドライバを含み、 前記プログラム可能書き込みビット線構造の各内部サブ
    アレイ・ビット線用の前記選択結合回路が、マルチプレ
    クサを含む、プログラマブル・メモリ・アレイ。
  47. 【請求項４７】第１の入出力バス及び第２の入出力バス
    を有するプログラマブル・メモリ・アレイのプログラム
    可能な相互結合回路であって、前記プログラム可能な相
    互結合回路が、 １つの出力端と複数の入力端を有する第１の選択結合回
    路であって、前記複数の入力端の一部の入力端が、前記
    第１の入出力バス相互接続の第１の相互接続を選択する
    ために結合されており、前記第１の選択結合回路が、第
    １の選択信号に従って前記出力端と前記複数の入力端の
    １入力端との間に選択的に信号を伝達するためにプログ
    ラム可能である、選択結合回路と、 前記第１の選択結合回路の出力に関連する信号を受信す
    るために電気的に結合されている１つの入力端、及び複
    数の出力端を有する第２の選択結合回路であって、前記
    複数の出力端の一部の出力端が、前記第２の入出力バス
    の第２の相互接続を選択するために結合されており、前
    記第２の選択結合回路が、第２の選択信号に従って、前
    記入力端と前記複数の出力端の１出力端との間に選択的
    に信号を伝達するためにプログラム可能である、選択結
    合回路と、を含む、プログラム可能相互結合回路。
  48. 【請求項４８】前記第１の選択結合回路がマルチプレク
    サを含み、前記第２の選択結合回路が１対Ｎのドライバ
    を含む、請求項４７に記載のプログラム可能相互結合回
    路。
  49. 【請求項４９】前記第１の選択結合回路の出力端と、前
    記第２の選択結合回路の入力端との間に選択信号を伝達
    するために、電気的に配置されているプログラム可能な
    極性選択回路を更に含み、前記プログラム可能な極性選
    択回路が、前記選択信号の極性を選択的に反転させるた
    めにプログラム可能である、請求項４７に記載のプログ
    ラム可能な相互結合回路。
  50. 【請求項５０】前記プログラム可能な極性選択回路が、 第１及び第２の入力端、ならびに前記第２の選択結合回
    路の前記入力端に結合された出力端を有する第３の選択
    結合回路であって、前記第１及び第２の入力端の１つを
    当該結合回路の出力端に選択的に結合するためにプログ
    ラム可能であり、前記第１の入力端が、前記第１の選択
    結合回路の出力端に結合されている、第３の選択結合回
    路と、 前記第１の選択結合回路の出力端と、前記第３の選択結
    合回路の第２の入力端との間に電気的に結合されている
    反転回路と、を含む、請求項４９に記載のプログラム可
    能な相互結合回路。
  51. 【請求項５１】前記プログラマブル・メモリ・アレイか
    ら取り出したデータを伝達するために、請求項４７の前
    記プログラム可能相互結合回路を採用したプログラマブ
    ル・メモリ・アレイのプログラム可能な読み出しポート
    であって、前記プログラム可能な読み出しポートが更
    に、前記第１の選択結合回路の出力端と、前記第２の選
    択結合回路の入力端との間に配置された選択ラッチ回路
    を含み、前記選択ラッチ回路が、前記第１の選択結合回
    路の出力端からラッチされたデータに関連したデータを
    前記第２の選択結合回路の入力端に伝達するか、又は前
    記第１の選択結合回路の出力端のデータに直接に関連し
    たデータを前記第２の選択結合回路の入力端に伝達する
    かを選択するためにプログラム可能であり、前記選択ラ
    ッチ回路の選択が第３の選択信号によって確定される、
    プログラム可能読み出しポート。
  52. 【請求項５２】前記選択ラッチ回路が、 前記第２の選択結合回路の入力端に結合される出力端、
    ならびに少なくとも第１及び第２の入力端を有する第３
    の選択結合回路であって、前記第３の選択信号に従って
    両端間に信号を伝達するために、前記入力端の１つが前
    記出力端に選択的に結合される、選択結合回路と、 前記第１の選択ラッチの出力端に結合されるデータ入力
    端、及び前記第３の選択結合回路の前記第１の入力端に
    結合され、自身の中にラッチされたデータに対応するデ
    ータを送出するための出力端を有するフリップフロップ
    であって、ラッチ・クロック信号に同期して前記データ
    入力端においてデータを捕獲して自身の中にラッチす
    る、フリップフロップと、を含み、 前記第３の選択結合回路の第４の入力端が、前記第１の
    選択結合回路の出力端に直接に結合される、請求項５１
    に記載のプログラム可能読み出しポート。
  53. 【請求項５３】前記第１の選択結合回路の出力端と、前
    記第３の選択結合回路の第３の入力端との間を直列に結
    合する反転回路を更に含む、請求項５２に記載のプログ
    ラム可能読み出しポート。
  54. 【請求項５４】前記フリップフロップが、前記第３の選
    択結合回路の第３の入力端に結合される付加された相補
    型の出力端を有する、請求項５２に記載のプログラム可
    能読み出しポート。
  55. 【請求項５５】前記第１の入出力バスの選択一次相互接
    続から第１のクロック信号を受信するために結合された
    第１の入力端と、前記第２の入出力バスの選択二次相互
    接続から第２のクロック信号を受信するために結合され
    た第２の入力端とを有するクロック・マルチプレクサで
    あって、クロック選択信号に従って、前記第１及び第２
    のクロック信号の１つを、前記ラッチ・クロック信号と
    して前記フリップフロップに選択的に伝達するためにプ
    ログラム可能である、クロック・マルチプレクサを更に
    含む、請求項５２に記載のプログラム可能読み出しポー
    ト。
  56. 【請求項５６】前記第１及び第２のクロック信号の少な
    くとも１つを、クロック極性選択信号に従って選択的に
    反転させるための手段を更に含む、請求項５５に記載の
    プログラム可能読み出しポート。
  57. 【請求項５７】第１の入出力バス及び第２の入出力バス
    を有するプログラマブル・メモリ・アレイのプログラム
    可能相互結合回路であって、 第１の選択信号に従って、前記第２の入出力バスの選択
    二次相互接続から第１の信号を、前記第１の入出力バス
    の選択一次相互接続に選択的に伝達するための手段を有
    する、プログラム可能読み出しポートと、 第２の選択信号に従って、前記第１の入出力バスの選択
    一次相互接続から第２の信号を、前記第２の入出力バス
    の選択二次相互接続に選択的に伝達するための手段を有
    する、プログラム可能書き込みポートと、を含む、プロ
    グラム可能相互結合回路。
  58. 【請求項５８】前記プログラム可能読み出しポートが、 １つの出力端及び前記第２の入出力バスの選択二次相互
    接続に結合された複数の入力端を有する第１のマルチプ
    レクサであって、前記第１の選択信号の第１の部分に従
    って、前記複数の入力端の１つと出力端との間に信号を
    伝達するためにプログラム可能である、マルチプレクサ
    と、 前記第１のマルチプレクサの出力端に電気的に結合され
    た１つの入力端、及び前記複数の一次相互接続の選択１
    次相互接続に結合された複数の出力端を有する第２のマ
    ルチプレクサであって、前記第１の選択信号の第２の部
    分に従って、前記複数の出力端の１つと入力端との間に
    選択的に信号を伝達するためにプログラム可能である、
    第２のマルチプレクサと、を含む、請求項５７に記載の
    プログラム可能入出力相互結合回路。
  59. 【請求項５９】前記プログラム可能書き込みポートが、 １つの出力端、及び複数の入力端を有する第１のマルチ
    プレクサであって、前記複数の入力端中の一部の入力端
    が、前記第１の入出力バスの選択一次相互接続に結合さ
    れ、前記第２の選択信号の第１の部分に従って、前記複
    数の入力端の１つと出力端との間に選択的に信号を伝達
    するためにプログラム可能なマルチプレクサと、 前記の第１のマルチプレクサの出力データに対応するデ
    ータを受信するための１つの入力端、及び前記第２の入
    出力バスの選択二次相互接続に結合された複数の出力端
    を有する第２のマルチプレクサであって、前記第２の選
    択信号の第２の部分に従って、前記複数の出力端の１つ
    と入力端とを選択的に結合するマルチプレクサと、を含
    む、請求項５８に記載のプログラム可能な入出力相互結
    合回路。
  60. 【請求項６０】前記プログラム可能読み出しポートが更
    に、 前記第１のマルチプレクサの出力端と、前記第２のマル
    チプレクサの入力端との間に配置された選択ラッチ回路
    を含み、前記選択ラッチ回路が、前記第１のマルチプレ
    クサの出力端から捕獲されたデータに関連したデータ
    を、前記第２のマルチプレクサの入力端に伝達するか、
    又は前記第１のマルチプレクサの出力端のデータに直接
    に関連したデータを、前記第２のマルチプレクサの入力
    端に伝達するかを選択するためにプログラム可能であ
    り、前記選択ラッチ回路の選択が第３の選択信号によっ
    て確定される、請求項５９に記載のプログラム可能な入
    出力相互結合回路。
  61. 【請求項６１】前記選択ラッチ回路が、 前記第２のマルチプレクサの入力端に結合された１つの
    出力端、ならびに少なくとも第１及び第２の入力端を有
    する第３のマルチプレクサであって、前記第３の選択信
    号に従って両端間に信号を伝達するために、前記入力端
    の１つが自身の前記出力端に選択的に結合される、マル
    チプレクサと、 前記第１のマルチプレクサの出力端に結合された１つの
    データ入力端、及び自身にラッチされたデータに対応す
    るデータを送出するために、前記第３のマルチプレクサ
    の前記第１の入力端に結合された１つの出力端を有する
    フリップフロップであって、前記データ入力端における
    データが、ラッチ・クロック信号に同期して前記フリッ
    プフロップ内にラッチされる、フリップフロップと、を
    含み、 前記第３のマルチプレクサの前記第２の入力端が、前記
    第１のマルチプレクサの出力端に直接に結合される、請
    求項６０に記載のプログラム可能な入出力相互結合回
    路。
  62. 【請求項６２】前記第１のマルチプレクサの出力端と、
    前記第３のマルチプレクサの第３の入力端との間に直列
    に結合される反転回路を更に含む、請求項６１に記載の
    プログラム可能な入出力相互結合回路。
  63. 【請求項６３】前記フリップフロップが、前記第３のマ
    ルチプレクサの第３の入力端に結合された付加された相
    補型の出力端を有する、 請求項６１に記載のプログラム可能な入出力相互結合回
    路。
  64. 【請求項６４】前記プログラム可能な書き込みポートが
    更に、前記第１のマルチプレクサの出力端と前記第２の
    マルチプレクサの入力端との間に信号を伝達するための
    プログラム可能な極性選択回路を含み、前記プログラム
    可能な極性選択回路が、前記信号を選択的に反転するた
    めにプログラム可能である、請求項５９に記載のプログ
    ラム可能な入出力相互結合回路。
  65. 【請求項６５】前記プログラム可能な極性選択回路が、 第１及び第２の入力端、ならびに前記第２のマルチプレ
    クサの入力端に結合された出力端とを有する第３のマル
    チプレクサであって、前記第１及び第２の入力端の１つ
    が出力端に選択的に結合されるようにプログラム可能で
    あり、前記第１の入力端が前記第１のマルチプレクサの
    出力端に結合されている、第３のマルチプレクサと、 前記第１のマルチプレクサの出力端と、前記第３のマル
    チプレクサの第２の入力端との間に電気的に結合される
    反転回路と、を含む、請求項６４に記載のプログラム可
    能な入出力相互結合回路。
  66. 【請求項６６】Ｍ本のワード線と、 アドレス・データを伝達するための複数のアドレス線
    と、 前記複数のアドレス線の所定のアドレス線に直列に配置
    されるプログラム可能な反転回路であって、アドレス極
    性選択信号に従って、前記所定のアドレス線を通じて伝
    達される信号を選択的に反転させる反転回路と、 前記プログラム可能反転回路によって処理され、前記複
    数のアドレス線のアドレス・データに従って選択され、
    前記Ｍ本のワード線中の所定のワード線を選択的にドラ
    イブするデコーダ回路と、を含む、プログラム可能なア
    ドレス・デコーダ。
  67. 【請求項６７】前記複数のアドレス線の各アドレス線
    が、自身に直列になった関連する前記プログラム可能反
    転回路を含み、前記反転回路が、前記各アドレス線を通
    じて伝達されるそれぞれの信号を選択的に反転させるた
    めの関連するアドレス極性選択信号に従って、個々にプ
    ログラム可能であり、前記デコーダ回路が、前記関連す
    るプログラム可能反転回路によって処理され、前記複数
    のアドレス線のアドレス・データに従って選択され、前
    記所定のワード線を選択的にドライブする、請求項６６
    に記載のプログラム可能なアドレス・デコーダ。
  68. 【請求項６８】アドレス・バスの関連する配線の組に結
    合された複数の入力端、及び前記複数のアドレス線の１
    本のアドレス線に結合された１つの出力端を有する選択
    結合回路を更に含み、前記選択結合回路が、関連する構
    成データに従って、複数の入力端の１つに自身の出力端
    を選択的に結合する、請求項６６に記載のプログラム可
    能なアドレス・デコーダ。
  69. 【請求項６９】前記複数のアドレス線の各アドレス線に
    関連づけられた選択結合回路を更に含み、前記各選択結
    合回路が、関連する構成データに従って、アドレス・バ
    スの関連する配線の組の１本に自身の関連するアドレス
    線を選択的に結合する、請求項６６に記載のプログラム
    可能なアドレス・デコーダ。
  70. 【請求項７０】Ｍ本のワード線と、 アドレス・データを伝達するための複数のアドレス線
    と、 前記複数のアドレス線のアドレス・データに従って選択
    され、前記Ｍ本のワード線の所定のワード線を選択的に
    ドライブするデコーダ回路と、 アドレス・バスの関連する配線の組に結合される複数の
    入力端、及び前記複数のアドレス線の１本のアドレス線
    に結合される出力端とを有する選択結合回路であって、
    関連する構成データに従って自身の複数の入力端の１つ
    に自身の出力端を選択的に結合させる、選択結合回路
    と、を含む、プログラム可能なアドレス・デコーダ。
  71. 【請求項７１】前記複数のアドレス線の各アドレス線
    が、関連する選択結合回路を含み、前記各選択結合回路
    が、関連する構成データに従って、自身の関連するアド
    レス線をアドレス・バスの関連する配線の組の１本に選
    択的に結合する、請求項７０に記載のプログラム可能な
    アドレス・デコーダ。
  72. 【請求項７２】Ｍ本のワード線と、 アドレス・データを受信するための複数のアドレス入力
    端と、 イネーブル信号を受信するためのイネーブル入力端と、 自身に関連するアドレス・データが前記複数のアドレス
    入力端において受信され、更に前記イネーブル信号によ
    ってイネーブルにされたとき、前記Ｍ本のワード線の１
    本のワード線を選択的にドライブするための論理回路手
    段と、 イネーブル選択信号に従って前記イネーブル信号を提供
    するプログラム可能な手段と、を含むプログラム可能な
    アドレス・デコーダ。
  73. 【請求項７３】前記プログラム可能な手段が、イネーブ
    ル発生源信号を受信するために結合された第１の入力
    端、及び固定された信号を受信するために結合された第
    ２の入力端を有するイネーブル・マルチプレクサを含
    み、前記イネーブル・マルチプレクサが、前記イネーブ
    ル選択信号に従って選択され、前記イネーブル発生源信
    号又は前記固定された信号の１つによって前記イネーブ
    ル信号を提供する、請求項７２に記載のプログラム可能
    なアドレス・デコーダ。
  74. 【請求項７４】前記プログラム可能な手段が更に、前記
    イネーブル・マルチプレクサと前記イネーブル入力端と
    の間に直列に配置されたプログラム可能な極性選択回路
    を含み、前記極性選択回路が、極性選択信号に従って、
    前記イネーブル入力端に向けて伝達される前記イネーブ
    ル信号を選択的に反転させる、請求項７３に記載のプロ
    グラム可能なアドレス・デコーダ。
  75. 【請求項７５】前記プログラム可能な手段が更に、前記
    イネーブル信号を供給するために前記イネーブル入力端
    に結合されている出力端と、自身の選択的に反転された
    信号を受信するために、前記プログラム可能な極性選択
    回路の出力端に結合された第１の入力端と、クロック信
    号を受信するための第２の入力端とを有するＡＮＤゲー
    トを含み、前記ＡＮＤゲートが、前記クロック信号及び
    前記選択的に反転された信号に従って、前記イネーブル
    入力端をドライブするための前記イネーブル信号を自身
    の出力端において供給する、請求項７４に記載のプログ
    ラム可能なアドレス・デコーダ。
  76. 【請求項７６】前記プログラム可能な手段が更に、クロ
    ック信号を受信するために結合された第１の入力端と、
    固定信号を受信するために結合された第２の入力端と、
    前記ＡＮＤゲートの第２の入力端に前記クロック信号を
    供給するための出力端とを有するクロック・マルチプレ
    クサを含み、前記クロック・マルチプレクサが、クロッ
    ク選択信号に従って自身の入力端の１つを自身の出力端
    に選択的に結合させるためにプログラム可能である、請
    求項７５に記載のプログラム可能なアドレス・デコー
    ダ。
  77. 【請求項７７】前記プログラム可能な手段が更に、前記
    クロック・マルチプレクサと前記ＡＮＤゲートの前記第
    ２の入力端との間に直列に配置されたプログラム可能な
    極性選択回路を含み、前記極性選択回路が、前記クロッ
    ク・マルチプレクサの出力端と前記ＡＮＤゲートの第２
    の入力端との間に伝達されるクロック信号を、第２の極
    性信号に従って選択的に反転させる、請求項７６に記載
    のプログラム可能なアドレス・デコーダ。
  78. 【請求項７８】高位アドレス・イネーブル信号を受信す
    るための高位アドレス・イネーブル入力端を更に含むプ
    ログラム可能なアドレス・デコーダであって、 前記論理回路手段が、自身の関連するアドレス・データ
    が前記複数のアドレス入力端において受信され、前記イ
    ネーブル信号によってイネーブルにされ、更に高位アド
    レス・イネーブル信号によってイネーブルにされたと
    き、前記１本のワード線を選択的にドライブする、請求
    項７２に記載のプログラム可能なアドレス・デコーダ。
  79. 【請求項７９】高位アドレス・データを受信するために
    選択的に結合される複数の入力端、及び前記高位アドレ
    ス・データに従って、前記高位アドレス・イネーブル入
    力端を選択的にドライブするために結合された出力端と
    を有する高位アドレス・デコーダ回路を更に含む、請求
    項７８に記載のプログラム可能なアドレス・デコーダ。
  80. 【請求項８０】前記高位アドレス・デコーダ回路が、前
    記高位アドレス・イネーブル入力端をドライブするため
    に結合された出力端、及び前記高位アドレス・データを
    受信するための複数の入力端を有するＡＮＤゲートを含
    む、請求項７９に記載のプログラム可能なアドレス・デ
    コーダ。
  81. 【請求項８１】前記高位アドレス・デコーダ回路が更
    に、前記ＡＮＤゲートの前記複数の入力端の１入力端
    を、前記高位アドレス・データのデータによってドライ
    ブするための出力端、及びアドレス・バスの選択線に結
    合された少なくとも２つの入力端を有するマルチプレク
    サを含み、前記マルチプレクサが、高位アドレス選択信
    号に従って自身の出力端を自身の入力端の１つに結合さ
    せるようにプログラム可能である、請求項８０に記載の
    プログラム可能なアドレス・デコーダ。
  82. 【請求項８２】前記高位アドレス・デコーダ回路が更
    に、前記マルチプレクサの出力端と前記ＡＮＤゲートの
    関連する入力端との間に配置されたプログラム可能な反
    転回路を含み、前記プログラム可能な反転回路が、前記
    マルチプレクサの出力端から前記ＡＮＤゲートの関連す
    る入力端に伝達される信号を、高位アドレス極性選択信
    号に従って選択的に反転させる、請求項８１に記載のプ
    ログラム可能なアドレス・デコーダ。
  83. 【請求項８３】メモリ・アレイであって、 行及び列に配列された複数のメモリ・セルであって、所
    定の列のメモリ・セルが共通のローカル・ビット線を共
    有する複数のメモリ・セルと、 第２のビット線構造と、 各ローカル・ビット線に関連づけられた選択ドライバで
    あって、前記関連するローカル・ビット線のローカル・
    ビット線のローカル・データを受信し、前記高位アドレ
    ス・デコーダ回路によって出力される前記高位アドレス
    ・イネーブル信号によってイネーブルにされるとき、前
    記ローカル・データに対応する出力データによって前記
    第２のビット線構造のそれぞれの配線をドライブする、
    選択ドライバと、を有し、請求項７９に記載のプログラ
    ム可能なアドレス・デコーダを採用するメモリ・アレ
    イ。
  84. 【請求項８４】行及び列に配列された複数のメモリ・セ
    ルであって、メモリ・セルの前記行が、前記メモリ・セ
    ルにデータをロードするためにそれぞれのワード線によ
    って選択可能であり、更に共通のリセット信号を共有す
    る、複数のメモリ・セルと、 メモリ・セルの前記複数の行のそれぞれのワード線に結
    合されたＭ個のワード線出力端と、アドレス・データに
    従って選択ワード線出力端をアドレス指定するために、
    前記アドレス・データを受信するための複数の入力端
    と、前記共通のリセット信号を受信するためのリセット
    ・ディスエーブル入力端とを有するプログラム可能なア
    ドレス・デコーダであって、前記共通のリセット信号に
    従って前記Ｍ個のワード線出力端をディスエーブルにす
    る、アドレス・デコーダと、を有するメモリ・アレイ。
  85. 【請求項８５】前記プログラム可能なアドレス・デコー
    ダが、前記リセット・ディスエーブル入力端に前記リセ
    ット信号を供給するための出力端と、予備のリセット信
    号を受信するためにリセット線に結合された第１の入力
    端と、固定の信号に結合された第２の入力端とを有する
    マルチプレクサを含み、前記マルチプレクサが、自身の
    出力端を前記第１及び第２の入力端の１つに選択的に結
    合させるためにプログラム可能である、請求項８４に記
    載のメモリ・アレイ。
  86. 【請求項８６】前記プログラム可能なアドレス・デコー
    ダが更に、前記リセット・ディスエーブル入力端に直列
    にプログラム可能反転回路を含み、極性選択信号に従っ
    て前記共通のリセット信号を選択的に反転させる、請求
    項８４に記載のメモリ・アレイ。
  87. 【請求項８７】各メモリ・サブアレイが、行及び列に配
    列された複数のメモリ・セルと、メモリ・セルの各列
    が、前記各メモリ・サブアレイの前記メモリ・セルにデ
    ータを渡し、前記メモリ・セルからデータを受信するた
    めの前記複数のローカル・ビット線の関連するローカル
    ・ビット線を有する状態にある、複数のローカル・ビッ
    ト線と、前記複数のメモリ・セルの各行が、前記行のメ
    モリ・セルへのアクセスを制御するために関連するロー
    カル・ビット線に選択信号を供給する関連するワード線
    を有する状態にある、複数のワード線とを含む、複数の
    メモリ・サブアレイと、 多数のメモリ・サブアレイのローカル・ビット線を選択
    的に構成するためのプログラム可能なバス・マトリクス
    と、を含む、プログラマブル・メモリ・アレイであっ
    て、 前記プログラム可能なバス・マトリクスが、第１の構成
    状態にプログラム可能であり、当該第１の構成状態にお
    いては、前記複数サブアレイの１サブアレイのローカル
    ・ビット線が、前記複数サブアレイの他の１サブアレイ
    の対応するローカル・ビット線に電気的に相互結合さ
    れ、その結果、前記１サブアレイ及び前記他の１サブア
    レイの対応する列のそれぞれのメモリ・セルに対して共
    通のビット線を設け、 前記プログラム可能なバス・マトリクスが第２の構成状
    態にプログラム可能であり、当該第２の構成状態では、
    前記複数サブアレイの前記１サブアレイのローカル・ビ
    ット線が、前記複数サブアレイの前記他の１サブアレイ
    の対応するローカル・ビット線と電気的に並列に構成さ
    れ、その結果、前記１サブアレイ及び前記他の１サブア
    レイの対応する列のメモリ・セルにアクセスするための
    別個の、並列なビット線を設ける、プログラマブル・メ
    モリ・アレイ。
  88. 【請求項８８】所定のアドレス・データを受信し、前記
    受信した所定のアドレス・データに従って、前記複数の
    ワード線の選択ワード線をドライブするためのプログラ
    ム可能なアドレス・デコーダ・システムを更に含むプロ
    グラマブル・メモリ・アレイであって、前記プログラム
    可能なアドレス・デコーダが、第１のモードにおいて
    は、前記選択ワード線として、前記１サブアレイの１本
    のワード線か、又は前記他の１サブアレイの１本のワー
    ド線のいずれかをドライブするために、更に第２のモー
    ドにおいては、前記選択ワード線として、前記１サブア
    レイの１本のワード線、及び前記他の１サブアレイの対
    応する１本のワード線を一緒にドライブするために、プ
    ログラム可能である、請求項８７に記載のプログラマブ
    ル・メモリ・アレイ。
  89. 【請求項８９】前記プログラム可能なアドレス・デコー
    ダが、前記プログラム可能なバス・マトリクスが前記第
    １の構成状態にプログラムされたときは、前記第１のモ
    ードにプログラムされ、その結果、奥行の深いＲＡＭ機
    能を提供し、更に前記プログラム可能なアドレス・デコ
    ーダが、前記プログラム可能なバス・マトリクスが前記
    第２の構成状態にプログラムされたときは、前記第２の
    モードにプログラムされ、その結果、幅広いＲＡＭ機能
    を提供する、請求項８８に記載のプログラマブル・メモ
    リ・アレイ。
  90. 【請求項９０】前記プログラム可能なアドレス・デコー
    ダが、 グローバル・アドレス・データを伝達するためのアドレ
    ス・バスと、 各メモリ・サブアレイ毎のプログラム可能なアドレス・
    デコーダ・ユニットと、を含み、各前記プログラム可能
    なアドレス・デコーダ・ユニットが、 関連するメモリ・サブアレイの前記行のそれぞれのワー
    ド線をドライブするためのＭ個のワード線出力端と、 前記アドレス・バスからアドレス・データを受信するた
    めの複数のアドレス入力端と、 関連するイネーブル信号を受信するためのイネーブル入
    力端と、 前記複数のアドレス入力端に前記１ワード線のアドレス
    ・データが受信され、更に前記関連するイネーブル信号
    によってイネーブルにされたとき、前記Ｍ本のワード線
    の１ワード線を選択的にドライブするための論理回路手
    段と、を有する、請求項８８に記載のプログラマブル・
    メモリ・アレイ。
  91. 【請求項９１】各プログラム可能なアドレス・デコーダ
    ・ユニットが、前記関連するイネーブル信号を供給する
    ための関連する高位アドレス・デコーダを更に含み、前
    記関連する高位アドレス・デコーダが、 前記アドレス・バスから高位アドレス・データを受信す
    るための高位アドレス入力端と、 前記高位アドレス入力端に所定のアドレスを受信したと
    き、前記関連するイネーブル信号を供給するためのプロ
    グラム可能な高位論理回路手段であって、前記所定のア
    ドレスを確定するためにプログラム可能であることが、
    当該論理回路手段の関連するプログラム可能なアドレス
    ・デコーダ・ユニットをイネーブルにすることと関連す
    る、論理回路手段と、を含む、請求項９０に記載のプロ
    グラマブル・メモリ・アレイ。
  92. 【請求項９２】前記関連する高位アドレス・デコーダの
    前記プログラム可能な高位論理回路手段が、 前記イネーブル入力端に結合された出力端、及び複数の
    入力端を有するＡＮＤゲートと、 前記アドレス・バスと前記ＡＮＤゲートの前記入力端と
    の間に配置されたプログラム可能な選択手段であって、
    前記高位アドレス・データを取り出す前記アドレス・バ
    スの特定の信号線を、選択信号に従って選択するために
    プログラム可能である選択手段と、 前記ＡＮＤゲートの入力端に前記特定の信号線によって
    伝達された選択信号の極性を、確定されるべき前記所定
    のアドレスに従って選択的に反転させるための、プログ
    ラム可能な極性選択手段と、を含む、請求項９１に記載
    のプログラマブル・メモリ・アレイ。
  93. 【請求項９３】前記プログラム可能なバス・マトリクス
    が階層ビット線構造を含み、前記階層ビット線構造が、 前記複数のメモリ・サブアレイの各メモリ・サブアレイ
    のメモリ・セルの各列に関連する低位ビット線と、 前記複数のメモリ・サブアレイの少なくとも２つの隣接
    するメモリ・サブアレイにわたるメモリ・セルの対応す
    る列に関連する、セミ・グローバル・ビット線と、 ２つの隣接するメモリ・サブアレイの２つの対応する列
    の低位ビット線間の低位選択結合回路であって、前記低
    位ビット線間に信号を選択的に伝達するためにプログラ
    ム可能な、低位選択結合回路と、 各前記低位ビット線と、前記メモリ・サブアレイの前記
    同列のメモリ・セルに関連する前記関連するセミ・グロ
    ーバル・ビット線との間に配置された、階層選択スイッ
    チであって、前記関連する低位ビット線と、それぞれの
    前記セミ・グローバル・ビット線との間に信号を選択的
    に伝達するためにプログラム可能な、階層選択スイッチ
    と、を含む、請求項８７に記載のプログラマブル・メモ
    リ・アレイ。
  94. 【請求項９４】各メモリ・サブアレイの各ローカル・ビ
    ット線用の選択結合回路を更に含むプログラマブル・メ
    モリ・アレイであって、前記各選択結合回路が、前記各
    メモリ・サブアレイの関連するローカル・ビット線と、
    前記関連する低位ビット線、及び前記関連するセミ・グ
    ローバル・ビット線から成るグループの１ビット線との
    間に、階層選択信号に従って信号を選択的に伝達するた
    めにプログラム可能である、請求項９３に記載のプログ
    ラマブル・メモリ・アレイ。
  95. 【請求項９５】前記プログラマブル・メモリ・アレイ用
    に外部データ・インターフェースを設けるための複数の
    信号線を有する第１のデータ・バスを更に含む、プログ
    ラマブル・メモリ・アレイであって、前記プログラム可
    能なバス・マトリクスが、各メモリ・サブアレイに関連
    するプログラム可能な経路指定マトリクス手段を更に含
    み、各前記のプログラム可能な経路指定マトリクス手段
    が、前記関連するメモリ・サブアレイの各列の前記階層
    ビット線構造の選択ビット線を、関連する経路指定選択
    信号に従って、前記第１のデータ・バスの選択信号線に
    選択的に相互結合させるためにプログラム可能である、
    請求項９４に記載のプログラマブル・メモリ・アレイ。
  96. 【請求項９６】階層アドレス・バスを更に含むプログラ
    マブル・メモリ・アレイであって、前記階層アドレス・
    バスが、 前記複数のメモリ・サブアレイのそれぞれのメモリ・サ
    ブアレイに関連した複数の第１レベルのアドレス線と、 前記複数のメモリ・サブアレイのそれぞれのサブセット
    に関連した複数の第２レベルのアドレス線と、 前記複数のメモリ・サブアレイに関連するグローバル・
    アドレス線と、を含む、請求項８７に記載のプログラマ
    ブル・メモリ・アレイ。
  97. 【請求項９７】メモリ・サブアレイの前記それぞれのサ
    ブセットの２つが、少なくとも１つのメモリ・サブアレ
    イを共通に有し、前記それぞれの第２レベルのアドレス
    線が、前記少なくとも１つの共通のメモリ・サブアレイ
    に選択的に接続可能である、請求項９６に記載のプログ
    ラマブル・メモリ・アレイ。
  98. 【請求項９８】それぞれが、ＭＸＮ個のメモリ・セルか
    ら成る概して長方形のサブアレイを含むＺ個のメモリ・
    ブロックと、 前記メモリ・ブロックのそれぞれに接続可能なアドレス
    線と、 前記メモリ・ブロックのそれぞれに接続可能なデータ線
    と、 入出力回路と、 前記アドレス線、データ線、及び入出力回路内に分配さ
    れたプログラミング素子であって、自身をプログラミン
    グすることにより、前記Ｚ個のメモリ・ブロックの少な
    くとも一部がｉＭｘｊＮ個のメモリ・セルに構成でき、
    この際ｉ及びｊは、正の整数である、プログラミング素
    子と、を含むメモリ・アレイ。
  99. 【請求項９９】複数のメモリ・ユニット用のビット線階
    層構造であって、 それぞれが前記複数のメモリ・ユニットの所定のメモリ
    ・ユニットに関連する、複数の第１階層ビット線と、 それぞれが、前記複数のメモリ・ユニットのそれぞれ別
    個のメモリ・ユニット・グループに関連する、複数の第
    ２階層ビット線であって、各第２階層ビット線が、少な
    くとも１つの他の第２階層ビット線と部分的に重なり、
    前記重なり位置において、前記各第２階層ビット線及び
    前記他の１つの第２階層ビット線のそれぞれのメモリ・
    ユニット・グループが、１つの共通のメモリ・ユニット
    を共有する、第２階層ビット線と、 各メモリ・ユニットに設けられ、前記各メモリ・ユニッ
    トを自身の関連する第１及び第２の階層ビット線の１つ
    に選択的に結合するための選択マルチプレクサ手段と、
    を含む、ビット線階層構造。
  100. 【請求項１００】前記選択マルチプレクサ手段の少なく
    とも１つが、自身の関連するメモリ・ユニットを、前記
    関連する第２階層ビット線に部分的に重なる前記他の１
    つの第２階層ビット線に選択的に結合させるための手段
    を含む、請求項９９に記載のビット線階層構造。
  101. 【請求項１０１】前記複数のメモリ・ユニットに関連す
    るグローバル・ビット線と、 それぞれが自身の関連するメモリ・ユニットを、前記メ
    モリ・ユニットの関連する第１、第２、及びグローバル
    階層ビット線の１つのビット線に選択的結合させる、複
    数の選択マルチプレクサと、を更に含む、請求項９９に
    記載のビット線階層構造。
  102. 【請求項１０２】前記複数のメモリ・ユニットのそれぞ
    れが、メモリ・セル列、及び前記メモリ・セル列にイン
    ターフェースするための内部ビット線を含み、 各前記選択結合回路が、前記１つのビット線を自身の関
    連するメモリ・ユニットの内部ビット線に選択的に結合
    する、請求項１０１に記載のビット線階層構造。
  103. 【請求項１０３】前記複数のメモリ・ユニットのメモリ
    ・セルのそれぞれの列にインターフェースするための、
    請求項１０２に記載のビット線階層構造を複数有するも
    の。
  104. 【請求項１０４】前記複数のメモリ・セルからデータを
    読み出すための請求項１０２に記載のビット線階層構造
    であって、各前記選択マルチプレクサ手段が、関連する
    構成データに従ってイネーブルにされたとき、それぞれ
    の第２、又はグローバル階層ビット線を、前記関連する
    メモリ・ユニットの前記内部ビット線のデータによって
    選択的に放電するための放電手段を含む、ビット線階層
    構造。
  105. 【請求項１０５】前記放電手段が、前記第２及びグロー
    バル階層ビット線それぞれに対して、第１及び第２のゲ
    ート制御可能な放電経路を含み、 前記第１のゲート制御可能な放電経路が、第１に前記関
    連する内部ビット線のデータに従ってゲート制御され、
    第２に関連する第２階層スイッチ・イネーブル・データ
    に従ってゲート制御され、 前記第２のゲート制御可能な放電経路が、第１に前記関
    連する内部ビット線のデータに従ってゲート制御され、
    第２に関連するグローバル階層スイッチ・イネーブル・
    データに従ってゲート制御される、請求項１０４に記載
    のビット線階層構造。
  106. 【請求項１０６】前記第１及び第２のゲート制御可能な
    放電経路のそれぞれが、 前記関連する内部ビット線のデータに従って自身のゲー
    トがドライブされる第１のトランジスタと、 それぞれのスイッチ・イネーブル・データによって自身
    のゲートがドライブされる第２のトランジスタと、を含
    み、 前記第１及び第２のトランジスタが、それぞれの階層ビ
    ット線と既知の電位の放電モードとの間に直列に配置さ
    れたチャネルを有する、請求項１０５に記載のビット線
    階層構造。
  107. 【請求項１０７】前記関連するビット線を所定の電圧に
    事前充電するための前記第１、第２、及びグローバル階
    層ビット線それぞれ用の事前充電回路を更に含む、請求
    項１０４に記載のビット線階層構造。
  108. 【請求項１０８】前記事前充電回路が、事前充電電源及
    び所定の電圧と前記関連する階層ビット線との間に直列
    に自身のチャネルを配置させているｐ−チャネル・トラ
    ンジスタを含み、前記トランジスタのゲートが、関連す
    る階層事前充電イネーブル信号によってドライブされ
    る、請求項１０７に記載のビット線階層構造。
  109. 【請求項１０９】前記事前充電回路が更に、 前記事前充電電源と前記関連する階層ビット線との間に
    直列に自身のチャネルを配置させている、第２のｐ−チ
    ャネル・トランジスタと、 前記関連する階層ビット線のデータに従って、前記第２
    のｐ−チャネル・トランジスタのゲートをドライブする
    反転回路と、を含む、請求項１０８に記載のビット線階
    層構造。
  110. 【請求項１１０】前記第２のｐ−チャネル・トランジス
    タが、前記関連する放電手段の電源抵抗より大きなチャ
    ネルＯＮ抵抗を有する、請求項１０９に記載のビット線
    階層構造。
  111. 【請求項１１１】それぞれの階層の転送クロックによっ
    て、前記それぞれの階層ビット線に同期をとってインタ
    ーフェースするために、前記第１、第２、及びグローバ
    ル階層ビット線のそれぞれに関連した選択転送ラッチを
    更に含む、請求項１０２に記載のビット線階層構造。
  112. 【請求項１１２】前記選択転送ラッチが、 入力端及び出力端を有するラッチ回路と、 反転回路と、 前記関連する階層ビット線と前記ラッチの入力端との間
    の前記反転回路に直列に自身のチャネルが配置され、自
    身の関連する階層転送クロックによって自身のゲートが
    ドライブされるトランジスタと、を含む、メモリからデ
    ータを読み出すための、請求項１１１に記載のビット線
    階層構造。
  113. 【請求項１１３】前記複数のメモリ・ユニットへのプロ
    グラム可能な読み出しインターフェース中に用いられる
    ビット線階層構造であって、 複数の信号線を有する第１の入出力バスと、 所定のメモリ・ユニットに関連し、前記第１、第２、及
    びグローバル階層ビット線のそれぞれの転送ラッチから
    データを受信するために、第１、第２、及び第３の階層
    の入力端を有する読み出しポートであって、前記第１、
    第２、及びグローバル入力端の１つに受信されたデータ
    によって、前記第１の入出力バスの選択信号線を選択的
    にドライブするための関連する読み出しポート構成デー
    タを用いてプログラム可能である、読み出しポートと、
    を更に含む、請求項１１１に記載のビット線階層構造。
  114. 【請求項１１４】前記読み出しポートが、 前記読み出しポートの前記第１、第２、及びグローバル
    入力端のそれぞれから別個にデータを受信するためのそ
    れぞれのトライ・ステイト反転回路であって、それぞれ
    が、前記読み出しポート構成データに従って個別に選択
    的にイネーブルにされる、トライ・ステイト反転回路
    と、 前記トライ・ステイト反転回路の各出力端に電気的に結
    合された入力端を有し、前記読み出しポート構成データ
    によって前記第１の入出力バスの選択線を選択的にドラ
    イブする、選択ドライブ手段と、を含む、請求項１１３
    に記載のプログラム可能な読み出しインターフェース。
  115. 【請求項１１５】前記複数のメモリ・ユニットの他のメ
    モリ・ユニットのそれぞれに同様に関連づけられた前記
    読み出しポートの１つを更に含む、請求項１１４に記載
    のプログラム可能な読み出しインターフェース。
  116. 【請求項１１６】前記複数のメモリ・ユニットへのプロ
    グラム可能な書き込みインターフェース中に用いられる
    ビット線階層構造であって、 複数の信号線を有する第１の入出力バスと、 所定のメモリ・ユニットに関連して、前記第１、第２、
    及びグローバル階層ビット線のそれぞれに結合した第
    １、第２、及びグローバル出力端を有する書き込みポー
    トであって、前記第１の入出力バスの選択信号線から受
    信したデータによって自身の出力端を選択的にドライブ
    するために、関連する書き込みポート構成データによっ
    てプログラム可能な、書き込みポートと、を更に含む、
    請求項１０２に記載のビット線階層構造。
  117. 【請求項１１７】前記書き込みポートが、 前記第１の入出力バスの前記複数の信号線の選択信号線
    からデータを選択的に受信するための選択マルチプレク
    サ手段と、 前記選択マルチプレクサ手段を用いて受信されたデータ
    によって、前記関連する第１階層ビット線をドライブす
    るドライバと、 前記書き込みポートの前記第２及びグローバル出力端そ
    れぞれを別個に選択的にドライブするためのそれぞれの
    トライ・ステイト・ドライバであって、それぞれが、前
    記書き込みポート構成データに従って個別に選択的にイ
    ネーブルにされる、トライ・ステイト・ドライバと、を
    含む、請求項１１６に記載のプログラム可能な書き込み
    インターフェース。
  118. 【請求項１１８】前記ドライバが第１の反転回路を含
    み、 前記トライ・ステイト・ドライバがトライ・ステイト反
    転回路を含む、請求項１１７に記載のプログラム可能な
    書き込みインターフェース。
  119. 【請求項１１９】前記書き込みポートが更に、 前記第１の反転回路、及び前記トライ・ステイト・ドラ
    イバに渡されるデータを反転させるために、前記選択マ
    ルチプレクサの出力データ経路に直列に配置された第２
    の反転回路を含む、請求項１１８に記載のプログラム可
    能な書き込みインターフェース。
  120. 【請求項１２０】前記書き込みポートが更に、 前記選択マルチプレクサ手段を用いて受信されたデータ
    を、選択的に反転させるためのプログラム可能な反転回
    路手段を含む、請求項１１８に記載のプログラム可能な
    書き込みインターフェース。
  121. 【請求項１２１】前記複数のメモリ・ユニットの他のメ
    モリ・ユニットのそれぞれに同様に関連づけられた前記
    書き込みポートの１つを更に含む、請求項１１７に記載
    のプログラム可能な書き込みインターフェース。
  122. 【請求項１２２】階層ビット線構造に選択的にインター
    フェースするための選択読み出し捕獲ラッチであって、 前記階層ビット線構造のそれぞれの第１及び第２の階層
    ビット線からデータを受信するための、少なくとも第１
    及び第２の階層入力端と、 入力端及び出力端を有するメモリ・ユニットであって、
    自身の入力端において受信したデータに従ってデータを
    保持し、自身の中に保持したデータに従って自身の出力
    端において出力データを供給するためのメモリ・ユニッ
    トと、 前記少なくとも第１及び第２の階層入力端と、前記メモ
    リ・ユニットの前記入力端との間の選択結合手段であっ
    て、関連する階層読み出し捕獲クロックに従って、前記
    第１及び第２の階層入力端の１つを前記メモリ・ユニッ
    トの前記入力端に、両者間にデータを伝達するために選
    択的に結合させるための、選択結合手段と、を含む、選
    択読み出し捕獲ラッチ。
  123. 【請求項１２３】前記メモリ・ユニットがラッチを含
    む、請求項１２２に記載の選択読み出し捕獲ラッチ。
  124. 【請求項１２４】前記選択結合手段が、 前記第１の階層入力端と前記メモリ・ユニットの前記入
    力端との間に直列にチャネルを配置させ、第１階層捕獲
    クロックを受信するためのゲートを有する第１のトラン
    ジスタと、 前記第２の階層入力端と前記メモリ・ユニットの前記入
    力端との間に自身のチャネルを有し、第２の階層捕獲ク
    ロックを受信するためのゲートを有する第２のトランジ
    スタと、を含む、請求項１２２に記載の選択読み出し捕
    獲ラッチ。
  125. 【請求項１２５】前記選択結合手段が更に、前記メモリ
    ・ユニットの前記入力端と、それぞれの前記第１及び第
    ２の階層入力端との間の、それぞれの前記第１及び第２
    のトランジスタのチャネルに直列に配置された第１及び
    第２のバッファを含む、請求項１２４に記載の選択結合
    手段。
  126. 【請求項１２６】前記階層ビット線構造のそれぞれの第
    １及び第２階層ビット線の少なくとも１つのビット線
    を、前記少なくとも１つのビット線に関連した、前記第
    １及び第２階層の捕獲クロックの１つの捕獲クロックに
    対応した関連した事前充電信号に従って、事前充電する
    ための事前充電手段を更に含む、請求項１２４に記載の
    選択読み出し捕獲ラッチ。
  127. 【請求項１２７】前記事前充電手段が、 所定の電位の事前充電電源と前記少なくとも１つのビッ
    ト線との間に自身のチャネルが直列に配置され、前記関
    連する事前充電信号によって自身のゲートがドライブさ
    れる、ｐ−チャネル・トランジスタを含む、請求項１２
    ６に記載の選択読み出し捕獲ラッチ。
  128. 【請求項１２８】前記事前充電手段が更に、 前記事前充電電源と前記少なくとも１つのビット線との
    間に自身のチャネルが直列に配置された第２のｐ−チャ
    ネル・トランジスタと、 入力端、及び自身の入力端に受信された前記少なくとも
    １つのビット線のデータに従って、前記第２のｐ−チャ
    ネル・トランジスタのゲートをドライブする出力端を有
    する反転回路と、を含む、請求項１２７に記載の選択読
    み出し捕獲ラッチ。
  129. 【請求項１２９】前記第２のｐ−チャネル・トランジス
    タが、前記少なくとも１つのビット線に関連した電源抵
    抗より大きいチャネルＯＮ抵抗を有する、請求項１２８
    に記載の選択読み出し捕獲ラッチ。
  130. 【請求項１３０】前記それぞれの１捕獲クロックのアク
    ティブ捕獲期間にオーバーラップしないアクティブ事前
    充電期間をもつ前記事前充電信号を提供する手段を更に
    含む、請求項１２６に記載の選択読み出し捕獲ラッチ。
  131. 【請求項１３１】前記階層ビット線構造の前記第１階層
    ビット線のデータを受信するために、前記第１階層入力
    端に結合された入力端を有し、前記トランジスタのチャ
    ネルをドライブする出力端を有する、第１の反転回路
    と、 前記階層ビット線構造の前記第２階層ビット線のデータ
    を受信するために、前記第２階層入力端に結合された入
    力端を有し、前記第２のトランジスタのチャネルをドラ
    イブする出力端を有する、第２の反転回路と、を更に含
    む、請求項１２４に記載の選択読み出し捕獲ラッチ。
  132. 【請求項１３２】前記階層ビット線構造のそれぞれの第
    １及び第２階層ビット線の少なくとも１つのビット線
    を、前記少なくとも１つのビット線に関連した前記第１
    及び第２階層の捕獲クロックの１つの捕獲クロックに対
    応した関連した事前充電信号に従って、事前充電するた
    めの事前充電手段を更に含む、請求項１３１に記載の選
    択読み出し捕獲ラッチ。
  133. 【請求項１３３】前記事前充電手段が、 所定の電位の事前充電電源と前記少なくとも１つのビッ
    ト線との間に直列に自身のチャネルが配置され、前記関
    連する事前充電信号によって自身のゲートがドライブさ
    れるｐ−チャネル・トランジスタを含む、請求項１３２
    に記載の選択読み出し捕獲ラッチ。
  134. 【請求項１３４】前記事前充電手段が更に、 前記事前充電電源と前記少なくとも１つのビット線との
    間の、前記ｐ−チャネル・トランジスタに直列に自身の
    チャネルが配置され、関連する階層構成データに従って
    自身のゲートがドライブされる、選択トランジスタを含
    む、請求項１３３に記載の選択読み出し捕獲ラッチ。
  135. 【請求項１３５】前記事前充電手段が更に、 前記事前充電電源と前記少なくとも１つのビット線との
    間に直列に自身のチャネルが配置され、前記第１の反転
    回路の出力によって自身のゲートがドライブされる、第
    ２のｐ−チャネル・トランジスタと、 前記事前充電電源と前記少なくとも１つのビット線との
    間の前記第２のｐ−チャネル・トランジスタに直列に自
    身のチャネルが配置され、前記階層構成データに従っ
    て、前記第１の選択トランジスタのゲートと同様に、自
    身のゲートがドライブされる、第２の選択トランジスタ
    と、を含む、請求項１３４に記載の選択読み出し捕獲ラ
    ッチ。
  136. 【請求項１３６】第１及び第２の読み出しタイミング信
    号それぞれを受信するための、少なくとも第１及び第２
    の読み出しビット線タイミング入力端、及び少なくとも
    第１及び第２のそれぞれの捕獲クロック出力端を有する
    クロック発生器と、 構成イネーブル・データを受信するための構成入力端
    と、を更に含み、 前記クロック発生器が、前記それぞれの第１及び第２の
    読み出しタイミング信号によってトリガされ、前記構成
    イネーブル・データによってイネーブルにされたとき、
    前記それぞれの第１及び第２階層の捕獲クロックを提供
    する、請求項１２４に記載の選択読み出し捕獲ラッチ。
  137. 【請求項１３７】前記クロック発生器が、 前記第１の読み出しタイミング信号を受信するための前
    記第１の読み出しビット線タイミング入力端としての１
    入力端と、前記構成イネーブル・データの第１階層のク
    ロック同期されたイネーブル・データを受信するための
    前記構成入力端の一部としての第２の入力端と、ゲート
    制御された第１の読み出しタイミング信号を供給するた
    めの出力端とを有する第１のＡＮＤゲートと、 前記第１のＡＮＤゲートの出力端から得たゲート制御さ
    れた第１の読み出しタイミング信号によって自身のクロ
    ックがドライブされ、所定の電源に自身のデータ入力端
    が結合され、前記第１階層の捕獲クロックを供給するた
    めに、前記第１のトランジスタのゲートに自身の出力端
    が結合された、第１のフリップフロップと、 前記第２
    の読み出しタイミング信号を受信するための、前記第２
    の読み出しビット線タイミング入力端としての入力端
    と、前記構成イネーブル・データの第２階層のクロック
    同期されたイネーブル・データを受信するための、前記
    構成入力端の更に別の一部としての第２の入力端と、ゲ
    ート制御された第２の読み出しタイミング信号を供給す
    るための出力端とを有する、第２のＡＮＤゲートと、 前記第２のＡＮＤゲートの出力端からゲート制御された
    第２の読み出しタイミング信号によって自身のクロック
    入力端がドライブされ、前記所定の電源に自身のデータ
    入力端が結合され、前記第２階層の捕獲クロックを供給
    するために、前記第２のトランジスタのゲートに自身の
    出力端が結合された、第２のフリップフロップと、を含
    む、請求項１３６に記載の選択読み出し捕獲ラッチ。
  138. 【請求項１３８】前記クロック発生器が、前記第１及び
    第２階層の捕獲クロックの関連する１捕獲クロックの受
    信時に、所定の遅延後、前記第１及び第２のフリップフ
    ロップの少なくとも１つのリセット入力時に遅延された
    リセット信号をフィードバックするための遅延手段を更
    に含む、請求項１３７に記載の選択読み出し捕獲ラッ
    チ。
  139. 【請求項１３９】行及び列に配列された複数のメモリ・
    セルを有するプログラマブル・メモリ・アレイであっ
    て、前記メモリ・セルの各行が、関連するアドレス指定
    可能なワード線を有し、前記メモリ・セルの各列が、自
    身に関連するプログラム可能なビット線構造を有し、前
    記プログラム可能なビット線構造が、 複数の第１階層ビット線であって、前記複数の第１階層
    ビット線の少なくとも２つの第１階層ビット線のそれぞ
    れが、前記メモリ・セルの所定列のメモリ・セルのそれ
    ぞれのサブアレイ・グループに関連づけられる、第１階
    層ビット線と、 前記所定列のメモリ・セルのそれぞれの区分に関連する
    第２階層のビット線であって、前記区分が、前記少なく
    とも２つの第１階層ビット線に関連する前記所定列のメ
    モリ・セルの前記サブアレイ・グループを包含する、第
    ２階層のビット線と、 前記メモリ・セルの各サブアレイ・グループに関連した
    内部サブアレイ・ビット線であって、前記内部サブアレ
    イ・ビット線が、前記所定列中の自身の関連するサブア
    レイ・グループの所定のメモリ・セルから読み出された
    データを、自身の関連する行のワード線を用いたアドレ
    ス指定によりイネーブルにされて伝達する、内部サブア
    レイ・ビット線と、 プログラム可能な前記内部サブアレイ・ビット線の少な
    くとも１つ用の選択結合回路であって、所定の階層の構
    成データに従って、自身の関連する内部サブアレイ・ビ
    ット線と、前記第１階層のビット線、及び前記第２階層
    のビット線の少なくとも１つを含むグループの１ビット
    線との間に選択的に信号を伝達するための選択結合回路
    と、 前記所定列のメモリ・セルの所定のメモリ・セルから読
    み出されたデータを出力するための読み出しポートと、 前記第１階層のビット線、及び前記第２階層のビット線
    の少なくとも１つの選択ビット線から自身の中に選択的
    にデータを捕獲する目的を有し、前記捕獲したデータを
    前記読み出しポートに供給するための出力端を有する、
    選択読み出し捕獲ラッチと、を含む、プログラマブル・
    メモリ・アレイ。
  140. 【請求項１４０】前記選択読み出し捕獲ラッチが、 前記少なくとも１つの第１階層のビット線、及び前記第
    ２階層ビット線それぞれに結合された、少なくとも第１
    及び第２の階層入力端と、 メモリ・ユニットと、 関連する階層読み出し捕獲クロックに従って、前記第１
    及び第２の階層入力端の１つからデータを受信し、自身
    の中にデータを捕獲するために、前記メモリ・ユニット
    を選択的に結合するための選択結合手段と、を含む、請
    求項１３９に記載のプログラマブル・メモリ・アレイ。
  141. 【請求項１４１】前記メモリ・ユニットが、前記選択結
    合手段に結合された入力端、及び自身のラッチしたデー
    タを前記読み出しポートに送出するための出力端を有す
    るラッチを含む、請求項１４０に記載のプログラマブル
    ・メモリ・アレイ。
  142. 【請求項１４２】前記選択読み出し捕獲ラッチの前記選
    択結合手段が、 前記第１階層の入力端と前記メモリ・ユニットとの間
    に、第１階層の捕獲クロックに従って両者間に信号を選
    択的に伝達するために、自身のチャネルが直列に配置さ
    れ、前記第１階層の捕獲クロックを受信するためのゲー
    トを有する、第１のトランジスタと、 前記第２階層の入力端と、前記メモリ・ユニットとの間
    に、第２階層の捕獲クロックに従って両者間に信号を選
    択的に伝達するために、自身のチャネルが直列に配置さ
    れ、前記第２階層の捕獲クロックを受信するためのゲー
    トを有する、第２のトランジスタと、を含む、請求項１
    ４１に記載のプログラマブル・メモリ・アレイ。
  143. 【請求項１４３】前記選択読み出し捕獲ラッチの前記選
    択結合手段が、 前記少なくとも１つの第１階層のビット線、及び前記第
    ２階層のビット線の少なくとも１つのビット線を、前記
    少なくとも１つのビット線に関連した前記第１及び第２
    階層の捕獲クロックの１つの捕獲クロックに対応する関
    連した階層事前充電信号に従って、事前充電するための
    事前充電手段を含む、請求項１４２に記載のプログラマ
    ブル・メモリ・アレイ。
  144. 【請求項１４４】前記事前充電手段が、所定の電圧の事
    前充電電源と前記少なくとも１つのビット線との間に直
    列に自身のチャネルが配置され、前記関連した階層事前
    充電信号によって自身のゲートがドライブされる、第１
    の事前充電トランジスタを含む、請求項１４３に記載の
    プログラマブル・メモリ・アレイ。
  145. 【請求項１４５】前記事前充電手段が更に、 前記事前充電電源と前記少なくとも１つのビット線との
    間に直列に自身のチャネルが配置された、第１の抑制ト
    ランジスタと、 入力端及び出力端を有する反転回路であって、前記反転
    回路の入力端に受信された前記少なくとも１つのビット
    線のデータに従って、前記第１の抑制トランジスタのゲ
    ートを前記出力端がドライブする、反転回路と、を含
    む、請求項１４４に記載のプログラマブル・メモリ・ア
    レイ。
  146. 【請求項１４６】前記第１の抑制トランジスタが、前記
    少なくとも１つのビット線に関連した電源抵抗よりも大
    きなチャネルＯＮ抵抗を有する、請求項１４５に記載の
    プログラマブル・メモリ・アレイ。
  147. 【請求項１４７】前記少なくとも１つの第１階層ビット
    線用の前記事前充電手段の第１のもの、及び前記第２階
    層のビット線用の前記事前充電手段の第２のものを含
    み、 前記第１の事前充電手段の反転回路が、前記少なくとも
    １つのビット線と前記読み出し捕獲ラッチの前記第１の
    トランジスタとの間に直列に接続され、 前記第２の事前充電手段の前記反転回路が、前記第２階
    層のビット線と前記読み出し捕獲ラッチの前記第２のト
    ランジスタとの間に直列に接続される、請求項１４５に
    記載のプログラマブル・メモリ・アレイ。
  148. 【請求項１４８】前記少なくとも１つの第１階層ビット
    線を事前充電するための前記第１の事前充電手段が更
    に、 前記事前充電電源と前記少なくとも１つの第１階層ビッ
    ト線との間の、前記第１の事前充電トランジスタのチャ
    ネルに直列に自身のチャネルが配置され、第１階層の構
    成データによって自身のゲートがドライブされる、第２
    の事前充電トランジスタを含み、 前記第２階層のビット線を事前充電するための前記第２
    の事前充電手段が更に、 前記事前充電電源と前記少なくとも１つの第１階層のビ
    ット線との間の、前記第１の事前充電トランジスタのチ
    ャネルに直列に自身のチャネルが配置され、第２階層の
    構成データによって自身のゲートがドライブされる、第
    ２の事前充電トランジスタと、 前記事前充電電源と前記少なくとも１つの第１階層のビ
    ット線との間の前記第１の抑制トランジスタに直列に自
    身のチャネルが配置され、前記第２階層の構成データに
    よって自身のゲートがドライブされる、第２の抑制トラ
    ンジスタと、を含む、請求項１４７に記載のプログラマ
    ブル・メモリ・アレイ。
  149. 【請求項１４９】関連する読み出しアクセスにオーバー
    ラップする非アクティブな事前充電期間を有し、第１階
    層の読み出しクロックに従って、前記第１の事前充電手
    段の関連する階層事前充電信号として第１階層の事前充
    電信号を供給する手段と、 関連する読み出しアクセスにオーバーラップする非アク
    ティブな事前充電期間を有し、第２階層の読み出しクロ
    ックに従って、前記第２の事前充電手段の関連する階層
    事前充電信号として第２階層の事前充電信号を供給する
    手段と、を更に含む、請求項１４８に記載のプログラマ
    ブル・メモリ・アレイ。
  150. 【請求項１５０】前記プログラマブル・メモリ・アレイ
    の各アドレス指定可能なメモリ・セルの行が、読み出し
    タイミング信号を生成するに際して使用される目的を有
    する既知の状態の１つのダミーのセルを含み、 前記ダミー・セルが、読み出しタイミング信号を伝達す
    る目的のために、自身の関連するプログラム可能なビッ
    ト線構造をタイミング読み出しビット線構造として有す
    るメモリ・セル列のダミーの列中にあり、前記タイミン
    グ読み出しビット線構造が、メモリ・セルの他の列の前
    記プログラム可能なビット線構造と同じ階層の構成に対
    応し、前記同じ階層の構成によってプログラム化して構
    成され、 前記プログラマブル・メモリ・アレイがクロック発生器
    を含み、前記クロック発生器が、 それぞれの第１及び第２階層の読み出しタイミング信号
    を受信するために、前記タイミング読み出しビット線構
    造のそれぞれの第１及び第２階層のビット線に結合され
    る、少なくとも第１及び第２のタイミング読み出しビッ
    ト線入力端と、 少なくとも第１及び第２の出力端
    と、 構成イネーブル・データを受信するための構成入力端
    と、を有し、 前記クロック発生器が、それぞれの第１及び第２の読み
    出しタイミング信号によってトリガされ、構成イネーブ
    ル・データによってイネーブルにされたとき、前記それ
    ぞれの第１及び第２の出力端において選択されるそれぞ
    れの第１及び第２階層の捕獲クロックを供給する、請求
    項１３９に記載のプログラマブル・メモリ・アレイ。
  151. 【請求項１５１】前記クロック発生器が、非同期データ
    転送アプリケーション用に自身の出力端を静的にイネー
    ブルにするためのＳＥＴ入力端を含む、請求項１５０に
    記載のプログラマブル・メモリ・アレイ。
  152. 【請求項１５２】前記クロック発生器が、 前記第１の読み出しタイミング信号を受信するための前
    記第１のタイミング読み出しビット線入力端としての第
    １の入力端と、前記構成イネーブル・データの第１階層
    のクロック同期されたイネーブル・データを受信するた
    めの前記構成入力端の一部としての第２の入力端と、ゲ
    ート制御された第１の読み出しタイミング信号を供給す
    るための出力端とを有する第１のＡＮＤゲートと、 前記ＡＮＤゲートの出力端からゲート制御された第１の
    読み出しタイミング信号によって自身のクロックがドラ
    イブされ、所定の電源に自身のデータ入力端が結合さ
    れ、前記第１階層の捕獲クロックを供給するために、前
    記第１のトランジスタのゲートに自身の出力端が結合さ
    れた、第１のフリップフロップと、 前記第２の読み出しタイミングを受信するための、前記
    第２のタイミング読み出しビット線入力端としての第１
    の入力端と、前記構成イネーブル・データの第２階層の
    クロック同期されたイネーブル・データを受信するため
    の前記構成入力端の更に別の一部としての第２の入力端
    と、ゲート出力された第２の読み出しタイミング信号を
    供給するための出力端とを有する、第２のＡＮＤゲート
    と、 前記第２のＡＮＤゲートの出力端からゲート制御された
    第２の読み出しタイミング信号によって自身のクロック
    入力端がドライブされ、前記所定の電源に自身のデータ
    入力端が結合され、前記第２階層の捕獲クロックを供給
    するために、前記第２のトランジスタのゲートに自身の
    出力端が結合された、第２のフリップフロップと、を含
    む、請求項１５０に記載のプログラマブル・メモリ・ア
    レイ。
  153. 【請求項１５３】前記クロック発生器が、前記第１及び
    第２階層の捕獲クロックの関連する１つの捕獲クロック
    の受信時に、所定の遅延後、前記第１及び第２のフリッ
    プフロップの少なくとも１つのリセット入力端に、遅延
    されたリセット信号をフィードバックするための遅延手
    段を更に含む、請求項１５２に記載のプログラマブル・
    メモリ・アレイ。
  154. 【請求項１５４】前記第１階層の事前充電信号を供給す
    るための前記手段が、 関連する事前充電構成データに従って、前記タイミング
    読み出しビット線構造の選択ビット線から関連する読み
    出しタイミング信号を選択するためのマルチプレクサ手
    段と、 前記第１の事前充電トランジスタのゲートをドライブす
    るための第１階層の事前充電信号のパルスを生成するた
    めのパルス発生器と、を含み、前記パルスが、前記第１
    階層の捕獲クロックの捕獲パルスよりも広い幅を有し、
    前記捕獲パルスと実質的に同期させるために遅延され、
    前記第１の事前充電トランジスタをディスエーブルにす
    るための極性を有する、請求項１５２に記載のプログラ
    マブル・メモリ・アレイ。
  155. 【請求項１５５】前記選択読み出し捕獲ラッチが、関連
    する構成データによってイネーブルにされたとき、前記
    ラッチされたデータを表すデータを前記読み出しポート
    に向け自身の前記出力端に選択的に出力するためのトラ
    イ・ステイト・バッファを含む、請求項１３９に記載の
    プログラマブル・メモリ・アレイ。
  156. 【請求項１５６】自身の中にメモリ・セルの複数のサブ
    アレイ、入出力回路を含むサポート回路、アドレス線、
    データ線、及びデコード回路を有するプログラマブル・
    メモリ・アレイであって、前記プログラマブル・メモリ
    ・アレイが、 前記サポート回路内に接続され、前記アレイの前記複数
    サブアレイのそれぞれに対してそれぞれのユーザ選択の
    アクセス・モードを提供するために、自身の中にユーザ
    がプログラム可能な前記サポート回路を構成するための
    素子を有する構成回路を含み、 前記複数のサブアレイが、自身のそれぞれのユーザ選択
    のモード中で同時に動作可能である、プログラマブル・
    メモリ・アレイ。
  157. 【請求項１５７】ユーザ選択のアクセス・モードの情報
    を保持するために、前記構成回路に接続された構成メモ
    リを更に含む、請求項１５６に記載のプログラマブル・
    メモリ・アレイ。
  158. 【請求項１５８】それぞれのユーザ選択のアクセス・モ
    ードを、幅広いメモリ及び奥行の深いメモリから成るグ
    ループから選択できる、請求項１５６に記載のプログラ
    マブル・メモリ・アレイ。
  159. 【請求項１５９】それぞれのユーザ選択のアクセス・モ
    ードを、ＦＩＦＯ、幅広いメモリ、及び奥行の深いメモ
    リから成るグループから選択できる、請求項１５６に記
    載のプログラマブル・メモリ・アレイ。
  160. 【請求項１６０】それぞれのユーザ選択のアクセス・モ
    ードを、単一ポート・メモリ及び二重ポート・メモリか
    ら成るグループから選択できる、請求項１５６に記載の
    プログラマブル・メモリ・アレイ。
  161. 【請求項１６１】それぞれのユーザ選択のアクセス・モ
    ードを単一ポート・レジスタ・アレイ、及び二重ポート
    ・レジスタ・アレイから成るグループから選択できる、
    請求項１５６に記載のプログラマブル・メモリ・アレ
    イ。
  162. 【請求項１６２】自身の中に複数のプログラム可能な論
    理セルを有し、請求項１５６に記載のプログラマブル・
    メモリ・アレイを更に含むプログラマブル・ゲート・ア
    レイ。
  163. 【請求項１６３】それぞれのユーザ選択のアクセス・モ
    ードが、読み出し専用メモリを含む、請求項１５６に記
    載のプログラマブル・メモリ・アレイ。
  164. 【請求項１６４】複数のメモリ・セルを有する少なくと
    も１つのサブアレイと、 前記少なくとも１つのサブアレイの前記メモリ・セルか
    ら外部にメモリ・セル・データを伝達するための配線
    と、 前記配線にプログラムにより接続可能な事前充電素子
    と、 前記少なくとも１つのサブアレイの前記メモリ・セルと
    前記配線との間に接続されたドライブ素子であって、前
    記配線の放電が前記メモリ・セルのデータに従って行わ
    れる第１のモードで、及び前記配線のドライブが前記メ
    モリ・セルのデータに従って行われる第２のモードでプ
    ログラムにより動作可能であるドライブ素子と、を含む
    プログラマブル・メモリ・アレイ。
  165. 【請求項１６５】前記事前充電素子が、前記第１のモー
    ドでは前記配線に接続され、前記第２のモードでは前記
    配線から切断される、請求項１６４に記載のプログラマ
    ブル・メモリ・アレイ。
  166. 【請求項１６６】前記第１のモードが同期したサブアレ
    イ動作を含み、更に前記第２のモードが非同期のサブア
    レイ動作を含む、請求項１６５に記載のプログラマブル
    ・メモリ・アレイ。
  167. 【請求項１６７】前記ドライブ素子が、前記配線に高イ
    ンピーダンスをもたらす第３のモードにおいてプログラ
    ムにより動作可能である、請求項１６４に記載のプログ
    ラマブル・メモリ・アレイ。
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