TW297128B - Field programmable memory array - Google Patents

Description

五、發明説明（ 經濟部中央標莩局員工消費合作社印製 申請案 本申請案係與下列共同插古n ^ 丨J擁有的、目前或是弃4 美國專申請案有關： 无則已申請的 κ名稱爲，，可程式化等位値檢查和 稱"FI9-95-138，申請案號 路’檔案名 —____ » 和 2·名稱爲"利用一單—記憶格窝入埠實施―，法A 之寫入、初始和重設之系統"，樓案名稱爲"二憶:車列 申請案號__ ' '95'140 J 這些申清案皆於本文提出以爲參考。 術領域 本發明係歸資料記憶體，特別是關於_具 程式化路徑和控制源的可程式化記憶陣列。本發明：： 與一場可程式化閘極陣列共同使用的可程式以憶陣列I明背景 已知的積骨重s己憶It陣列通常依一給定的資料儲存應用 具有固定之深度和固^之寬度。因此，爲符合不同的深度 /寬度需求，故不同的資料儲存應用將需要分開的個別 憶陣列。但是，若能有一單一記憶源能符合各種不同的 度/寬度之應用需求則更佳。 目前市面已知有許多種記憶裝置，以提供不同的記憶體 存取技術。最常見的記憶存取技術包括簡單的可定址式讀 取/寫入1己憶體功能。其他的存取技術包括有FIF〇(後入 出）、FIFO(先入先出）以及翻轉式資料堆疊操作’現存 資料儲存裝置通常適於特定的固定的存取技術。但是， 可 於 而 記 深 先 的 若 (請先聞讀背面之注意事項再填寫本頁) 訂 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） A7 B7 經濟部中央標準局員工消費合作社印製 2 的 ί28 五、發明説明（ - 1己憶體裝置能被程式化的以選擇性地提供聯合的存取技 術的話則更佳。 本技藝中已知有可程式化積體電路且這類電路包括可提 供分開的、非委託的邏輯格陣列之可程式化閘極陣列 (PGA)。通常提供一種可程式化的互連網路，以互連該格 和/或提供資料輸出/輸出該陣列。其他設計的邏輯格和互 連網路之顧客化或程式化則是用以實施一特別的應用。此 類裝置4 一爲一場可程式化的閘陣列（FpGA)，其中FpGA 的結構可以由"場内"之使用者執行。該FpGA之結構是依 使用電子式可程式化的可熔性連線、抗熔絲、記憶受控電 曰EI體或疋浮閘電晶體的方式而影響。爲程式化FpGA結構 資料乃由一外邵記憶裝置傳送到該FPGa的電子式可程式 化源上，正因爲迈些場可程式化閘極陣列的密度增加之故 ，而可说使板上兄憶/儲存功能的要求與日俱增。因此， 乃要求一種包括一 FPGA以及一程式化記憶體陣列之積體 電路，而該記憶體陣列應能實施不同的結構，並且/或提 供多種記憶體存取技術中的一種。 發明概要 因此，本發明之一目的在-於提供一種改良式記憶體陣列 本發明之另一目的在提供一可被程式化建構的可程式 記憶體陣列，以提供多種資料儲存結構。 本發明的又一目的在於提供一種可被選擇性地程式化 記憶體陣列’以實施多種記憶體存取技術。 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（21 〇 X 297公慶 化 之 (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印$L 、發明説明（ 本發明的再一目的是提供一種與一場可程式化的閘極陣 歹J 以.及一可程式化的記憶體陣列合作的積體電路。 本發明的尚一目的是提供一種與一場可程式化閘極陣列 以及一場可程式化的記憶體陣列合作的積體電路，其中該 場可和式化的記憶體陣列在該場可程式化閘極陣列結構期 間、该場程式化閘極陣列再結構期間或是在該場可程式化 間極陣列的正常功能期間是可存取的。 在一方面，本發明是一個具有許多記憶體次陣列的場可 程式化記憶體陣列。此記憶體次陣列可選擇式地程式彳匕， 以實施多種不同的記體結構及操作模式。通常每一次陣列 可被程式化成（接下來也可使用之而存取）一組模式之一。 在一實施例中，該組模式包括寬RAM、FIFO和LIFO。 本發明提供多種可程式化結構，以影響記憶體陣列的部 分程式化。例如，該陣列可包括一位址解碼器和一可程式 化的存取單元，以在記憶體陣列相關的讀取和寫入操作期 間提供讀取和窝入輸入位址給該位址解碼器。此可程式的 存取單元尚可包括一第一位址計數器、—第一時鐘控制單 元和一位址比較單元。 記憶體陣列的位元線可被設置於一可程式化的、可掌控 的配置中。本地的位元線、半全球式位元線和全球式位元 線可被提供及被可程式化的互連，以提供高階的位元線程 式化。此外，互連式位元線結構係可程式化的連接到J/0 匯流排上。 本發明可提供一初級的I/O匯气排和—次級的I/O匯流排 -6 本纸張尺度適用中國國家標準（CNS > Α4規格（210Χ297公釐） 訂 (請先聞讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 --_____B7 五、發明説明（4 ) ，並伴隨著第-和第二可選擇性耦合器，以對該匯流排做 程式化的連接。 也可提供-可孝呈式化的位址解碼器，它具有㈣字線、 多個用以傳遞位址資料的位址線以及可選擇性地驅動依許 多位址線的位址資料而選定的M個字線中一給定字線的解 碼電路。同時可提供一選擇式耦合器，它具有多個與一位 址匯流排的相關線紐耦合之輸入，以及一與該多個位址線中 的一位元線耦合的輸出，該選擇式耦合器可根據程式資 料選擇性地將其輸出耦合至其多個輸入之一。 可提供一選擇性的抓取讀出資料之閂鎖器，以選擇性地 與該掌控位元線結構形成介面。此選擇性的抓取讀出資料 之閃鎖器可包括至少第一和第二主控輸入、一含—輸入和 一輸出的記憶單元以及介於該第—及第二主控輸入和記憶 單；^ 4輸入 < 間的選擇式耦合裝置，以選擇性地將該第一 和第二主控輸入之一耦合到記憶單元的輸入端上，以根據 一相關的主控抓取璜出資料之時鐘而在其間傳遞資料。可 長：供一預充电裝置，以預充電該主控位元線資料的至少一 位元線。 在變化的實施例中，可在陣列的記憶格之間提供可程式 化的傳遞路徑和掃描鏈閂鎖器，以分別提供—具體的 LIFO/FIFO功旎，以及提供該格和陣列中之相關路徑的測 試能力。 在一杈佳貫施例中，本文所揭露的場可程式化記憶體陣 列（FPMA)可與一場可程式化閘極陣列（Fp(3A)的可程式化邏 -7- 本紙張尺度適用中國國冢標準（CNS ) Μ規格（210x1^^· (請先閲讀背面之注意事項再填寫本頁)

五 、發明説明（ 5 A7 B7 經濟部中央標準局員工消費合作社印製 輯格整合起來’以提供一完全的可程★仆，jg紹f ^ 疋王W J ^式化邏輯系統，該系 統包括高度可程式化的聯合式和記憶體電路。 前述特徵以及下文將描述的本發明的其他特徵能提供有 別於習知記憶體系統的-特定改良，纟中，記._存減 術是固定的’只提供-點點或全，然沒有可利使用者存取之 彈性。 圖式概诚 與本發明有關的實質内容將^下文説明内容所涵蓋的部 分中特別指出及申請出纟，但是有關本發明的組織及實施 万法以及本發明的其他目的和優點將可由較佳實施例的詳 細説明及附圖而得最佳了解。其中： I錢係以不同階段描述本發明的—場可程式 體陣列； 囷2A-2B提供一記憶體次陣列的部分圖式； 囷3所示爲一記憶格的圖式； 圖4所示爲一變化記憶格的圖式； 圖5所示爲一傳送格圖式； 圖6A-6E所示爲一位元線路徑矩陣的部分圖式 ^7所示爲—與圖6A之位元線路徑矩陣以：」讀取位元 線莩控結構有關的轉換式矩陣元件之圖式； 圖8所示爲一與圖6 B之位元線路徑矩陣以及—寫入位元 線掌控結構有關的轉換式矩陣元件之圖式. 、 圖9所示爲-與圖6C之位元線路徑矩陣以及一推式位元 線有關的轉換式矩陣元件之圖式； (請先閱讀背面之注意事項再填寫本耳j -、π

經濟部中央標準局負工消費合作社印裝 五、發明説明（6 ) 圖10所示爲爲一與圖6D之位元線路徑矩陣以及一拍出 (POP)位元線有關的轉換式矩陣元件之圖式； 圖1 1所示爲一 I/O路徑矩陣之方塊圖； 圖1 2所示爲圖1 1之I/O路徑矩陣之寫入矩陣開關的部分 圖式； 圖1 3所示爲圖1 1之I/O路徑矩陣之一讀取矩陣開關的部 分圖式； 圖1 4所示爲一 I/O塊之方塊圖； 圖15所示爲圖14之I/O塊的一 I/O格之圖式； 圖1 6所示爲一變化的讀取/窝入位元線掌控結構之部分 圖式； 圖1 7所示爲一較高階的變化讀取/寫入位元線掌控結構 之部分圖式； 圖1 8A-1 8B所示爲一與和四個記憶體次陣列有關的你化 讀取位元線掌控結構合作的讀取資料路徑網路的部分圖气 圖1 9所示爲一與和四個記憶體次陣列有關的變 、 馬位 元線掌控結構合作的寫入資料路徑網路的部分圖式. 圖2 0所示爲一與變化的抓取讀出資料閂鎖器庫人作、 取位元線掌控結構之簡化圖式； 的*貪 圖2 1所示爲圖2 0所示之抓取閂鎖器庫之方塊圖. 圖22所示爲圖21之時序產生器之示意圖； 圖2 3所示爲圖2 1之抓取讀出資料閂銷器庙 " 平〜單一姑· 的示意圖； 4 9- 本紙張尺度適用中國國家標準（CN'S ) A4規格（210X 297公楚） (請先閲讀背面之注意事項再填寫本頁) 訂 幺·· 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（7 ) 圖24所示爲一預充電電路之示意圖； 圖2 5所示爲一與一抓取讀取資料閂鎖器合作的預充電電 路圖式； 圖26A-26C例示一位址單元的部分示意圖； 圖27A-27C表示一時序單元的簡化圖式； 圖28A-28B表示一狀態機器存取埠之部分圖式； 圖2 9所示爲一允許非同步操作的變化位元線介面結構之 部分圖式；和 圖30所示爲圖29之裝置示意圖。 較佳實施例之敘述 , 本發明内容係分成下列部分： 場可程式化記憶體陣列之元件 記憶體次陣列 1己憶體格 轉換格 位元線路徑矩陣 讀取位元線轉換元件 寫入位元線轉換元件 推入式/拍出式轉換矩陣元件 程式化轉換矩陣元件 I/O路徑矩陣 I/O塊 變化的資料介面結構 提供簡化的讀取位元線介面之變化的抓取讀出資料閂 _-10-_ 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ29·7公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 ___B7__ 五、發明説明（8 ) 鎖技術 位址單元 時序單元 狀態機器存取埠 非同步讀取 場可程式化的記憶體陣列元件 參考圖1A所示，一場可程式化的記:隱體陣列（FPMA) 10 具有多個記憶體次陣列12p 122,...12z。此記憶體次陣列可 選擇地程式化，以實施許多不同的記憶體結構和操作模式 ，即，存取技術。 , 熟於本技藝之士已知許多種能提供陣列程式化能力的技 術。罩幕式程式化技術包括依顧客要求對一通常的設計的 積體電路做最後的金屬層沉積（例如請參考Cox et al.於 1 976年11月23日之美國專利第3,993,919號名稱爲”用於邏輯 陣列的可程式化問鎖器和其他電路"之内容，以及 Fitzgerald於1988年5月3日之美國專利第4,742,383號，名稱 爲"多功能的FET MASTERSLICE格"之内容）。雷射程式化 牵涉在金屬層沉積以依顧户委製設計該金屬層（例如Raffel 等人在 1985年 2 月之 IEEE Journal of Solid-State Circuits， Vol. SC-20, No. 1 第 399 頁所揭示之"A WAFFER-SCALE DIGITAL INTEGRATOR USING RESTRUCTRUABLE VSLI" 内容）。可使用可熔性連線或是抗熔絲以提供永久性（非揮 發性）程式化作用（例如 Millman "MICROELECTRONICS", McGraw-Hill，lnc· 1979 第 196 頁，以及 Elgamal等人於 1988 本纸張尺度適用中國國ϋ牟（CNS〉M規格（210^ 297公釐） ~ (請先聞讀背面之注意事項再填寫本頁) Λ ，1Τ 經濟部中央橾準局員工消費合作社印製 _-丄2二 A7 B7 五、發明説明（ 年7月19曰之美國專利第4,758,745號，名稱爲"USER PROGRAMMABLE INTEGRATED CIRCUIT INTERCONNECT ARCHITECTURE AND TEST METHOD"之内容）。也可使用 可清除的可程式化唯讀記憶體（"EPROM")以及電子式可清 除之可程式化唯讀記憶體（"EEPROM")以提供半永久的程 式化作用。ERROM和EEPROM兩者皆是可電子式程式化的 且縱使當電源消失時亦能維持其狀態。但是也可使用特別 的清除步驟以重建該裝置（例如Wood等人在IEEE Journal of Solid-State Circuits, Vol. SC-16，No. 5，1981 年 10月第 570 頁中所揭露的"AN ELECTRICALLY ALTERABLE PLA FOR FAST TURNAROUND TIME VLSI DEVELOPMENT HARDWARE”之内容）。最後，也可獲得可被完全程式化和 再程式化的揮發性隨機存取記憶體（"RAM")，但這些記憶 體在電源消失時將會失去其已程式化的狀態（例如 Balasubramanian等人於1979年12月4曰之美國專利第 4，177,452號案，名稱爲"ELECTRICALLY PROGRAMMABLE LOGIC ARRAY，’之内容，該專利已讓渡 給本案之申請人）。這些和其他可程式化陣列的技術爲本 行技藝者已知的，通常被描述在S. Brown, R. Francis，J. Rose和 Z. Vranesic於 1992年的 Kluwer Academic Publisher的 公開資料"FIELD-PROGRAMMABLE GATE ARRAYS"中。 上述每個資料來源皆併入於本文中，以爲參考。 本發明之較佳程式化或建構可程式化來源的方式係有關 於可由使用者程式化的SRAM記憶格。本文所使用之名詞" 木紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閔讀背面之注意事項再填寫本頁)

207128 A7 B7 五、發明説明（10 ) (請先閲讀背面之注意事項再填寫本頁) 結構位元”或是"結構資料”乃係有關於用以架構許多揭露 的可結構來源的基礎結構資訊。在圖式中，具有X符號之 圓形表示爲結構資訊，本發明的FPMA最好是根據一如 Atmel Corporation在 1 993 年 5 月之 Revision 1B所公開的 "APPLICATION NOTE AT6000 SERIES CONFIGURATION" 資料中所揭露的架構一已知FPGA所使用的相似技術而建 構。本文將該資料併入以爲參考。 如圖1A-1D，FPMA 10的每一個記憶體次陣列1215 122,...12z各包含多個配置成Μ列和N行的陣列形式之記憶 格。每一記憶體次陣列能提供Μ個儲存字元，且每一字元 有Ν個位元寬。在一操作模式下對FPMA作資料存取是經由 初級I/O匯流排26而提供，而在第二操作模式下，則是經 由狀態機器存取埠24而提供。此FPMA 10的結構決定進入 其記憶格的資料存取路徑和其相關的長度/寬度。位址匯 流排28(設計爲掌控者）將位址資料傳給址解碼器單元2(^， 2〇2 ...2〇z，此位址解碼器單元可定址地選擇記憶體次陣列 之字元列，以接收/提供資料。 經濟部中央標準局負工消費合作社印製 FPMA 10的不同位元線結構將資料傳向FPMA或自該 FPMA傳出。讀取位元線結'構30使FPMA的一給定記憶體次 陣列的資料傳向初級I/O匯流排26或是狀態機器存取埠24， 此乃根據FPMA的選定結構而定。寫入位元線結構32則根據 寫入定址資料和相關的位元線結構而傳遞資料，以選擇 FPMA 10的記憶體次陣列字元。 LIFO/FIFO資料位元線34可提供垂直鄰接的記憶體次陣 __- 13-_ 本纸張尺度適用中g國家標準（CNS ) .M規格（210X297公釐） 11 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（ 列之間的資料交互耦合作用。該LIF0/FIF0位元線結構乃 根據相關的LIFO/FIFO控制信號以兩方向之一傳遞資料。 程式化（初始化）位元線結構3 6能使狀態機器埠24直接轄 合於FPMA中，以將例如初始資料之資料經由相關的程式 化字元線定址方式送至FPMA並被定址。 位元線路徑矩陣14丨，142，···14ζ(其中z等於FPMA 10的記 憶體次陣列12的數目）能將來自不同的資料位元線結構的 選出線之選擇性介面提供給次級1/〇匯流排3 8。例如，在 位元線路徑矩陣14ζ+1中（參考圖1A，iB*1C所示），讀取 位兀線結構3〇的選擇讀取位元線係經由交互耦合的讀取資 料線40而通至I/O路徑矩陣丨^^。同樣地，寫入位元線結 構32ι選擇線在每交互耦合之窝入資料線42時被耦合到該 1/0路徑矩陣16ζ+ΐ上。該位元線路徑矩陣14ζ+1和I/O路徑矩 陣16ζ+1之間交互耦合線44和46用以傳遞相關的LIFO/FIFO 位元線結構34之選擇信號。介於該位元線路徑矩陣11和 1/0路徑矩陣16ζ+ΐ之間的每個資料線交互耦合40、42、44 、46皆有Ν位元寬，其中ν表示每一記憶體次陣列的資料字 元寬度。 參考圖1Α、1C和1Ε所示；底部位元線路徑矩陣14亦可經 由凟取位元線X互搞合30'而提供讀取位元線結構3〇的選擇 性介面予狀態機器存取埠24。次級讀取埠38,經由次級1/0 匯泥排3 8而提供FPMA的一變化的讀取介面給狀態機器存 取埠24 *程式化位元線交互耦合36,經由位元線路徑矩陣 14丨將程式化資料由狀態機器存取埠24耦合至程式化位元 (請先閱讀背面之注意事項再填寫本頁)

A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（12 線結構36，LIF0/FIF0周圍缠繞的交互耗合資料線％(如圖 1B所π )使底部位兀線路徑矩陣Μ〗繞至頂部位元線路徑矩 陣Η +1。此周_繞的資料線％能提供麗八之兩端之間 由頂部至底部或是由底部至頂部的資料流通。 參考圖1A和1B所示，I/O路徑矩陣單元16丨，16y 16係 與個別的位元線路徑矩陣14丨，lv..14z+丨有關，並能供 相關的交互耦合資料線40、42、44、46和次級1/〇匯流排38 之選擇線之間的選擇性交互耦合。此1/〇路徑矩陣尚包括 實施用於次級I/O匯流排38的一部分掌控結構之特徵，該 掌控結構將於下文中更完整地描述之。 I/O塊18Γ 182，...182提供初級I/O匯流排26與次級〗/〇匯流 排3 8之間的選擇性交互耦合作用。此1/〇塊亦可包括選擇 性極性反轉，此用於某些交互耦合的實施例中。 初級I/O匯流排26之作用如同FPMA之記憶格的初級介面 。在一例示的實施例中，該FPMA#與另一可程式化陣列（ 例如一場可程式化的閘極陣列）共同建構，其中該初級1/() 匯流排係爲該場可式化閘極陣列之整體介面的一部分。 時鐘單元22Γ 222，._.22z係與個別的記憶體次陣列12厂 122，·..12ζ有關，用以控制該次陣列的不同記憶功能。此時 鐘單το係可程式化的以根據所選出的不同記憶體功能（如 讀取、寫入、拍出、推入、清除等）而提供用以傳送資料 之控制信號。 位址匯流排28(圖1Α和1Β)係使位址資料流至不同的位址 單7L 20丨，2〇2，·..2〇ζ，並將適當的控制信號送至相關的時鐘 本紙ft尺度適用中囷國家標準（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-1T 經濟部中央標準局員Η消費合作.社印製 A7 ____B7_*_ 五、發明説明（13 ) 單元22丨，222，.·.22ζ，此位址匯流排的選擇性線係根據其相 關的結構資料而被送至該址單元和時鐘單元中。 在前述的舉例應用中（其中FPMA 10係與一場可程式化的 閘極陣列（FPGA)共同作用），狀態機器存取埠24(圖1Α和1Ε) 能提供一與FPGA之結構邏輯（未顯示）有關的狀態機器和 FPMA的記憶格之間的直接資料介面。Garverick等人在 1995年3月29日所生效之美國專利第5,298,805號（名稱爲 "VERSATITE AND EFFICIENT CELL-TO-LOCAL BUS INTERFACE IN A CONFIGURABLE LOGIC ARRAY")中 已 揭露此種FPGA和其相關的結構邏輯。此狀態機器存取埠 24具有一用以接收來自該狀態機器的位址資料之讀取位址 埠3 90，程式化位元線埠388接收來自該狀態機器的程式化 資料，而資料埠386將自FPMA取回的資料送至該狀態機器 閃控埠384係耦合以接收一來自狀態機器的讀取閃控，該 閂控乃與影響FPMA之讀取操作而關。位址資訊係依據狀 態機器存取埠24的程式化結構所選定的，經由位址交互耦 合28'而直接由該狀態機器耦合至位址匯流排28的選定位址 線上。在程式化位元線埠388處所收到的程式化（初始）資料 乃根據狀態機器存取埠24的相關結構狀態以及位元線路徑 矩陣14丨，經由交互耦合36'和位元線路徑矩陣14 i，而被選 擇性地耦合至FPMA 10的程式化位元線結構36中。由 FPMA 10讀出的資料可根據狀態機器存取淳24的程式化結 構而以兩個不同的變化路徑（經由讀取位元線交互耦合3(Τ 或是變化地經由次級I/O匯流排38和次級讀取埠交互耦合 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 ~.— __ B7 ' _ 五 '發明説明（14 )

381)而被送至狀態機器。因此，該狀態機器存取埠24可提 供板上的，，高速緩衝"（cache)操作，以直接由相關的FpMA 之格下載新的資訊資料至一相關的FPGA的結構記憶體中 〇 下文及相關附圖將討論FPMA的一實施例，此實施例包 含有此處所述之"具體"的LIFO/FIFO能力以及"具體”的掃描 輸入/輸出能力之説明。這些能力包含於L1/L2閃鎖器（主控 /從屬）以及記憶格之間的轉換格内，本發明的較佳實施例 並不包括此種主控式/從屬式閂鎖器以及轉換器。在本較 佳實施例中，該LIF〇/FIF〇能力是以”邏輯式”提供，而非 轉換格。本較佳實施例上述和相關電路之排他性將由下文 可應用之處討論之。 舉例而言，應注意LIFO/FIFO周圍纏繞的位元線結構34, 是可作爲第一位元線路徑矩陣1\和最後的位元線路徑矩 陣14z+1之間的介面之選擇性結構。在本發明的某些實施例 中’並不包括該LIFO/FIFO周圍纏繞的位元線結構34,和位 元線路徑矩陣14 ,。 z+ 1 下文能更詳盡地描述FPMA的不同元件。 本文所揭示的FPMA不只可在任何時間提供用於FPMA内 的單一寬度、深度或是兩者間的邏輯RAM，也可同時提供 相同或不同模式的多個邏輯陣列，以達到FPMA的邏輯能 力之限制。若FPMA包括有8個Μ字元X N位元的次陣列， 則吾人可預期該FPMA可用以實施8個邏輯記憶，而每一邏 輯記憶爲Μ個字元X N個位元，或者可改以任何陣列聯合 ____ - 17-____ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） '~ - (請先閏讀背面之注意事項再填寫本頁) Λ 訂 經濟'邺中夬標準局員工消費合作社印製 五、發明説明（15 的万式’而每一陣列各有多個M字元和多個N位元，這些 陣列共同使用多個次陣列和不超過FPMA内所有數目的時 叙單元來源。.我們也可允許每個陣列具有不同的模式（i埠

式 RAM、2 埠式 RAM、ROM、FIFO、LIFO等），以達 FPMA 的限制’在—貫際的設計中，可提供8個次陣列而非只有2 個時鐘單元（限制同時的LIFO和/或FIFO的數目爲2)。 記憶體次陣列： 參考圖2 A和2B所示，每一記憶體次陣列12包含有許多個 配置成具Μ列和n行之陣列形式的記憶格48，此Μ列提供用 於記憶體次陣列的Μ個儲存字元。儲存字在各爲Ν位元寬 ’對應於此記憶體次陣列内的行數。記憶格48的每一列可 具有一相關的轉換格50列，以致能資料垂直地由字元至字 元移動。例如第一列和第一行的記憶格48ι ι可具有一相關 的轉換格5〇丨，丨，此格可致使資料位移至第二列第一行的記 憶格482」上或自此記憶格位移至第一列第一行的記憶格 48 ι，ΐ °在本發明之特別實施例中，不需要使資料具體由字 元至字元移動，因此，轉換格5〇並不垂直地設於其中。 用以利用多種資料轉換操作（包括讀取、寫入、推入式、 拍出式、串聯掃描和程式化（初始化））而存取FPMA 10的記 憶格已知有多種不同的技術。關於記憶體次陣列12的讀取 和寫入操作，在該記憶體次陣列12内的記憶格48的每一列 分別具有一相關的讀取字元線rwl!，rwl2...rwlm，該字 元線可被定址，以當自某列讀取資料時可選出記憶體的此 相關列。當選出一給定的列字元線時，此選出的列記憶格 -18- 本紙乐尺度適用中國n家轉（CNS) A4規格（21Qx297公楚）

In n I n n n n J *民| — — — _ I 丁 I"、言 {請先閱讀背面之注意事項再填寫本頁) 五、發明説明（ 經濟部中央標準局員工消費合作社印製 芡資料即被輸出至相關的内部行讀取位元線％” 562,,.56 。一給定行的每一記憶格皆見有一明仆认山 N Μ ΛΑ ^ , 自具有閘化輸出，耦合至其相 關的内邵讀取位元線56上，此 被致能。例如^二讀取^；= σ至罘一行的每一記憶格48 δ1，1，482,丨…48队丨的一閘化輸出 上0 該每個内部讀取位元線％ % 56伤八ϊι i人 〜；)〇r..：)()N係分別耦合至—相 關的選擇性三態驅動器52 52 52的於人，办.· » p 輸入和，孩選擇性 三態驅動器用以傳遞個別的内部位元線5 6之資料，以選擇 (個別4取位元線結構30)的一相關讀取位元線掌控結構 108足位元線。例如，選擇性三態驅動器52接收作爲内部 讀取位元線56丨之輸入的資料，選擇性三態驅動器52〆一 ^ Ι/n選擇性驅動器）（注意，此"n"與記憶體陣列的寬度,,N"無 關）根據相關的結構資料62來驅動其多個輸出的一選定輸 出1〇8丨。用以程式化該三態驅動器52丨的結構資料是由（二 如）SRAM(未顯示）所提供，如前文在有關程式化可程式 源的部分所提及者。因此，該選擇性三態驅動器52冬 1田 適凑地以下文所將描述之方式予以致動時，會根據其相 的結構資料62而將内部讀取位元線56之資料前送至掌控 構10 81的一位元線上。 上述每個選擇性三態驅動器52Γ 522··.52Ν皆具有一致 輸入端’此端會由在高位址輸入72上所收到的高位址致能 信號驅動之。當該高位址致能信號抑能該三態驅動器時 則驅動器的所有輸出會在一三態的狀態下提供一高輸出 化 被 關 結 能 阻 ------IT (請先¾讀背面之注意事項再填寫本頁) -1Q- 私紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐）

經濟部中央標準局舅工消费合作社印製 抗。另一種万式是，當該高位址信號致能該選擇性三態驅 動器時，此驅動器即會根據相關的結構傳遞資料以選出掌 控結構1〇8的線。如圖1A和1B所示，記憶體次陣列12Γ 122，.··12Μ的高位址輸出係經由個別的交互連接72丨， 722，...72ζ而耦合至相關的位址單元2 2 . ·2〇 因此 1 L Μ ，FPMA在每個適當的定址資料時可選擇那一個記憶體次 陣列12將傳遞資料至相關的讀取位元線掌控結構1〇8上， 讀取電路52的另一個實施例將於下文描述。 有關於將資料寫入記憶體次陣列丨2之電路類似於前述的 讀取電路，記憶格的每一行皆具有一相關的内部寫入位元 線58ρ 582，··.58η。該每一内部窝入位元線係耦合於其相關 行上的個別記憶格之閘化輸入端。例如，第一行的内部寫 入位元線sSj係耦合於個別記憶格48 48 .48的閘化 輸入端。當資料被寫入記憶體次陣列12時，它即根據可定 址的選出字元線WWLr WWL2，...WWLM而被轉換成其一給 足的孚元。例如，假設場可程式化記憶體次陣列丨〇接收到 一用以驅動第二列字元線WWL2t位址時。記憶格的此第 一列因而被選出來以接收相關寫入位元線5 81，5 8 2 ·. 5 8之 資料。利用多工器54可使每一位元線58由—相關的掌控結 構11 8驅動出來。 另一種記憶體載入操作包括程式化步驟。此處所使用之 名詞"程式化••係有關於陣列中之記憶格48的"初始化,,以及 有關架構FPGA/FPMA的結構字元。習於此藝之士將可由本 文内容了解如何應用M程式化"。一给定的記憶體次陣列 -—_______ 本紙張尺度適用中國國家標準（CNS規格（210X297公瘦)~~. ' ——--___ (锖先聞讀背面之注意事項真填寫本莨) • I - 1 I 1 ——訂------{------ * n I n · 經濟部中央標準局員工消費合作社印製 297128 A1 B7 五、發明説明（18 ) 之選擇列係被載入相關程式位元線36(即ΡΒΙ^， pbl2...pbln)之程式資料。該記憶格的選擇歹Μ系在每個相 關程式字元線Ρλν]^，ρ\νι^·.·ρ\ν[Ν出現時被選擇。參考圖1 所示，一例如FPGA的狀態機器（未顯示）會經由狀態機器存 取埠24和程式化位元線36(即PBLj，PBL2...PBLN)送出程式 化（初始化）資料給該FPMA，其資料路徑能提供一更直接 地路徑，以利將程式資料寫入FPMA。 爲致能FPMA内的LIFO、FIFO或是資料翻轉功能，在 FPMA中架構出一記憶堆疊，並使資料垂直位移朝向、進 入或離開該堆疊。如將於下文更詳細描述者，將揭露出兩 種LIFO/FIFO操作型式：具體的和邏輯的。在具體的 LIFO/FIFO操作中，資料是眞正地在一相關的記憶堆疊内 垂直傳送。而在邏輯的LIFO/FIFO操作中，每個記憶格的 資料維持固定，並使用位址指示器/計數器以維持寫入和 讀取記憶體位置的軌跡，以能執行有效的推入/拍出堆疊 功能。接著具體LIFO/FIFO實施例的敘述推入輸入PUSHI1， PUSHI2...PUSHIN被耦合於記憶體次陣列12的每一個行之 底部記憶格中。例如，記憶體48 j i係連接於行1的推入輸 入（PUSHI1)上，以接收一欲被推進該相關堆疊上的給定資 料位元。若該相關的記憶體次陣列12是設於一架構的 LIFO/FIFO堆疊以内（即一中間的次陣列），則它會接收來 自一鄰近記憶體次陣列的推入資料（經由其相關的位元線 路徑矩陣而爲之）。另一種方式爲若該給定的記憶體次陣 列爲該架構堆疊的第一個記憶體次陣列，則它會經由相關 _______ -91 - _ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

A7 _______B7___ 五、發明説明（19 ) 的周圍纏繞交互耦合34'而接收來自該架構的堆疊之上端或 是經由初級I/O匯流排26而接收來自一外部源的推入資料 〇 當資料被推進一給定的記憶體次陣列時，溢流的資料就 會由轉換格50Μ1，50Μ 2..·50Μ Ν將它自記憶體次陣列移出 ’而送至相關的推入輸出PUSH01、PUSH02...PUSH0N上 。若該給定的記憶體次陣列設在FPMA 10的架構堆疊内（中 間的），則自該給定的記憶體次陣列推出的溢流資料會經 由一中間路徑位元線矩陣14而被傳遞到該架構堆疊内的下 一個鄰接記憶體次陣列中。另一種方式爲，若此記憶體次 陣列是設於該架構堆疊的頂部，則溢流的資料將經由周圍 纏繞的交互連接34'在每一翻轉功能時被傳遞到底部的記憶 體次陣列，或是在每一 FIFO功能時由該堆疊中傳出。 經濟部中央標準局員工消費合作社印製 I I In 1 I --- -I U I - - In ^ n^i In I -I n m 一eJ f請先閎讀背面之注意事項再填寫本頁) 使資料向下移動至該FPMA的垂直堆疊的方式是類似於 使資料向上推入至該垂直堆疊的方式，除了記憶體次陣列 12是經由相關的拍出式輸入P0PI1，Ρ〇ΡΙ2.··ρ〇ριν而在不 同行的頂部接收資料。在繼續向堆疊之下傳遞資料時，溢 瓦的資料會經由各個行的相關拍出輸出p 〇 p〇1 P0P02...P0P0N而離開一給定記憶體次陣列的底部》此拍 出式輸出係經由中間的路徑位元線矩陣而耦合至一適當架 構的堆疊内相鄰的記憶體次陣列之相關的拍出式輸入上。 對底部的記憶體次陣列而言’由該已架構的記憶體堆鲞拍 出的資料係在每一翻轉功能時經由相關的周圍缠繞交互輕 合34'而被送至該堆疊的頂端，或是送至該初級的1/〇延流 -22- 本纸張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） A7 20 五、發明説明（ 排26上。爲幫助資料在記憶體次陣列12的不同行内垂直移 動’每一個轉換格50將分別在輸入端373，374處接收第一 和第二相位拍出時鐘p〇PCLK1，p〇pc]LK2，並分別在輸入 知376、378處接收第一和第二相位推入時鐘pUSCLK1， PUSCLK2(請一起參考至圖2八和1D之時鐘38〇)。如前所述 ，在本發明的一實施例中，並不使資料在FpMA&憶體堆 疊内做垂直轉換，因此，並不需要不同的推入/拍出交互 連接轉換格和其相關的推入/拍出時鐘。 另一種在料之方法(本發明的一 特別變化之實施例）包括經一串聯連接記憶格48之鏈串聯 地位移資料之方法。第一列第—行之記憶格48h具有一串 聯的輸入端’提供用於相關的記憶體次陣列丨2之掃描輸入 SCANIN。最後一列μ最後一行]^之記憶格481^>^具有一串 聯輸出，提供一用於記憶體次陣列12之掃描輸出 SCANOUT。其他串聯連接的記憶格之間設有中間的串聯 資料連線，其中，串聯的輸出係耦合到相鄰的向下流記憶 格的個別串聯輸出端。在本發明之特定實施例中，^隐 係一tn核合在! #二列土二j吏一列的最後一個記憶格與一 ^-— . _ . ______ -—令 -------------—一 才第二記ϋ色貪。記憶格也可以經由各別的行而 _聯核合。參考圖1Α和1D所示，爲繼續在FPMA内串聯記 憶格’相鄰的記憶體次陣列之掃描輸.出SCAn〇ut和掃描 輸入SC ANIN係被交互耦合，以在全部的FpMA内提供—單 一的 '連續的串聯掃描鏈。例如，記憶體次陣列1 2 ^可經 由串聯互連70而使其掃描輸出輕合到記憶體次陣列1 2 2的 -23 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇>Γ^α、整- f .4-- (請先閣讀背面之注意事項再填寫本頁)

、1T 經濟部中央標準局負工消费合作社印製 五 '發明説明（ 21 A7 B7 掃描輸入端。利用分別在輸入端3 01處所收到的第—和第 二相位掃描時鐘SCANCLK1、SCANCLK2的適當時鐘脈波 順序使資料被串聯地掃描位移，這些時鐘被耦合（未顯示） 以驅動每一個記憶格。再者，該掃描鏈只是本文所揭示的 FPMA之一變化的選擇性的實施例。 現回到圖2A ’每一個記憶體次陣列12亦具有一個可接收 一重設信號RESET之重設輸入端302。此重設輸入端係被 轉合（未顯示）至該次陣列内的每一記憶格之重設端，以在 重設信號之一適當脈波出現時致能所有記憶格之重設。 記憶格和選擇性轉換格的詳細説明將於下文敘述之。 · 經濟部中央梯準局負工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 訂 參考圖3所示，係顯示説明用的記憶格48(此格48的另一 實施例則揭露於名稱爲”利用一單一格寫入埠而實施寫入 ，初始化和重設一記憶體陣列"之申請案中）。該格耗具有 一用以維持其内資料之初級問鎖器74。此初級閂鎖器^包 含（例如）兩個能提供一固態記憶體單元之交越耦合的反= 元件，初級閂鎖器74有一弱側73和一強側75，當一第—閂 鎖器74之弱側73由一第二個相同的閂鎖器之一強側乃予以 驅動時，&第一問鎖器將使其弱側對齊，以對應第二閃鎖 器的強側。此後，該弱侧將被視爲輸入端，而該強倒被視 爲輸出端。(也可提供其他的記憶格結構，而不脱離本發 明之範》#，包括RAM、DRAM、PR〇M等）〇 入 初級問鎖器7 4的輸入端7 3 (弱側）係連接到多個間化輸入 端上，以接收可由各個源選出的資料。對本發明中資^是 24- 經濟部中央標準局員工消費合作社印製 五、發明説明（22 ) 以垂直地在場可程式化記憶體陣列内垂直地由字元至字元 位移的方式所提供的具體LIF〇/FIF〇實施例中，—推入: 入端和拍*輸人端PUSHIN和PQP_分㈣合於初級^ 器74之輸入端。這些推入和拍出輸入端是分別由相關的下 方和上万轉換格5〇所驅動（該轉換格 w j遇揮性地以適 當的推入/拍出時鐘致能的閘化輸出端，此將於下文詳細 钦述之）。例如，記憶格48的推人輸人端pusHm接==自田 於設置在相同行内其下方的轉換格之一強側推入輸出端之 推入資料〇另_方面’記憶格48的拍出輪入端⑽㈣是由 來自於設置在相同行其上方的轉換格之—強側的拍出輸出 所驅動。 1 來自初級閂鎖器74之強側的輸出75可提供直接的—推入 輸出和一拍出輸出（PUSH0UT和P〇POUT)以分別驅動相同 一行的最上方和最下方的轉換格。記憶格48的推入輸出端 係驅動堆疊上方的一鄰接轉換格的弱侧；然而，記憶格48 的拍出輸出端則用以驅動堆疊下方的一鄰接轉換的弱側。 再者，如前述，在本發明的一特殊實施例中（其中資料的 垂直位移不是在記憶體陣列内所提供的），記憶體4 8並不具 備上述推入/拍出輸入端和推入/拍出輸出端。 MOSFET 78作爲初級問鎖器74和程式化位元線％(圖 的一程式位元線PBL之間的通路。該]^〇81^1' 78能選擇性 地使該程式化位元線PBL與該輸入73交互耦合，以當它在 其閘極上經由程式化字元線PWL而被致能時將程式化資料 載入該閂鎖器74中。（再次説明在本文中，程式化係指格 -25 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) Λ ,ιτ 五、發明説明（23 A7 B7 經濟部中央標準局員工消費合作社印製 48的初始化，而非FPMA 10的結構）。 MOSFET 80係被耦合至初級閂鎖器74的串聯輸入端以和 輸入端73之間的通路上。此m〇SFET 80的閘極是由一第一 相位掃描時鐘SCANCLK1予以致動，該時鐘能選擇性地致 能該MOSFET 80 ’以將掃描輸入SI耦合至輸入73,並將串 聯的資料傳遞到初級閂鎖器74上。 接著说明與選擇性串聯掃描操作有關的元件， 86的通道係接合在初級閂鎖器74的輸入端和次級閂鎖器％ 的一弱側輸入端之間。（本文所用之"閂鎖器"通常廣泛地指 一具有資料儲存能力的電路。）該MOSFET 86的閘極是由 第二相位掃描時鐘SCANCLK2驅動，以選擇性地在初級閂 鎖器74和次級閂鎖器76之間傳遞資料。該次級閂鎖器76的 輸出係提供記憶格48的串聯輸出s〇，該輸出SO並驅動在 此相關的串聯鏈内之下一個記憶格的串聯輸入。例如，如 圖2A所示，一第一記憶格48丨丨在其串聯輸入端31上接收串 聯的輸入資料。一第一相位掃描時鐘提供一用以將其串聯 的輸入資料轉換至其初級閂鎖器74上。在此同時，第一相 位掃描時鐘的脈波亦致能在此串聯的輸入鏈内的接續記憶 格（即481,2) ’以當接到來自其前的記憶格（即48 i i)的串聯 輸出SO時，閂鎖住該串聯的輸入資料。接著。第二相位掃 描時鐘提供一用以致能記憶格的各別初級閂鎖器74的資料 被轉換到相關的次級閂鎖器76上之脈波。依此方式，資料 可經由記憶格4 8的串聯連接掃描鏈而串聯地移動。 M0SFET 82可使寫入位元線WBL和初級閂鎖器74之輸入 *· 26 - 本紙長尺巧用中賴家橾準（CNS ) A4規格（ (請先®讀背面之注意事項再填寫本頁) "

、1T 經濟部中央標準局員工消费合作社印製 A7 _____ B7_ . 五、發明説明（24 ) 端73之間作選擇性地耦合。當被致能時，M〇SFET 82使該 寫入位元線W B L和輸入7 3父互耗合’以將資料寫入初級問 鎖器74中。如前於圖2A和2B中所描述者，記憶格48的寫入 位元線WBL疋被連接到其相關的内那行寫入位元線$ §上， 而寫入字元線WWL則是由一相關的位址單元2〇地址式地驅 動。該内部寫入位元線58的資料每當其相關的位址單元2〇 地址式地驅動該相關寫入字元線WWL，，經由MOSFET 82 而被轉換到初級閂鎖器74内（圖1A、1B和1D)。 MOSFET 84的通道係被串聯賴合於地線和初級閃鎖器 的輸入73之間。此MOSFET 84的閘極是由,一可選擇性地使 輸入73耦合到地的重設信號RST而驅動。在此重設情況期 間，初級閂鎖器74的資料被清除。另一種方式是（雖然未 顯示）MOSFET 84可選擇性地使輸入73耦合到一正供應端 73上，以在重設情況期間使該初級閂鎖器74設爲相反的狀 態。 緩衝器88(可能爲一反相器）之輸入端耦合於該初級閂鎖 器74的輸入75，並可選擇性地驅動閘化MOSFET 90。 MOSFET 90之通道係設置在該緩衝器88的輸出和其相關行 的内部讀取位元線RBL(即圖2A和2B之内部讀取位元線56t) 之間，以接收一可選擇性地使緩衝器8 8之輸出耦合至讀取 位元線RBL之讀取致能信號，而使來自記憶格48的資料傳 遞到其相關的内部讀取位元線上。參考圖1A、1B、1D、 2A、2B和3所示，一相關的位址單元20接收來自一位址匯 流排28之讀取位址，以位址式地選擇讀取位元線298的給 -27- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公瘦） (請先聞讀背而之注意事項再填寫本頁)

*tT

定讀取位元線RWL 五、發明説明（25 仲w的糾圮憶格48之所有通路、 MOSFET 90皆一同致能，以將其資料傳遞到個別的内部噠 取位元線56上。 〇續 综上之述’記憶格48具有多個輸入埠，即出n P〇〇IN、PBL、SI、WBL和RST，由這些輸入埠可接收用以 更新初級閃鎖器74之資料。同樣地，記憶格以也具有多個 輸出埠，即SO、RBL、PUSHOUT和P0P0UT，以送出^中 儲存的資料。（前述名稱爲|，利用—單一格寫入埠而實施窝 入、初始化和重設一記憶體陣列”之申請案揭示—具有選 擇電路之單-寫入痒格，而能只以一單一寫入蜂 多個功能。） 二 在前述的記憶格實施例中，次級閃鎖器76係單獨地虚 LSSD串聯掃描操作有關°在另-結構中，如圖4所示，:己 允許儲存兩個資料位元於其中，以提供改良的i ^ =又。但是’此變化的記憶格結構48,涵括串聯掃描功 ^馬與串聯掃描功能有關的雙相位時鐘需纟，每個記 思伙只有—個資料位元可與該串聯掃描功能有關。 推入上Ϊ Ϊ化的記憶格結構中，次級問鎖器76包括次級的 入、拍Γ、程：二重設輸，，這！元件能根據相關的推 ^ M g ^ '入和重设致能信號而選擇性地與次級 <輸入73’耦合。請注意，推入/抽 顯示於圖4中）宭陷：θ山n 布1出致肊“唬（未 級問鎖、疋出現在各個相鄰的轉換格内的，次 ’貞咨76的輸出751同樣地 入/拍出致的個別之讀取、推 匕則出4號時，會驅動次級的讀取、推入和拍 -28- (2丨Οχ 297公釐） Ύ .衣 訂--------- ( I (請先閲讀背面之注意事項再填寫本頁〕 經濟部中央標準局員工消費合作.社印製 A7 A7 經濟部中央楳準局員工消費合作社印製 、發明説明（26 出輸出。因此，此變化結構的記憶格48，在串聯择描 間’會以如前所述的相同方式操作，但會提供額外 密度，以做其他的記憶體功能。 仔 轉換格： 如前於圖2A和2B所示者，轉換格5〇係垂直地在記憶格的 各仃疋上或下位移。參考圖5所示，該轉換格5〇包括—具 有強側輸出端96和弱側輸入端94之，換閃鎖器92。a ;、 弱側輸入端94收到來自一強輸出源的資料時（例如，二： 疋記憶格48(圖3)的初級閂鎖器74之輸出75)，轉換閂鎖器 92將會根據在其弱侧輸入端94處收到的資料而更新其強側 輸出端96。MOSFET 98和1〇〇與轉換閂鎖器92聯合致能資 料在兩個垂直相鄰的記憶格之間向上位移。該m〇sfet % 之通道設置在轉換閂鎖器9 2的輸入端9 4和推入輸入節點9 7 之間。此MOSFET 98的閘極由一可選擇性地使推入輸入端 97與該轉換閂鎖器92的弱側輸入端94耦合之第一相位推入 時鐘PUSHCLK1予以驅動。因此，由記憶格48下方的推入 輸出（例如記憶格48u)所提供的資料接著會當MOSFET 98 每被該第一相位推入PUSHCLK1致能時，被轉換到轉換閃 鎖器92上。第二步是使一第二相位推入時鐘pusHCLK2致 能該MOSFET 100 ’以將來自轉換閂鎖器92之強側輸出端 96之資料傳遞到相同行内其上方的相鄰記憶格中，例如記 憶格482>1中。 依此相同方式，MOSFET 102和104當分別由第一和第二 相位拍出時鐘POPCLK1和POPCLK2所驅動時，將向下致能 -29- 本纸痕尺度適用中國國家操準（CNS ) A4規格（2丨0X297公釐） (請先閲讀背面之注意事項再填寫本頁)

Α7 Β7 經濟部中央標準局負工消費合作社印製 297128 五、發明説明（27 資料之轉換，由-記憶格轉換至其下方的垂直相鄰記惟格 。_酿1〇2的設置方式係使其通道設於轉換問鎖器92 的弱側輸入端94和-拍出輸入節點1()1之間，帛節點並耗 合至相同行中其上方的垂直相鄰記憶格格的拍出輸出端。 該MOSFET 102的閘極是由第一相位拍出時鐘p〇pcLK^ 動’以選擇性地使即點1〇 i耦合至轉換閂鎖器92的輸入端 ，以致能拍出資料由其上方之垂直相鄭記憶格轉換至閃鎖 器92中。M0SFET 104之問極是由第二相位拍出時鐘 POPCLK2驅動’以選擇性地使轉㈣鎖器％的強側輸出端 96耦合至拍出輸出節點1〇3，以致能資料由轉換問鎖器μ 傳遞到其下方的-垂直相鄰記憶格。舉例而言，轉換格 50丨，丨（圖2B) ^第一相位拍出時鐘致能其相關Μ] 時，可接收來自記憶格48。（未顯示）的拍出輸出之資料。 孩轉換格50丨，1接著藉在每一第二相位拍出時鐘時致能其相 關的MOSFET 104，而將此資料傳送至記憶格“I 1的拍出 輸入端。當推入時鐘以及拍出時鐘皆未被指定時，則轉換 格的每個M〇SFET裝置會提供一開路、高阻抗、三態的輸 入狀況。如前所述者，在本發明的一特別實施例中，並不 使資料垂直地在個別記憶體次陣列内移動，因而，fpma 中並不包括轉換格5〇。 現已揭露記憶體次陣列12的不同元件後，本文接下來的 邵分將揭露其他與傳送資料路徑至FpMA〗〇的不同記憶體 次陣列或由該陣列流出的相關可程式化源。 位元線路裡矩陣： ---- - -30- 本紐尺度賴中國iiii7CNS ) A4規格（

趣濟部中夬榡準局員工消費合作杜印製 L、發明説明（28) 參考圖1A-1C和圖6A-6E所示，FPMA 10的每一個位元線 路徑矩陣14選擇不同位元線結構30、32、34、36的特定資 料線，以將資料向次級I/O匯流排38傳遞。此位元線路徑 矩陣14包括一個讀取位元線轉換矩陣部分1〇6(圖6A)、— 寫入位元線轉換陣部分116(圖6B)、一推入轉換矩陣部分 126(圖6C)、一拍出轉換矩陣部分136(圖6D)和一程式化位 元線轉換矩陣邵分146(圖6E)。這些轉換矩陣部分各使— 相關記憶體次陣列的個別的讀取、寫入、推入、拍出和程 式化位元線結構32、32、34和36的資料路徑流向該次級 I/O匯流排3 8或一垂直相鄰的記憶體次陣列之對應的資料 線結構。 圖6 A中之讀取位元線轉換矩陣部分丨〇6包含N個轉換矩陣 兀件1 1、-114N，其中N等於一與記憶體次陣列12有關的 '貝料字元之寬度内的位元數目。該轉換矩陣元件114各可 選擇性地將相關讀取位元線掌控結構108i_1〇8n的讀取位元 線之特別的掌控位準耦合至相關的讀取位元線互連丨1〇1，_ 11(^上（即提供讀取線40與如圖1B所示的I/O路徑矩陣16 的交互耦合），以將相關的讀取資料傳遞到一對應的I/C)路 徑矩陣16上。此外，每一個轉換矩陣元件14皆可被程式化 ，以選擇性地使其相關的讀取/位元線掌控結構1〇8的第一 掌控讀取位元線H1與一相關的鄰接記憶體次陣列的之對應 的第一掌控讀取位元線112丨，-112N耦合。 同樣地，如圖6B所示之寫入位元線轉換矩陣部分} 16具 有N個寫入位元線轉換元件124丨，-124N，以選擇性地自次 -31 衣紙伕尺度適用中國國家標準（CNS M4規格（210X297公楚） { i衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 A7 A7 經濟部中央標準局員工消費合作社印裝 五、發明説明（29 ) 級1/〇匯泥排3 8引出咨姐 而選出相關窝，以經由一相關的1/0路徑矩陣16 ^ 寫位疋線掌控結構118丨，-118N的線。該寫入 4元、’泉轉換％件124丨，_124\係選擇性地搞合互連12〇丨，_ 12〇N(即如圖1B所示’交互輕合來自1/〇路徑矩陣162+1之窝 入線42)，以選出相關寫入位元線掌控結構η、，·〗〗、的掌 控寫入位元線。此外，每—個寫入轉換矩陣元件124選擇 =地父互耦合接近其相關的記憶體次睁列丨2的寫入位元線 m 118的第—個掌控寫入位元線到其垂直相鄰的記 憶祖次陣列12的對應之第—掌控寫入位元線122丨，_12、上 〇 現參考圖6C所不，該推入轉換矩陣部分126具有N個推入 轉換矩陣元件134i，_ 134N，以選擇性地使—给^記憶體次 陣列12的推入資料交互耦合到相關的互連13\，η、上（ 即如圖1B所示之交互耦合推入線44)，以經由來自次級1/〇 匯流排38的I/O路徑矩陣16而將資料傳到與此給定的狀態 記憶體次陣列12有關的堆疊上。該推入轉換矩陣元件丨3 4 也可被程式化，以分別地使推入輸出1281，_12、交互耦合 至推入輸入端132Γ-132Ν，而致使當收到來自其下方的垂 直相鄰記憶體次陣列之推入資料時，能使推入資料傳遞到 該給定的記憶體次陣列中。因此，每個記憶雜次陣列12皆 可選擇性地經由I/O路徑矩陣16和互連130而收到來自次級 I/O匯流排38的推入資料’或是經由相關的互連j32收到來 自其下方的一垂直相鄰記憶體次陣列之推入資料。 圖6D所示之拍出轉換矩陣部分136類似於前述推入轉換 -32- 本紙張尺度適用中國國家揉準（CNS ) Α4规格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 起濟部中央標準局員工消費合作社印製 A7 ----- — B7 五、發明説明（3〇 ) 矩陣部分126，但其操作方式相反，即使與資料被推入相 關記憶體次陣列12的方式相反，而是將資料自該記憶體次 陣列12中拍出。拍出輸出14〇Γ -140N能使拍出資料在如圖 1B所示的對應交互耦合拍出線朴上經由一相關的路徑 矩陣16而傳遞到次級I/O匯流排38上。次級拍出輸出142丨_ 142N可致使耦合至其下方之一垂直相鄰的記憶體次陣列的 相關拍出輸入。耦合拍出輸入138i_138n係被耦合於其相關 記憶體次陣列的拍出輸出上，以接收自堆疊中拍出的資料 。每一個轉換矩陣元件144皆根據其相關的結構資料而操 作，以選擇性地使其相關的拍出輸入138碑合至拍出輸出 140上，以送出拍出資料朝向次級1/〇匯流排38，或是送至 次級的拍出輸出142上。 如圖6E所示’程式化位元線轉換矩陣部分146在一記憶 體次陣列的程式化位元線15〇1_15(^和_相鄰的記憶體次^ 列之個別的程式化位元線148]_丨4、之間包含有初步可選擇 的互連152丨-152N，或是如一較佳實施例中之簡單的硬體式 連接。另一種方式是，對此垂直堆疊的第—位元線路徑矩 陣而言，該程式化位元線轉換矩陣部分146能提供狀態 機器存取埠24和記憶體次陣列12丨之程式位元線之間的選 擇性交互核合。矩陣部分146的輸入端15〇厂15〇n被耦合以 接收來自其下方的相鄰的記憶體次陣列内的資料，或是接 收來自狀態機器存取埠24之資料。位元線路徑矩陣14的輸 出148Γ148Ν被耦合到程式化位元線結構36(圖的個別▲ 上’以將資料送到其相關的記憶體次陣列12中。選擇性互 -33- 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210x 297公廣） (請先閱讀背面之注意事項再填寫本頁)

A7 _ 2^7128 五、發明説明（) 連152Γ152Ν能根據相關的結構資料⑹提供輸入⑼和相關 輸出148之間的選擇性耗合。另—種方式是，這些選擇性 互連可以僅是簡單的硬體線式交互連接。 上文已廣泛地説明位元線路徑矩陣14的特徵，下文將較 4細地説明位元線路徑矩陣的不同轉換矩陣元件。 it取位元線轉換元件 參考圖7所示，讀取位元線轉換矩陣元件工〗4具有多個輸 入端，該輸入端與一相關的讀取位元線掌控結構1〇8的不 同掌控讀取位元線RBlhi，RLBh2."RBLhx耦合，以供一記 憶體次陣列的記憶格之一給定行使用。轉換矩陣丨M選擇 一特別的掌控位元線’以接收欲被送至次級1/〇匯流器的 資料。用於記憶格的一給定行的讀取位元線掌控結構1〇8 包含一第一掌控讀取位元線RBLH1、一第二掌控讀取位元 線RBLH2以及上至一全球性掌控讀位元線rbluv的其他掌 控線。通常’第一掌控讀取位元線RBLH丨係與一第一記憶 體次陣列12的記憶格之一行有關。選擇性糕合器丨5 4 (最好 是一 MOSFET)可被選擇性地程式化，以將一記憶體次陣列 的第一掌控讀取位元線RBLH1互連至輸出端1 12，而該輸出 端1 12尚被耦合到一垂直栢鄰的記憶體次陣列的一對應第 一掌控讀取位元線上《該MOSFET 1 54之閘極乃根據結構 資料156而被驅動。選擇性互連158(即一多工器）選擇式地 將其輸入之一耦合到輸出110，以根據其結構資料160而將 讀取資料向相關的I/O路徑矩陣16和次級I/O匯流排38傳遞 。此多工器158的輸入係被耦合到包括垂直相鄰的記憶體 __-34- 本纸張尺度適用中國國家標準（CNS } A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 装· 經濟部中央榡準局貝工消費合作社印製

經濟部中央標準局員工消費合作社印製 次陣列的相關第一掌妗讀物p - Μ W 1承賣取位;^線112之讀取位元線掌控 結構108的個別掌控位元線上。爯 a 、 衣上再者’在本文的圖示中， 具有十字形的圓圈（例如156^π16π、λ * 一 156和160)代表能提供相關的驅動 信號給其可架構的裝置之結構資料。 爲助於架構該讀取位元線結構，雙向的多工器162和164 了 Ϊ:Π掌位元線之間的選擇性雙向式交互耗合 牛 。r、上方的掌控讀取位元線RBLH2、RBLhx 可被選擇性地在其結構資料每次出現時經由多工器164而x =至隐體次陣列12的第-掌控讀取位元線 H1，或者在其結構資料每次出現時經多工器162而被 耦合至垂直相鄰的記憶體次陣列之第—掌控讀取位元 112上，應了解上述每個多工器亦可包括選擇無輸入的〜 構，其中，個別的輸入和輸出係被置放在高阻抗的開路狀 況中。 線轉換无# : 參考圖8所示，寫入位元線轉換矩陣元件124與讀取位 線轉換矩陣元件114類似，能提供在—記憶體次陣列的 憶格之一給定行的寫入位元線掌控結構丨丨8和交互耦合 寫入線42(圖1B)的一相關互連12〇之間的選擇性交互耦 ，以經由相關的I/O路徑矩陣16而流通自次級1/()匯流排 到的寫入資料。該寫入位元線掌控結構118包括一 —掌控寫入位元線WBLH1，此位元線係與—第一記憶體 陣列12内的記憶格之一給定行有關。此第—掌控寫入位 線WBLHi可由每次選擇耦合器166出現時被耗合到一垂 線 結 元 記 的 合 38 第 次 元 直 (請先閲讀背面之注意事項再填寫本頁)

*1T -35 本紙張尺度賴中gj國家料（c从祕QX297公董） A7 五、發明説明（33 相鄰的記憶體次陣列之—對應的第—掌控位元線122上。 輸入端120經由-相關的1/〇路徑矩陣㈣接收來自次級 I/O匯流排的寫入資料。選擇性耦合器(例如一聊動器) 選擇性地將此寫入資料送到其輸出之一，這些輸出尚被搞 σ到包括有该垂直相鄰的記憶體次陣列的第一掌控寫入位 元線122之寫入位元線掌控結構118的個別寫入位元線上。 選擇性的雙向多工器170和丨72提供窝入位元線的不同掌控 位70線 < 間的選擇性雙向交互耦合。舉例而言，第一掌控 位兀線WBLHI和可分別地經由170和172而選擇性地交 互耦合，以分別驅動其他的較大掌控寫入位元線WBLH2、 WBLHX °這些多工器各根據其相關的結構資料而提供其各 別的搞合結構。如同讀取位元線矩陣元件之多工器，前述 的1/N驅動器和多工器也可包括不選擇的結構狀態。 關於資料位元線結構，整體FPMA之記憶格的一给定行 的掌控結構之第一掌控位先線係分在每個記憶體次陣列的 邊界上。較高掌控權的位元線（如H2和HX)跨越在許多次陣 列之上。舉例而言’第二掌控寫入位元線冒31^2最好能提 供兩個記憶體次陣列112丨和1122的服務。一選擇性耦合器（ 經濟部中央標準局員工消費合作社印製 请 先 聞 讀 背 面 之 注 意 事 項 再 填 本今 頁 訂 未顯示）（可與MOSFET 166比較）也可以類似的方式提供， 以選擇性地交互耦合與該第一的兩·個記憶體次陣列（如12ι 和122)有關的一第二掌控寫入位元線WBLH2以及一與兩個 接下來的記憶體次陣列（如123和124)有關的對應之第二掌 控寫入位元線。最後，最高掌控性的寫入位元線（例如 WBLhx)最好以作爲一全球性的位元線之方式服務所有的 -36- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印製 發明説明（34 眩次陣列。這類的掌控位元線結構⑽和118係用於場 可程式化記憶體陣列10的記憶體次陣列之1至}^行的每二行 ;此掌控結構之讀取位元線係跨越該fpma而延伸，同樣 地資料位元線亦然。其他的掌控結構將於下文討論。 推_入/拍出轉換矩眭；件. 參？圖6。和9 ’推入轉換矩陣元件134各包含兩個選擇性 耦合器、三態緩衝器m和M〇SFET 176。該三態緩衝器 Π4係置於輸入端13〇和輸出端128之間，輸入端13〇係耦人 於又互耦合的推入線44上，以經由相關的1/〇路徑矩陣Μ 而接收來自次級I/O匯流排38的推入資料。該三態緩衝器 174乃根據其結構資料而選擇性地將收到的推人資料傳遞 到輸出端128上，並由該輸出驅動一相關記憶體次陣列之 一行的推入輸入。MOSFET176選擇性地耦合輸出128和輸 入132，以在一給定行内，當收到自相關的記憶體次陣列 下方的一垂直相鄰的記憶體次陣列的推入輸出端之推入資 料時，產生一使該資料推入該記憶體次陣列的推入輸入端 之通道。 如圖6D和1〇所示，拍出資料轉換矩陣元件144除了資料 以相反方向流動以外，係類似於圖9的推入轉換矩陣元件 134拍出輸入端138係接收來自其相關的記憶體次陣列的 拍出輸出之資料，該收到之資料係選擇性地耦合於其下方 的一垂直相鄰的記憶體次陣列之對應的拍出輸入端，或是 也可被選擇性地由輸出140驅動出來，送至該次級1/〇匯流 排38(圖IB)中。該三態緩衝器178可選擇性地耦合 丨 !__________ -37- 本紙張尺度適用中国國家標準（CNS ) a4規格（2丨0X297公釐） ----------C A衣-- (請先閏讀背面之注意事項再填寫本頁) 訂

.« I « I A7 經濟部中央標準局負工消費合作社印製 五、發明説明（35 ) :輸出140(而該輸出14〇又耦合於交互耦合的拍出線“之 選擇線上）’以將收到的資料經相關的1/〇路徑矩陣丨6而 向久級I/O匯流排38傳遞。M〇SFET i 8〇可根據其相關的結 構資料而彳疋供輸入端138與輸出端142之間的選擇性耦合， 、在給定行内，當收到來自相關的記憶體次陣列之拍出 輸出時，將此資料傳至其下方的垂直相鄰之次陣列的拍出 輸入端中。 、f本發明中一在F p M A内不具資料之推入/拍出垂直位移 、貫施例中不含有位元線路徑矩陣14的推入轉換矩陣部 分12 6和拍出轉換矩陣部分13 6。 隹^化轉換矩陳万磕： 最好地是在圖6E所示的選擇性互連152能改爲只以簡單 的繞線"方式連接其相鄰的記憶體次陣列的各別程式化位 元線。在本發明的一特別應用中，其中FpMA與一場可程 式化閘極陣列FPGA共同應用，該程式化位元線係被交互 耦合，以延伸FPMA的記憶空間，以符合和FPGA的結構邏 輯相關的狀態機器之地址化能力。換句話説，這些程式化 (初始化）位元線的交互耦合係提供於各別的記憶體次陣列 之間，以致能對FPMA的某-區域做程式化資料之存取中麩 區域係可在FPGA的狀態機器之可定址的空間内予以定= 。在FPMA外部，程式化位元線乃係關於將結構資料轉換 至結構記憶體中（例如FPGA之SRAM)，以建構FP<3A&可程 式源。因此，在其程式結構期間，FPGA的狀態機器告每 經相關的交互耦合1 52予以致能時，可經由機器存取^ -38 - 本紙伕尺度適用中國國家標準（CNS ) A4規格（2!0X297公釐） — (請先閱讀背面之注意事項再填莴本頁) 裝- 訂 ·" • l^p— 經濟部中央標準局員工消費合作社印製 2 的 ί28 A7 —一 _-__ B7 五、發明説明（36 ) 和相關的程式化位元線而存取FpMA的記憶體之一段深度 〇 前文所述係有關於使次陣列位元線結構的位元線選擇性 地轉合至個別的I/O路徑矩陣的方式，本文接下來的部分 即要説明該I/O路徑矩陣如何能選擇性地交互耦合該選出 的位元線至該次級I/O匯流排38中。 I/O路徑矩陣: 如圖1A和1B所示，I/O路徑矩陣161_160丨係用以互連交互 糕合線40、42、44、46 ’以流通分別由相關的位元線路徑 矩陣14r14z+i所選出的信號，來選出次級1/〇匯流排38之線 。如圖1 1所示’每一個I/O路徑矩陣16各包含寫入開關1 82 和讀取開關1 84，以提供次級1/〇匯流排至該交互耦合線4〇 、42、44、46之間的交越耦合，而使信號傳遞至和自相關 的位元線路徑矩陣傳遞而出，寫入資料係經由寫入線交互 核合42而自I/O路徑矩陣16送出至其相關的位元線路徑矩 陣14，同樣地’該讀取資料交互耦合4〇當自一選定的記憶 體次陣列讀取資料時’可作爲與〗/〇路徑矩陣〗6的介面。 對本發明的實施例而言，其中資料的位移是在個別的記憶 體次陣列内垂直移動，推入資料係經由推入交互耦合44以 及其相關的位元線路徑矩陣丨4而由I/O路徑矩陣16送至一 相關的記憶體次陣列上。類似的拍出資料介面也可經由拍 出交互耦合46而提供。 I/O路徑矩陣的寫入開關！ 82係用以在功能的窝入和推入 操作期間’直接使來自次級〖/〇匯流排的資料送至其相關 _ -39- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------A 裝-- (諳先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消资合作社印策 A7 -------------------------B7 五、發明説明（37 ) 的位元線路徑矩陣上。圖丨丨中只顯示兩個寫入1/〇路徑矩 陣開關182丨、182z，以使次級1/〇匯流排38的掌控資料線結 構186i、186z的資料分別耦合到寫入線交互耦合42的窝入 資料線上。但是’應了解也可使用N個此類寫入1/〇路徑矩 陣，使得寫入線交互耦合42的N條線可被選擇性地分別耦 合至次級I/O匯流排38的一對應的掌控資料線結構} 86上。 同樣地’雖然該圖只顯示一個寫入1/〇路徑矩陣開關丨82 以使來自掌控資料線結構的1 86q_ 1的資料直接送至推入交 互耦合44的一選擇線上，但應了解也可使N個此類寫入1/〇 路徑矩陣開關1 82，以將交互耦合44的N條推入線分別耦合 至次級I/O匯流排38的相關之N個掌控資料線結構186上。 亦可提供類似的多個開關使讀取交互耦合4〇和拍出交互核 合46之個別信號線交互耦合至該次級I/C)匯流排上。 此次級I/O匯流排38具有Q個掌控資料線結構ι86ι，1 862， 1 86q，每一個掌控資料線結構1 86各包含多條掌控式信號 線H1丨，Hl2, Η2··.Ηχ，如圖12所示。第一掌控資料線（例如 Η1〇, Η1 p係沿各別的記憶體次陣列延伸，並與每一個記憶 體次陣列具有邊界。通過閘極188(最好是一 MOSFET)能根 據其相關的結構資料提供相鄰的第一掌控資料線（如h1q和 Η1丨）之間的選擇性耦合。該給定的掌控結構！ 86之第二掌 控線Η2則沿多個相關的第一掌控線Η1而延伸，此掌控結 構1 86的最高掌控ι/Q線ΗΧ能提供一全球性的I/O線，此線 架設在其所有相關的較低掌控I/O線上，因而也架設在 FPMA的所有相關的記憶體次陣列上。I/O路徑姐陣16的每 ______- 40 - __ _ 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） — 11 裝 訂·" f靖先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ~~~~~~------_ 五、發明説明（38^ ： ' -- 個寫入開關182包括1到尺個多工器190r 1902...190R，用以 選擇性地使相關的交互核合網路（如40、44)之R條信號線 (-耗合至特別的掌控1/〇資料線結構186上。r値可取爲1 到Nl間的—値，其中N等於相關的交互耦合網路之線數 ，並且對應於一相關的記憶體次陣列之資料寬度N。窝入 開關1 82之多工器190係選擇性地使一相關的掌控結構1 86 選擇的掌控I/O線糕合於其相關的交互镇合網路（如4〇 或44)的—選擇信號線上。每個多工器190可根據其相關的 結構資料（可包含選擇，，無,,）而提供選擇性的交互搞合。 讀取I/O路徑矩陣開關1 84(圖丨3)具有一類似於該寫入ι/〇 路仏矩陣開關182的結構，除了前述的選擇式多工器由 選擇丨生驅動器192予以取代以外。該驅動器1 92用以選擇 ^地刀別使來自相關的讀取和拍出交互耦合40和46之資料 被驅動至該次級1/0匯流排38中，該選擇性驅動器192乃根 據相關的結構資料而提供此種選擇性交互耦合的作用，在 一種結構狀態下，選擇性驅動器192不驅動任何輸出，其 =所有的輸出皆提供開路、三態的狀況，典型來説，在每 次讀取開關184時，該尺個選擇性驅動器192中，只有一個 驅動器此提供對其相關掌控結構186之接合。mosFET 188’(類^於前述之窝入開關的m〇sfet 188)係根據其相關 的結構資料而提供第一掌控信號線Hl〇和H1丨之間的選擇性 搞合。 在本發明之一實施例中，其中資料並不需要在記憶體次 陣列内垂直位移’故不需包括"◦路徑矩陣1 6的拍出和推 ____ -41 - 本紙張尺度適用國家標率（CNS ) A4規格（ίίοχ 297公座） --------< 裝------訂------ί.V (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（39) 入源。 I/O方塊 參考圖ΙΑ，1B和I4所示，每一 1/0方塊18各提供初級1/〇 匯流排26與次級I/O匯流排38之間的選擇性交互核合。再 者，次級I/O匯流排3 8包含Q個個別的掌控I/。資料線結構 186丨，1862...186q ’ 一給定的I/O方塊1 8之每個1/〇格194厂 1 94p包括於該初級I/O匯流排26的特定資料線與次級1/〇匯 流排3 8的選擇I/O線之間的寫入互連丨96。同樣地，每個1/〇 格194各包括有設於該初級"ο匯流排％的某些線與次級 匯流排3 8的其他選擇I / 〇線之間的讀取互連丨9 $。 如圖15所示，每個I/O格194皆具有一讀取埠2〇〇，以使來 自次級I/O匯流排38的資料經由該讀取互連198而傳遞到該 初級I/O匯流排26上’以及一寫入埠230，以利用相反的方 向使來自該初級I/O匯流排26之資料經由寫入互連196而傳 送到該次級I/O匯流排38上。在其最簡單的實施例中，讀 取埠200包括有多工器204和選擇性驅動器208，其中選擇 性驅動器208的輸入202係被直接耗合於多工器204的輸出 端206上。該多工器204具有多條連接到次級1/〇匯流排38 的不同I/O信號線上之輸入、一般來説，這些1/〇信號線是 次級I/O匯流排38的一掌控結構186之1/0信號線。因此，送 至夕工器2 0 4之輸入係被耗合到個別掌控結構1 $ 6的不同掌 技is號線上’且多工器204經由相關的結構資料而控制， 以選擇性地連接其中之一給定的線。選擇性驅動器2〇8根 據其相關的結構資料而選擇性地驅動具有在其輸入端2〇2 -42- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210'乂297公楚） {裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 鲤濟部中央榡準局員工消費合作衽印製 經濟部中央標準局負工消費合作社印製 A 7 ____B7_ 五、發明説明（4〇 ) 所收到的資料之讀取互連198之一。另一種方式是，選擇 性驅動器208也可被程式化以不驅動任何一個輸出，其中 該輸出被維持在開路、三態的狀態。 讀取埠200的一種變化實施例中，一選擇式閂鎖器/極性 反相電路2 1 0係設置在多工器2 04的輸出及選擇性驅動器 20 8的輸入202之間。該閂鎖器/極性反相電路2 1 〇除了可選 擇性地使極性反相以外尚能致能讀取東料的閃鎖。多工器 204之輸出206係核合至正反相器222、反相器228和多工器 224之第一選擇輸入（經226)的資料輸入端。此多工器224在 其第二和第三輸入端上分別接收正反器222之正常且已反 相的輸出，同時具有一爲反相器228之輸出所驅動的第四 選擇輸入端。該多工器224根據相關的結構資料而使其選 擇輸入端之一搞合至選擇性驅動器208的輸入端202。因此 ’多工器224的結構可決定讀取埠2〇〇是否要提供閂鎖和/ 或極性反相的功能。 爲支持該讀取埠2 0 0内之選擇性閂鎖的能力，正反器2 2 2 接收來自許多源之一的時鐘輸入。多工器212根據其相關 的知式化位元而選擇性地將此時鐘輸入由次級匯流排3 8的 兩條I/O線之一交互耦合出來。此多工器212的輸出能驅動 多工器2 14的兩個輸入’一個是直接驅動，另—個則是經 由反相器2 16而驅動。多工器220乃選擇性地接收來自初級 匯流排2 6的兩條線之一的讀取時鐘。根據其程式化位元， 多工器2 2 0係選擇性地韓合一選出的時鐘輸入，以驅動多 工器2 14的兩條額外輸入，一個是直接驅動，另一個則是 _____ 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公楚) ' ~ n ^ 裝 I 訂 ，·" (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 的 7ί28 A1 — B7 五、發明説明（41 ) 經由反相器218而被反相。多工器214在收到來自該初級匯 流排或次級I/O醒流排的已反相或非反相時鐘信號時，可 根據其相關的結構狀態而選擇性地驅動正反器222的時鐘 輸入。因此，在操作時，讀取埠200在收到來自次級匯流 排3 8的一選擇線之讀取資料時，會驅動初級I/O匯流排％ 之一選擇線。在其另一方面，此讀取埠200每當來自該初 級匯流排或次級匯流排的選擇性反相/非反相時鐘時，可 選擇性地反相通過的資料和/或閃鎖此資料。 寫入埠230係類似於讀取埠200，除了資料是以相反的方 向由初級I/O匯流排26的一選擇線移動到次級匯流排3 8的 一選擇線上以外。多工器234具有許多個經由相關之寫入 互連196而與初級I/O匯流排26的選擇線核合之輸入。該讀 取埠200的一實施例中，多工器234尚具有額外的輸入端， 以硬體繞線成預設的偏向狀態，例如至接地和/或V 。此 dd 夕工器2 3 4根據其相關的結構資料選擇性地使這些不同輸 入之一搞合至其輸出236。此輸出236用以驅動一第二多工 器242的兩個分開輸入端，其一是直接驅動，另一是經由 反相器240而驅動。該多工器242根據其相關的結構提供寫 入資料的選擇性極性反相、並驅動具有此選擇性反相/非 反相寫入資料之選擇性驅動器232的輸入238。該選擇性驅 動器2 3 2具有多個輸出’分別核合至次級I/O匯流排3 8的一 相關寫入掌控結構1 86(圖14)的個別掌控資料線上。此選擇 性驅動器232並根據其相關的程式化位元而選擇性地驅動 具有在其輸入端238所收到的寫入資料的選擇掌控線之一 _____ - 44 - 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公瘦） --- /裝------訂------^ ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央榡準局員工消費合作社印製 A7 ---B7_ 五、發明説明（42 ) 。在一種結構狀態下，選擇性驅動器232不選擇任何輸出 ，並將它們設爲開路、三態的狀況。 參考圖14所示，在操作時，個別I/O方塊18的個別1/〇格 194丨，1942…194p各與I/O匯流排38的對應之寫入和讀取位 元線掌控結構有關，且可能與初級I/O匯流排26的對應的 寫入和讀取路徑結構有關。根據相關的結構資料，該1/〇 格乃選擇性地做爲次級I/O匯流排的肩關位元線掌控結構 之選擇信號線的介面，以選擇初級I/O匯流排26的資料線 結構。該I/O格的數目P係等於或大於一次陣列字元的位元 寬度（N)。因此，一 I/O方塊1 8的外加I/O格可被用以幫助資 料在不同的次陣列之間流動，或能助於執行時鐘再分配或 是其他的資料管理貴任。 參考圖1A和1B所示，爲全球性地服務，每個I/O方塊1 8 可耦合（例如）初級I/O匯流排26的8條資料線至次級匯流排 3 8的相關寫入信號線上，且可使次級匯流排3 8的額外8條 讀取資料線耦合至初級I/O匯流排26的對應信號線上，因 此能在初級I/O匯流排上提供個別的讀取/寫入介面’以用 於個別的記憶體次陣列14。若每一記憶體次陣列丨4被讀取 /寫入耦合至（經由個別的位-元線路徑矩陣22和1/0路徑矩陣 16)次級匯流排38的相關I/O資料線掌控結構186的個別第一 掌控信號線，且該個別的掌控結構之第一掌控信號線係彼 此絕緣時，則每個記憶體次陣列可以經由該次級匯流排3 8 的I/O位元線掌控結構1 86的相關第一掌控信號線而與其他 記憶體次陣列平行或分開地介面。假設每個1/0方塊1 8说 , -45 -______—____ 本紙張尺度適用中國國家標孪（CNS ) A4规格（2丨〇 χ 297公釐） (請先閏讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標箪局負工消費合作社印製 A 7 B7 五、發明説明（43 ) 使來自次級匯流排38的相關I/O資料線的個別第一掌控信 號線之讀取/寫入互連供至初級I/O匯流排26的獨立信號線 ，則該個別記憶體次陣列的讀取/寫入資料介面在該初級 I/O匯流排26上係配置爲彼此平行，使FPMA 10作爲一寬的 RAM功能單元。如本文其他部分所示者，一單一 FPMA内 可能具有多個寬/深RAM結構。 在另一種例子中，FPMA 10的結構如同一深的RAM功能 單元。一單一的I/O方塊（舉例）使次級匯流排38的個別I/O 資料線掌控結構之較上方掌控讀取/位元線分別耦合於初 級匯流排26的相關信號線上。此上方掌控資料線係提供 FPMA 10的所有記憶體次陣列12的全球性介面。因此，每 一個記憶體次陣列12在每一適當獨立的地址化後，使其Μ 個字元（寬度爲Ν)選擇性地與次級I/O匯流排38的資料線掌 控結構之共用的全球性信號線介面。再者，如本文其他部 分敘述者，本文所揭露之FPMA結構將可同時支持多個寬 的和/或深的RAM分隔。

應了解初級I/O匯流排26具有許多個内文和/或掌控性改 變的路徑信號線，以傳遞資料至相關的I/O埠（未顯示）和/ 或一共用積體電路内的其他電路中，或自該電路中傳出。 例如，在前文所述的一種特別的應用中，其中FPMA 10係 與一場可程式化閘極陣列（FPGA)共同作用，一方面FPMA 10的初級匯流排26只是作爲FPGA的I/O匯流排（未顯示）之 一種延伸。另一方面，FPMA的初級匯流排26提供一個只 在其間傳遞資料的介面。因此，在這種應用中，初級I/O __-46-_ 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ (讀先閣讀背面之注意事項再填寫本頁) 裝- 訂 i A 7 B7 五、發明説明（44 ) 歷流排26係交越多工於（未顯示）FPGA的I/O路徑源上。 皇化的資料介面結槿： 在前面所揭示的内容中，次級1/〇匯流排3 8之可程式的掌 控結構186以及必須以兩個自由度等級而提供的可程式化 寫入/讀取位元線掌控結構3〇、32是用以在初級1/〇匯流排 26與FPMA 10的記憶體次陣列12之記憶格的相關行之間傳 遞資料。本文接下來的部分以第一和等二方面描述一種不 同的資料路徑方法’其中次級1/〇匯流排3 8以及以叠置方 式配置的相關讀取/寫入位元線掌控結構30、32可省略該 兩個自由度等級之一，以作爲FPMa的記憶，格之介面。 前文的説明中，參考圖2A、2B、7和8所示，讀取/寫入 掌控位元線結構108/118各包括其各別的MOSFET 154/166 ’以提供相關的較低階掌控信號線之間的選擇性交互耦合 ’而該較低掌控線係分隔於次陣列邊界之間。此外，選擇 性掌控的交互耦合多工器162、164/170、172用以在各個掌 控結構的不同掌控線之間作選擇性地雙向交互耦合。選擇 性驅動器52和多工器54(圖2B)則用以提供個別位元線掌控 結構108/11 8和相關記憶體次陣列的對應内部位元線56/58 之間的各別寫入和讀取介面。 在另一種位元線掌控結構中，中間的掌控信號線可予重 疊，例如圖16之H2。此外，可省略設於較低掌控部分和相 關的掌控交互耦合多工器之間的選擇性交互耦合M〇sFET 。如圖16所示，四個記憶體次陣列丨、122、I%、係分 別與讀取和寫入位元掌控結構108,、118·聯合，以作爲與 _ -47 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） ---\ W-- (請先閱讀背面之注意事項再填寫本頁) +° 經濟部中央標準局員工消费合作社印製 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（45 記憶體次陣列的記憶格之一給定行的資料介面。該讀取和 寫入位元線掌控結構10871 18，各包括四個延展在相關的記 憶體次陣列上之分開的第一掌控部分Hi。第二掌控部分 H2延展在二個連續的記憶體次陣列上，且分別具有跨架於 兩個記憶格上之重叠區（彼此重昼）。第三掌控信號線（讀取 和寫入）H3爲跨架在四個記憶體次陣列上之全球性位元線 〇 如前所述，參考圖2所示，選擇性驅動器5\係選擇性地 將其内部的讀取位元線5 61的資料傳至其相關^ /接近的掌 控結構1〇8丨之分開掌控信號線之一上。因此，如圖16所示 丄選擇性驅動器52所需的輸出數爲4，但對其他實施例而 5也可更多或較少。舉例而言，記憶體次陣列丨&選擇性 地驅動四個不同掌控部分之一送出自其相關的記憶體次陣 列所讀出的資料。同樣地，選擇性耦合器（多工器）54丨 選擇性地將該相關/接近的掌控結構i i 81的四個掌控部分 (一耦合至内邵的寫入位元線58丨上，以將資料寫入於相 關的記憶體次陣列122中。 圖16的位元線掌控結構各包括三個位準的η 1、η〗、H3 掌控性。因爲記憶體次陣列的數目增加之故（如圖ΐ7所示） ’掌控結構的位準也可能增加。在圖17中，有8個記憶體 /人陣列分別與相關的讀取和窝入位元線掌控結構•和 1 1 8 ;|面該掌控結構各具有四個位準的掌控性η 1、Η2、 Η3、Η4。再者，第二Η2掌控部分重疊在另—掌控部分之 上，其重疊區域延伸兩個記憶體次陣列。此外，若次陣列 -48 --------(裝------訂------ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印策 五、發明説明（46 ) «十數和掌控線數再度增加，則會有額外沾山 „ v 0 ^ s可額外的中間性掌控信 唬重®。但是，在另一個實施例中， 都需要如此重叠。 1不疋所有的掌控性 和二B更詳細地説明讀取位元線掌控結構⑽.以及 使漬自圮憶體次陣列124的資料（舉例）被傳送至初級ι/〇資 =匯流排26的一初級1/0信號線（圖15中尚經由選 态208爲之）的相關資料路徑。記憶體次陣列124的—給定記 ^格在每一次相關的定址字元線（未顯示）時被致能，以在 其相關的内邵讀取位元線5 6丨上驅動其中所儲存的資料。 將此資料（當自記憶體次陣列丨％讀出時）傳送到其相關的 I/O方塊I84的I/O格194(圖14)之一讀取埠200,可以不同的掌 控信號路徑達成。對第一掌控位準H1而言，該内部讀取位 元線56丨的資料係經由M0SFET 246而通過反相器244和時 序化至閂鎖器248中，此行爲是當該MOSFET 246的閘極被 一相關的第一掌控性時鐘clkh1致能時發生的。第一掌控 時鐘在每個與讀取記憶體次陣列有關的讀取時鐘出現時產 生（此動作將由後文中有關不同的資料介面結構的第二方 面更完整地説明之）。閂鎖器248的資料乃根據其相關的結 構資料而經由三態反相器2 5 6而選擇性地輸出到讀取埠2 0 01 上。當自該記憶體次陣列124讀出一資料字元時，該每一 個與字元的每一位元有關的三態反相器256則會根據相同 的結構資料而控制。可能的話，第一掌控性時鐘CLKhl， 會如同MOSFET 246對該字元内的其他剩餘位元有關的方 式同時被施加在第一掌控的選擇性耦合器上，當該三態反 -49- 本紙張尺度適用中囷國家標隼（CNS ) A4规格（210X297公釐〉 --------:衣------11------{^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（47 ) 相器256被致能時，讀取資料即會經由讀取位元線掌控結 構的第一掌控信號H1而被傳送到讀取埠200’上。 第二和第三掌控位元線H2和H3分別提供傳送資料至讀取 埠200'的變化資料路徑。反相器250收到來自該内部讀取位 元線56,的資料並使此已被反相的資料分別傳到相關的 MOSFET選擇開關252和254上。MOSFET選擇開關252包含 第一和第二MOSFET元件，各具有串聯耦合於地和相關的 H2位元線之間的通道。該第一 MOSFET元件在每出現第二 掌控選擇結構資料時被致能。當選擇開關252的第一 MOSFET之閘極在每出現第二掌控選擇結構資料時被致能 時，該第二掌控位元線H2則會被放電或是（另一種方式）不 放電，此係根據自内部讀取位元線56 j讀出控制選擇開關 252的第二MOSFET元件的閘極之資料而定。橫跨相關的記 憶體次陣列124之字元寬度的其他内部讀取位元線562, 563...561^各具有類似的選擇開關252，該開關可選擇性將其 資料耦合於對應的掌控位元線結構的各別第二掌控位元線 上。相同記憶體次陣列的每一個選擇開關共用相同的結構 資料，因此，傳統上是合起來當作一個字元的方式致能。 MOSFET選擇開關254對應於選擇開關253且有類似之功能 ，用以當每出現其第三掌控結構資料而被致能時，可根據 内部讀取位元線561的讀取資料而驅動第三掌控位元線H3 。一給定記憶體次陣列内的MOSFET選擇開關252和254係 在每出現相關的掌控結構資料時被選擇性地致能。因此， 三態反相器256和MOSFET選擇開關252、254被視爲能選擇 _-50-_ 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） --------<裝------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A 7 B7五、發明説明（48 ) 性取代圖2B之選擇性驅動器52丨。 第二和第三掌控位元線H2和H3可分別經由個別的p通道 MOSFET元件（選擇性耦合器）而被預充電至高位。（内部位 元線56以及第一掌控線Η1也可以類似的方式被預充電。） MOSFET元件25 8，260能使相關位元線Η2、Η3選擇性地耦 合到一上方供應端，以根據在其閘極端收到的相關第二和 第三掌控信號而充電位元線。該已充電位元線Η2，Η3個 別位元線只要在每出現讀取資料和結構資料時不會經由 MOSFET選擇性開關252和254而放電，則可維持在充電狀 態。在一讀取操作期間，該預充電的FET 258、260被抑能 ，且雜訊抑制MOSFET 262、264被個別的反相器266、273 驅動，除非被一讀取放電操作克服，否則能維持相關的第 二和第三掌控位元線在已充電狀態。該雜訊抑制FET 262 、264的通道上之導通阻抗係設計比選擇開關252、254之 串聯MOSFET之聯合的串接導通（ON)阻抗大，以使該選擇 開關（每個適當的讀取操作）能用以放電個別的位元線H2、 H3，而克服了個別雜訊抑制FET 262、264的電流源之能力 〇 反相器266、MOSFET 268，閂鎖器270和緩衝器272係串 聯設置在該H2位元線和個別I/O方塊1 8的對應I/O格之讀取 埠200'的相關第二掌控輸入端之間。在操作時，一 ram讀 取時鐘驅動一適當的預充電信號序列（如分別驅動MOSFET 258和 260之 PRECHARGEh2*PRECHARGEh3)，以及可能的 話，第二或第三掌控時鐘（分別驅動MOSFET 268和274)，____ ____」51_ 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） I-------f 裝------訂------ (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（49 ) 以使相關的讀取位元線閂鎖至個別的閂鎖器27〇或276中。 緩衝器272/278各根據閂鎖器270/276内的被閂鎖資料，而 分別驅動相關I/O方塊18的第二和第三掌控結構。 也可由經次陣列的位址單元所產生的高階致能而進入位 元線系統。 爲簡化起見，讀取位元掌控結構108’之其他可與記憶體 次陣列12^ 122, 123有關的重疊式第二掌控位元線則不在 圖14中顯示出與例示的第二掌控位元線H2的重疊關係。但 是，應了解這種外加的第二掌控位元線（將於圖17之説明 時提出，但不顯示於圖18中）是存在的.，它與相關的 MOSFET選擇開關一起，以及用以驅動相關I/O方塊的相應 之第二掌控輸入之預充電/驅動電路。此外，應'了解記憶 體次陣列12丨，122, 123如同記憶體次陣列124，具有對應的 反相器244、MOSFET 246、閂鎖器248和三態反相器256， 以將個別的内部讀取位元線之相關的第一位元讀取資料傳 至相關I/O方塊的對應之第一掌控輸入端Η1。接下來的部 分將描述一 I/O方塊18的一 I/O格194之讀取埠200,如何進_ 步地將讀取資料傳送到初級I/O匯流排26的操作方式。 圖18的讀取埠2〇〇·係類比-於如前文於圖ία、1Β、14和15 所描述的I/O方塊18的I/O格194之讀取埠200。（例如與記惊 體次陣列124相關的I/O方塊1 84)應了解各個與記憶體次& 列123，122，12丨有關的I/O方塊183，182，18丨（未顯示）中各具 有相對應的讀取埠200'。三態缓衝器256、280和282能選擇 性地將來自各個HI ' Η2和Η3掌控位元線之資料送至其相 --------{裝------訂------ (請先閲讀背面之注意事項再填寫本頁) -52- A7 A7 經濟部中央標準局員工消費合作社印製 五、發明説明（5〇 ) :槔20。、三態反相器的聯合也可以選擇性地用以 I: : 相同的^力能，如前文有關圖15的敘述中 ^ ’通常琢三態反相器中在每出現相關結構資料時只有 -個被選擇，以經緩衝器284而傳送讀取資料至選擇性驅 動器208之輸入端。該選擇性驅動器2〇8乃根據其相關的社 構資料將其相關互連198的一輸出驅動至該初級卿流 上（圖1A和1B)。 在本發明之此變化的資料介面結構中’讀取資料當自相 關的掌控位元線接收時即被閂鎖至個別的掌控閂鎖器 、270、276中。因此，如前文所提及的讀取埠2〇〇内所提 供的正反器222之選擇性閂鎖能力（如前文有關圖丨5之説明） 將不包括在此變化的讀取埠2〇〇,中。 此外，該變化的資料介面結構能使來自給定記憶體次降 列的資料流到相關I/O方塊的讀取埠中，故能減省流通讀 取資料的一個額外的自由度等級，否則將由位元線路徑矩 陣14的多工器158(圖ΙΑ、6A和7)以及I/O路徑矩陣16的對 應讀取路徑矩陣開關184(圖1A，11和13)提供之。因此， 此變化的資料掌控路徑實施例可以簡化路徑能力（即減少 自由度等級）的代價減少電路的複雜度。 如圖19所示之用以將資料寫入於一記憶體次陣列的另— 種資料介面亦類似於前文如圖1 8所示的用以讀取資料之介 面。一用於記憶體陣列的字元寬度之單一位元包含有：最 高掌控性的一全球性位元線H3 兩個呈重疊關係的中間掌 控性位元線H2，以及四個第一掌控性的本地位元線Η1。 -53- 各紙浪尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） f 裝-- (請先聞讀背面之注意事項再填寫本頁j 訂 ^07128 ^07128 經濟部中央標隼局員工消費合作社印製 A7 ______B7__’___ 五、發明説明（51 ) 這些不同的掌控位元線能選擇性地使相關1/0方塊的寫入 埠230之個別掌控輸出被耦合至記憶體次陣列中。另具有 類似的寫入位元線結構（但圖未顯示），以用於每一個橫跨 記憶體次陣列之字元寬度N的位元。 假設寫入埠230’是與記憶體次陣列124有關的I/O方塊18 4 的給定I/O格194之寫入埠。多工器234可根據相關的結構 資料而被程式化，以選擇性地交互耦合其多個輸入之—至 其相關輸出上。多工器234的此多個輸入196則交互耦合於 初級匯流排2 6之選擇線（圖1A和1B)。多工器2 3 4亦選擇性 地提供一固定輸出。該多i器234之輸出被耦合到一包含 與多工器242聯合的反相器240之選擇式極性反相電路中。 該極性反相電路乃根據多工器242的相關結構資料而選擇 性地反相通過其中的信號。 該多工器242的輸出23 8驅動一選擇性驅動多工器232之 輸入’該多工器232包含有反相器286和288以及三態反相 器290和292。反相器286每當收到來自多工器242的寫入資 料時即驅動反相器288和三態反相器290和292。其中反相 器288的輸出驅動與記憶體次陣列124有關的第一掌控性H1 位元線。該三態反相器290的輸出被耦合至重疊的第二掌 控H2位元線之一。該三態反相器292的輸出則驅動該全球 性掌控位元線H3。 應了解對於I/O方塊（未顯示），例如1 83, 1 82如同將與第 二掌控性位元線的重疊區域相關者的寫入埠230,來説，提 供一額外的三態反相器（未顯示），以致能選擇性地核合到 -54 - 本紙張尺度適用中國國家標準（CNS > A4規格（2丨Ο X 297公釐） (請先閲讀背面之注意事項再填寫本頁} 裝‘ 訂 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（52 ) 該重疊式第二掌控位元線H2的另—條上。此外，一給定寫 入埠230’的結構資料係由所有與相關1/〇方塊之記憶體次陣 列寬度N之剩餘位元有關的對應之可程式源所共享（除了 234以外，因爲路徑並不需比耦合到外部介面還要複雜）。 多工器54根據其相關的結構資料選出來自寫入位元線掌控 結構的一信號線之輸入資料，以將該資料傳至其相關記憶 體次陣列的内部寫入位元線58丨上，相同的結構資料亦用 以在記憶體次陣列的寬度N上架構出相同的多工器542, 543，..· 54n(未顯示）。 在此實施例的另一變化方面，可包括一缓衝器（未顯示） ，以在驅動内部次陣列位元線58丨之前緩衝相關掌控位元 線H2和H3之資料。此類緩衝器有助於減少個別掌控位元 線的節點能力’特別當每個相關的記憶體次陣列皆被建構 使其内部的寫入位元線耦合到相同的掌控位元線（如Η”時 ’如同需提供一用於FPMA之深RAM結構一般。 知作上，多工器234根據其相關的結構資料接收來自其 輸入196之一的寫入資料。此被收到的窝入資料被送至極 性反相電路240、242上，該電路選擇性地根據其相關的極 性結構資料而反相所讀取-資料之極性。選擇驅動多工器 232將此寫入資料前送至相關的第一掌控m位元線，並根 據相關的掌控結構資料而選擇性地將相同的寫入資料分別 送至第—和第三掌控位元線H2和H3中。多工器54接著自 相關的窝入位元線掌控結構的適當位元線中選出寫入資料 ’並將此寫入資料送至其内部的寫入位元線58中。 -55- t紙張尺度適用中國國家標準（CNS ) A4規格（2ι〇Χ297公釐） (裝 訂------f·^ (請先閲讀背面之注意事項再填寫本育) 經濟部中央標準局0貝工消費合作社印製 五、發明説明（53 ) 爲簡化起見，圖 闽19並未顯不與記憶體次陣列12丨，12 , 12 有關的I/O方塊之穹入拎 2 3 & 馬入埠。问樣地，I/O方塊之寫入埠的三 %反相器亦未顯示ψ热姐Μ & ^ LI ^ ^ « 元^2。μ Λ 寫入資料至重疊的第二掌控位 應了解相關記憶體次陣列12ρ 122, 123的 每個多工器54各有其第一掌控信號線m被核合，以接收3來 自相關I/O方塊（未顯示）的對應寫入埠之寫入資料。 本發明的另一變化方面中，記憶體次陣列的每個内部讀 取位元，線皆配合預充電/放電資料傳送計劃，4匕相似於前 述在圖18中所説明的有關第二和第三掌控讀取位元線之預 充電/放電技術。記憶體次.陣列的一定址字線，將能夠根 據與該内邵位元線和定址之字線有關的記憶格之資料内容 而致能選擇性放電一内部位元線。經由提供此種用於内部 讀取位元線結構的預充電/放電結構，記憶體次陣列的内 部記憶格可因此而做的較小，而不需要大的驅動器來放電 或充電該個別的内部位元線。 兔撂供簡化的讀取位元線介面之另一種抓取讀取資料的q 鎖技術: 如圖16、17、1 8A和18B所示，可程式讀取位元線掌控結 構108'使用分開的閂鎖器（例如248、270、276)以作爲每個 掌控位元線與相關I/O方塊1 8之I/O格194之讀取埠200·的個 別掌控位元線之介面。在用以介面記憶體次陣列的另—實 施例的第二方面中’該可程式化讀取位元線結構1〇8，包括 一能省去多個問鎖器之需求的改良式單一閂鎖器替代解決 方式。 -56- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） f 裝 、1τ------i ^ (請先閲讀背面之注意事If再填寫本頁} 經濟部中央標準局員工消費合作社印製 A7 ________— B7__ 五、發明説明（54 ) 參考圖20所示，一 線掌控結構108,能用以傳送 自8個不同的記憶體次陣列l2i，122， 128之記憶格的一給 定行的記憶格中選出的讀取資料，其方式類似於圖17所示 及前文之説明。現如圖20所示，每一次陣列的内部位元線 乃選擇性地耦合到其接近的掌控結構之不同的相關掌控位 兀線上，因此，應了解如前面有關圖2Α、2Β、16和17之敘 述，選擇性驅動器52(或其等效元件）可根據相關的結構資 料而選擇性地將相關的内部讀取位元線56之資料傳送到各 個掌控結構1081的分開掌控位元線之一上。此外，再請注 意如圖20所示，位元線結構108，能提供僅作爲記憶格之一 行（表示可程式化記憶體次陣列的Ν位元寬的一個位元）的 資料介面，且對應的讀取位元線掌控結構1〇8，係以相似的 方式用於橫越記憶體陣之寬度的其他各行。 圖20和21顯示記憶體次陣列 12丨，12 2，…12 8的璜取位元線掌控結構1 〇 81相關的讀取資料 抓取閂鎖庫40〇1，4002…4008。一庫400的閂鎖格4〇、 401r..401N各具有耦合於個別讀取位元線掌控結構ι〇8 1 1〇82··..1〇8Ν’的相關掌控位元線上之掌控輸入。該閂鎖器^ 與時鐘產生器404產生的個-別掌控抓取時鐘4〇8同步，而抓 取相關的讀取資料。該閂鎖庫400的已閂鎖資料則經由互 連401 Γ 40丨2…40\而被前送至個別I/O方塊18的讀取^阜2〇〇| 上。時鐘產生器404在輸入端406處收到讀取計時信號，並 根據相關的掌控結構資料而產生個別的掌控抓取時鐘4〇8 ____-57- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!0X 297公釐） (請先閲讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作杜印製 五、發明説明（55 當收到一給定的掌控抓取時鐘412後，延遲驅動器410則 產生一延遲且反相的抓取時鐘414，該時鐘被送至該時鐘 產生器404，以清除個別的掌控抓取時鐘。因此，該時鐘 產生器404與延遲反相器410聯合，在產生抓取時鐘時提供 —單擊（one-shot)的操作。 參考圖22所示’該時鐘產生器404包含多個正反器418 41 8η·...418Μ，該正反器之時鐘係由個別的AND閘416所驅 動。每一個AND閘416皆具有一個輸入，搞合於一計時讀 取位元線掌控結構4 〇 6的一相關掌控位元線上，以及一根 據相關的掌控結構資料而被驅動的第二输入。因此，該相 關的莩控結構資料可決定產生那一個掌控抓取時鐘4 〇 8， 並由此接收到掌控的位元線讀取資料，並將之閂鎖於個別 的閂鎖庫400内。 舉例説明之’在操作時，AND閘416hl收到來自相關的第 一掌控計時位元線406hl之升緣。假設此特定的AND閘被 致能，則該升緣會被送至正反器418h丨之時鐘輸入端。若 使其資料輸入端定爲高位，則該正反器會暫態爲高 ，在其輸出端408hl送出一高邏輯信號，作爲第一掌控抓 取時鐘。閂鎖庫400接收詨第一掌控抓取時鐘，使該閂鎖 庫400致能’以根據在相關第一掌控讀取位元線上的資料 來更新其内容。延遲反相器4 1 0在收到第一掌控抓取時鐘 的升緣後，將產生延遲的重設信號，此信號再經由互連 414而被送至正反器418}^之重設輸入端，以清除其輸出。 也可應用降緣偵測。 -58- 本纸張尺度適用中國國家標準（CNS )八4規格（21〇χ297公釐） I--------{裝------訂------^ Μ (請先閲讀背面之注意事項再填寫本頁) 經濟部t央標準局一貝工消費合作社印製 五、發明説明（56 ) 該時鐘產生器的-變化實掩例中，正反器418之個別啦 輸入端在每次非同步的-閃賴一結構資料被驅動時，提供 與讀取多工器52(圖2B)和多工器24〇/2〇8(圖15)有關的另 種非同步、聯合的讀取作用。當該SET輸入端被適當驅動 時，正反器418能提供高位輸出，其中閃鎖器之作用如同 通過之元件。對不需要非同步操作的實施例而言，這些 SET輸入不需要在每次相關的非同步一閂鎖一結構資料出 現時即被驅動，因而’可被忽略，或接至固定的位準，以 允許做正常的操作。 圖23更詳細地説明抓^閂鎖器4〇1之給定格。回饋式耦 合的反相器420能提供用以接收和保留資料的初級閂鎖裝 置，多個MOSFET 409作爲閂鎖器420的一輸入之通路操作 。泫MOSFET 409之閘極由個別的掌控抓取時鐘4〇8驅動， 以選擇性地耦合閂鎖器402之輸入，以接收讀取位元線掌 控結構108’的相關掌控位元線之資料。反相器4〇7能提供作 爲個別掌控位元線hl，h2，...h4和閂鎖器420之間的緩衝。此 外’該反相器407具有可改變閂鎖器420狀態的足夠的驅動 能力’亦即’每一反相器皆具有比閂鎖器420的回饋式反 相器較大的電流源出/滲入-能力。最後，在驅動相關1/〇方 塊1 8之讀取埠2〇〇’時，該三態反相器422當在每相關閂鎖結 構資料被致能時會送出表示保留的閂鎖資料之資料。另一 種方式是該三態反相器222係由一簡單的反相器取代。在 操作時’例如讀取位元線掌控結構1〇8|的第一掌控位元線 hi會將資料送到反相器4〇7。此反相器407驅動FET 409的 -59- 冬紙法尺度適用中國國家縣（CNS〉A4規格（2丨Q χ 297公瘦） ---------f 拍衣------ΐτ------( 4 (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（57 ) A7 B7 經濟部中央標準局員工消费合作社印製 相關第一掌控通路的受控通道，使輸出資料表示爲由該第 一阜控位元線收到的資料。該第—掌控抓取時鐘4〇8h i驅 動该第一掌控FET 409之閘極，以致能該FET使第一掌控資 料送至閂鎖器420中。爲抓取該掌控結構1〇8，的其他掌控位 疋線之資料，該個別的掌控抓取時鐘將可同樣地被致動， 取代致能個別的MOSFET 409，以使個別的資料被送至閃 鎖器420中，典型來説，在任何時間只有一個掌控抓取時 鐘被致動’以抓取在抓取讀取閂鎖格4〇丨閂鎖器42〇内之資 料。 爲確定該抓取讀出資料閂鎖庫4〇〇能維蛘在讀取相關記 憶體次陣列12内的特定字元位置内之資料，必須對與沿其 相關的本控位元線傳遞資料有關的讀取抓取時鐘8。 如前文的簡要敘述中，一計時_讀取·位元_線_結構係與記 δ己‘f思體陣列内的記憶格之一給定”假"（dummy)行聯合，而 該計時-讀取-位元-線·結構係與該記憶體陣列内的記憶格 之其他行的讀取位元線掌控結構1〇8，完全相同。但是，取 代在每次可定址的選出位元線信號時，將儲存（實際）資料 閘入至相關的讀取位元線結構，係將一已知的預先載入之 假值（例如1)在每次該相同的可定址的選出位元線信號時， 由一假的記憶格（例如一未顯示出來的硬體連線之記憶格） 進入類似的計時-讀取-位元_線結構中。因此，提供—用於 一讀取計時信號（假資料）之傳遞路徑，該路徑係對應於相 關（實際）字元資料的傳遞路徑。但是，取代使該計時-讀取 -位元-線-掌担·結構輕合於一相關的抓取讀出資料閃鎖 的 (請先閲讀背面之注意事項再填寫本頁} 裝 -丁 . -*-5 60- 本纸張尺度適用中國國家榡準（CNS ) A4規格（21〇χ297公釐） 經濟部卡央標準局員工消費合作社印製 、發明説明（58 中間相關讀取埠200’的方式，該計時_讀取_位元-線結構4〇6 勺不同掌控位元線現被耦合如同時鐘產生器之輸入， 乂達到觸發選出掌控抓取時鐘4〇8的目的。因此，因爲此 對應的傳遞路徑當一给定掌控抓取時鐘被合成時，它的相 1凟取：貝料已沿其對應的掌控讀取位元線而傳遞，經過反 相器407而到達個別的抓取FET 4〇9閘極化通道上。 .4圖24所示的預土電電路同樣地如前文有關圖丨8A和1 8B 之說明可用以預充電讀取位元線掌控結構1 的不同掌控 元，.泉，並用以預充電計時_讀取_位元·線-掌控-結構 的不同手控位元線。多工器Μ]接收來自位址匯流排圖 =)的一相關讀取時鐘分配掌控結構（未顯示）之選擇讀取時 姜里。此多工器432的輸出會驅動脈波延遲單擊電路430。預 无電FET 424爲-個的M0SFET，它能選擇性地將個別的位 凡線RBLhx耦合到一上方電源位應電壓\^上。此吓丁 424 係根據自該脈波延遲電路43〇收到的一預充電信號 PRECHARGE而被選擇性地致能。在—讀取操作期間，且 在收到來自多X器432的_適當讀取時鐘後，該脈波延遲 電路430即會驅動FET 424之問極，此確使該預充電吓丁 424被抑能一段時間，該時.間係對應於由抓取讀出資料閂 鎖庫400的產生器44G(圖2〇·22)所產生的—相關掌控抓取時 鐘408的抓取脈波時期。在此抑能期間， hx的狀態爲高位，則反相器428將會驅動^;= 426的問極，以致能此電晶體，以作爲一上方供應電壓 的高阻抗拉升電阻’如此而抑制了可在讀取位元線上被= (請先閱讀背面之注意事項再填寫本頁) •t 裝------訂 ^ n n n n n I» ·

經濟部中央標準局員工消費合作杜印製 五、發明説明（59 ) 取的雜訊，預充電被抑能的時間等於或大於讀取時鐘的致 動邊緣以及接下來的抓取時鐘之抑制邊緣所定義的時間。 此時間較抓取時間還要長.β與一放電相關位元線路徑^計 時位元線的抓取時鐘之相依性乃根據抑制電路所能保證的 位元線穩定性’而停止預充電時間而定。 雜訊抑制FET 426之通道ON阻抗應夠大，以使得在—讀 取操作期間，當個別的記憶格驅動其相關的讀取位元線時 ，可改變該相關掌控讀取位元線的狀態。例如，若—給定 的記憶格讀取提供一邏輯1給RBLhx，則反相器428將此1反 相，並輸出0，以保持PFET 426於其雜訊抑制狀態。相反 地’若記憶格讀取提供一 〇，則相關的掌控位元線之電流 透入（sinking)能力（即圖18A的開關252，254)會大於雜訊抑 制FET 426的電流源出（sourcing)能力，使得讀取位元線被 拉至一邏輯0的狀況，其中反相器42 8使其輸出爲高。該抑 制FET 426的閘極接收反相器428之高位輸出，而抑能其通 道。應了解也可使用類似的預充電電路，以預充電記憶體 陣列之字元寬度的所有位元有關的位元線掌控結構之掌控 位元線。 參考圖25所示，預充電電路」糸一體成形於抓取讀出資料 閂鎖401之閂鎖格内。此外，額外的選擇PFET能提供選擇 性的ΟΝ/OFF預充電致能功能。一初級MOSFET 424之通道 係串聯設置在一預設電壓源vdd和相關的讀取位元線掌控 結構108,的第一掌控位元線hi之間。此初級的預充電 MOSFET 424之閘極是由第一掌控預充電信號 62- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------f 裝------訂------ί红 ί請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 發明説明（60 , PRECHARGEhl驅動。—次級的預充電M〇SFET 434之通道 係與該初級MOSFET 424串聯設置，且其閘極係根據相關 的第一掌控預充電結構資料（由包圍χ之圓表示）而被驅動 。反相器407使收自第一掌控位元線Μ的資料反相，並據 此驅動該初級雜訊抑制FET 426的閘極。此初級雜訊抑制 FET 426(類似於前述之FET)能在該預充電m〇sfet 424因 爲在一4取操作時，於每一第一掌控位元線出現時被抑能 的期間内’抑制第一掌控位元線hi的雜訊。次級抑制fet 436可選擇性地根據相同於驅動次級預充電FET 424之閘極 的第一掌控預充電結構資料而產生預充電電路的雜訊抑制 功能。閃鎖格401的其餘部分則以如前文有關圖23的敘述 之相似方式操作。 在一讀取週期操作期間，另一種讀取位元線結構及其相 關的抓取讀出資料閂鎖器的作用方式如下。可程式化的記 憶體陣列接收一讀取時鐘的一工作邊緣，該邊係在每出現 地址匯流排28的適當結構的讀取時鐘分配掌控結構時被分 配到不同的記憶體次陣列位址單元20以及相關的預充電電 路之多工器432中。因此，該預充電電路能如前所述之方 式驅動個別的掌控預充電電晶體，以致能讀取資料之傳遞 ，並致能自相關的掌控位元線抓取資料。經由位址單元2 0 作適當的位址化及使其相關的讀取時鐘同步化的方式能可 定址式地致動一個有效字線，以在該字元的資料被閘入而 被向下傳遞到個別的讀取位元線結構的同時，得選擇該陣 列的一給定字元。在此同時，該可定址的選出字線致能相 -63- 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） --------f 裝-- (請先閣讀背面之注意事項再填寫本頁)

•II 經濟部中央標準局員工消費合作社印製 五、發明説明（61 ) 關字元的一假的（或計换、A __ y. . _ 呻）位兀，以由該次陣列的相關計時_ 位疋-線-掌控結構的— - , ^ ,〗掌控叶時位元路徑下送一個有 效的邊緣暫態（計時作妹 ， 4 乜唬）。由孩給定字元及相關的（假資料） 計t戒讀出的（實際）資料被下送到（平行方式）個別的位 凡線結構（對應的掌控路徑上。舉例説明，假設該可程式 7憶體陣狀架構能使用該讀取位元線結構的一第一掌控 ^準h卜料時·位元·線·結構亦可被架構來使用—對應的 第掌栓位元，桌h 1。因此，在一讀取操作期間，讀取資料 會向下’"1至一次陣列12的—内部位元線％(圖2B)，並流經 相關的路徑結構以耦合到和向下傳遞到一第一掌控讀取位 凡線111上。同樣地，計時（假的）資料亦會在一對應的假結 構上/專遞。此計時資料是由相關字元的一額外的硬體連線 (或是預負載式）記憶格經由一對應的路徑結構和向下經計 時-位几-線-結構的一對應掌控路徑而被閘入至一類比的内 部计時位元線56上。因此，計時資料本質上與實際資料（ 由已定址字元讀取者）到達閂鎖庫4〇〇的不同閂鎖輸入端的 同時亦到達抓取時鐘產生器404(圖2 υ。產生器4〇4收到該 计時k號後，此計時信號的升緣會觸動產生一適當的掌控 抓取時鐘408，以致能該閂鎖庫4〇〇的個別格401(圖23)之對 應的掌控FET 409 ’來抓取進入個別閂鎖器42〇的字元資料 。接下來’由抓取時鐘產生器4〇4所產生的相關掌控抓取 時鐘會被饋回（經由脈波延遲方塊401)到抓取時鐘產生器 404的回饋輸入端4 14上，以清除個別的掌控抓取時鐘。此 後，即恢復個別預充電電路的預充電操作，以致能個別掌 -64 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐)

--J 二衣------1T------i ^ (請先聞讀背面之注意事項再填{¾本頁) 經濟部中央標準局負工消費合作社印製 A7 _______B7 五、發明説明（62 ) 控位元線的預充電作用。 在如上於圖18A，I8B，19和20中所描述的FPMA10的另 一種資料介面結構中，應注意首先描述的實施例中，次級 I/O匯流排38(圖1A和1B)和相關的讀取/寫入位元線掌控結 構30/32必須是重疊的，因此，如圖丨八和1E所示，並不需 使狀態機器存取埠24具有兩個分別用於次級讀取埠交互耦 合38’和讀取位元線交互耦合3〇ι的分開之讀取埠。取而代 (者’用於此變化的資料介面結構之FPMA實施例的狀態 機器存取埠24將只需要一個單一的讀取埠，以與單一讀取 位元線掌控結構耦合。 在雨文有關圖1A，1B，2A，2B，3和4所述的實施例中 ，個別圮憶體次陣列12的記憶格48具有分開的，，寫入"和，，程 式化"（初始化）存取。因而，每個記憶格48皆需要_個分開 閘化的寫入輸入M0SFET 82以及分別耦合於内部的寫入位 兀線58和程式化位元線pBL的分開閘化的可程式化輸入 MOSFET 78。 位址單元： 參考圖1A和1B所示，FPMA 1〇的位址化路徑最初是沿位 =匯流排28而進行。位址單元2〇可決定那一個次陣列^被 足址，以及在特定記憶體次陣列内那些個別的字線被存取 以运出或接收資料。參考圖26A、26B和26C所示，每一個 位址早7L 20各包括一讀取解碼器部分296和一寫入解碼器 邛刀306。多工器318和信號極性反相電路316用以決定由 該位址匯流排28的那些位址線接收位址資料，以及其極性 W尺度適用?國國家標 --------(裝------訂------ί線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（63 ) 爲何。反相器3 14、預編碼匯流排3丨2，3丨2，和AND閘3 i 〇、 310’提供一標準的位址解碼電路，該電路係根據在個別的 極性反相電路316的多工器之輸出端上所提供的相關讀取 (3 20、322)/寫入（324，326)位址，以致動個別的多條讀取/ 寫入字線298/300中的一特定讀取/寫入字線。反相器中也 可省略反相器320，但保留反相器322。 爲了致能自多個讀取字線298選出一讀取字線，該讀取 解碼器296的較高階位址解碼器3〇8必須接收用以致動較高 階位址線72的適當位址資料。該較高階位址解碼器3〇8於 高讀取位址輸入端322接收由位址匯流排的選出線所提 供的位址資料。多工器3 18決定以那些輸入端接收此高階 位址資訊。極性電路3 16被程式化（每出現相關結構資料時） ，以建JL 一特別的高端位址，並經此位址可選出較高階的 位址線72。一旦收到此適當的高端位址，且經由相關多工 器318和極性電路31$而傳遞時，該較高階位址解碼器3 〇8 會經由線72而提供一高位址致能信號，以致能解碼器and 閘310。如圖1B和26A所示，來自個別位址單元2〇的較高階 位址線72係被耗合至個別記憶趙次陣列的相關之較高階位 址線72上。 - 參考圖2B所示，該線72上的高位址致能信號會致能相關 的記憶體次陣列12的選擇性多工器52，以當自該線72上讀 出資料時能將此讀取資料傳遞至相關的讀取位元線結構上 。例如’當FPMA 10或其一部分被建構以提供一深ram功 能時’該高階位址解碼器部分3〇8將各會具有其個別的多 -66 - 尽紙浪尺度適用中國國家標準（CNS ) A4規格（210x297公釐 (請先閲讀背面之注意事項再填寫本頁) 裝·

*1T 經濟部中央榡孪局員工消費合作社印製 A7 B7 五、發明説明（64 ) 工器318和極性反相電路316，其結構可經不同的和獨一的 個別高階位址資料而致動個別的高階位址信號線72，使得 每個記憶體次陣列可與其他的記憶體次陣列無關的方式被 選擇性地致能《另一種方式爲若該FPMA 10或其一部分被 建構以提供寬RAM功能（即記憶體次陣列12是側接側方式 並聯）’則位址單元20的個別讀取位址解碼器296的每一個 南階位址解碼器308的架構方式使每一個別的多工器3 18和 極性反相電路316可由一相同的高階位址予以定址。該高 階位址解碼器3 0 8的多工器3 1 8可改以另一種方式架構，以 由已知的DC輸入選出輸入，以能在所有時間皆能致能或 改以抑能高階位址化作用。舉例而言，當記憶體次陣列欲 以如分開的獨立記憶體單元的方式操作時，係希望該高階 位址化作用被連續致能。 施加在讀取位址解碼器的低階部分之位址輸入320的數 目係等於需填滿其相關記憶體次陣列12的Μ字元的數目。 因此，Μ個AND閘3 10能選擇性地驅動個別的河讀取字線 290。另一方面’高階位址輸入位元322係對應於被獨特地 位址化的Z個記憶體次陣列12所需的位元。在本發明的一 簡化實施例中可省略該讀取位址解碼器296的低階線32〇之 選擇性極性電路3 16 » 寫入位址解碼器306在每一個別的高階位址化308'時以及 其餘的低位址化解碼器部分的作用方式係類似於讀取位址 解碼器296。但是’低階解碼器部分的and閘3 10'以及預編 區流排3 12'包括兩個額外的次級信號線，以用以實施重設 _____ -67- I— I n I ( II ~~ 訂 ^^ (請先閱讀背面之注意事項再填寫本頁) 5 c j ί ^ a 田 T ··' 麟 * 公 經濟部中央標率局貝工消費合作杜印製 A7 ----*---— —_______B7 五、發明説明（65 ) ' " —-- 寫入致此和時鐘操作。該高階寫人位址解碼器则接收 來自高寫入位址輸入端324的相關高寫入位址化，而接收 高階的位址化資料，以選擇性地致能相關的解碼器娜閘 31〇’，而低階窝人位址化解碼器部分接收來自低窝入位址 輸入端326的相關低階位址資料。再者，各個多工器318，以 及極性電路3 16’可決定由位i止蔭流排㉝幾條位址線以 及什麼極性來接收相關的位址資料。在上述的寫入位址解 碼器的簡化實施例中，並不具備與線326相關的窝入位址 解碼器306的極性反相電路316，此外，該位址解碼器可以 許多已知的技術之-製作。而該反相的和非反相的位元線 係可在預編碼的匯流排312·上取得，AND閘31〇，能提供用 來選擇一給定位元線300的標準式解碼電路。 參考圖26C所示，重設線302用以驅動如圖^和2八所示之 其相關的記憶體次陣列12的重設輸入端。多工器334可決 定由那些輸入端328接收一重設信號。另一種方式是，多 工器334也可選擇一已知DC位準的輸入。極性修正電路336 能決定欲與重設信號有關的極性。 預編碼匯流排3 12’的其餘線是由AND閘33 8所驅動。該 AND閘338接收兩個信號、-一時鐘和—致能信號。時鐘信 號當由一相關的多工器和極性反相電路選出時，會經由時 鐘輸入330的一給定輸入而由位址匯流排28接收。該致能 信號當由一相關的多工器和（選擇的）極性轉換電路選出時 ，會經多個致能輸入3 3 2之一’而自位址匯流排2 8接收。 該相關的時鐘或是致能多工器其中之一以及相關的極性 ____-68- 本纸張尺度適用中囷國家標準（CNS ) A4規格（210X297公康] f裝 訂------ (請先閱讀背面之注意事項再填寫本育) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（66 ) 反相電路可被程式化以連續地致能或抑能相關的閘 338。抑能該AND閘338能防止在相關記憶體内作寫入功能 ’以防止其内的資料錯誤’並且僅提供FPMA之讀取作用 。該寫入時鐘信號被致能一足夠的時間，以致動一给定的 寫入丰..泉，並致此資料被傳送到記憶體的相關位址字元位 置上對此寫入解碼器306的另一種實施例中，係在and 閘338的輸出與解碼器and閘3 10'之間設置一單擊（未顯示） ，以在每個寫入及致動信號時，因被aNd閘338予以適當 致動而提供具有足夠的寫入期間之一單擊脈波。 在一種應用中’該致能信號被驅動來提供FPMA的個別 位元寫入程式化之用。例如，當FPMA或是其—部分係以 個別記憶體次陣列以側邊接側邊的方式架構時（即深度 RAM) ’則要求一次只有一個字元接收寫入資料。因此， 用以接收相關字元程式資料的特定記憶體次陣列12則會在 它的每個相關致能輸入332時被選擇性地致能。另—種方 式則爲與該致能輸入有的多工器可被程式化，以全時地致 能AND閘3 3 8的一輸入。 在前述實施預充電位元線結構的實施例中，讀取解碼器 296可具有一讀取時鐘，以作爲一外加的輸入，該時鐘係 源自於類似於讀取解碼器的位址多工器電路。此讀取時鐘 亦可被保持於工作狀態以實施非同步功能。 時鐘單元： 如前文所述，本發明之場可程式化記憶體陣列1〇之架構 方式可以LIFO/FIFO或翻轉模式操作，其中在翻轉模式下 -69- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝.

、1T 經濟部中央標隼局貝工消費合作社印裝 五、發明説明（67 ) ，：、同的記憶禮次陣列12的字元以堆疊方式使用。在LIF0 的操作模式下’資料是以與放置在堆叠上之順序相反的順 序自堆叠中取出，即後進先出。在酬操作模式下，資料 疋以與放置在堆叠上的相同順序自該堆叠中取出，即先進 先出。在翻轉的操作模式下，堆叠之存取則是經由一特別 的字窗提供，其中當資料被移至堆叠内時，該堆叠的資料 則依序地通過該存取窗。當資料之位移發生在該堆昼内時 L在此堆疊上方的資料會被轉到該堆疊的底部。相反地， 若堆疊的轉動爲相反的方向，則該堆疊底部的資料會翻轉 至堆叠的上方。如圖1A和1.B所示的時鐘單元22，22 22 各與記憶體次陣列12ρ 122，··.12ζ聯合，以產生二二讀‘ /寫入時鐘，並用以保持堆疊前進或降落的軌跡。 參考圖27Α、27Β及27C所示，日元22包括推入時鐘 分裂器340以及拍出時鐘分裂器，每一個時鐘分裂器皆具 有一個輸入多工器，以接收來自分別連接到位址匯流排Μ 的可獲得位址線之個別次組的不同的時鐘輸入端之一的選 擇時鐘信號。應注意，位址線可包含類似於前述之讀取和 寫入位元線掌控結構的掌控結構。分裂器341當由其相關 的多工器選出時接收一時鐘信號’並由此單一的時鐘輸入 產生兩個非重疊的第一及第二相位推入時鐘脈波。施於此 分裂器34 1的結構資料能致能選擇性地極性修正（選擇式）進 入的時鐘以及致能模式的選擇，以迫使該兩個輸入時鐘進 入一個不正常的情況。在正常操作時，推入時鐘分裂器 340各經由個別的互連373和374而提供第一及第二相位推 -70- 本纸張尺度適用中國國家標準（CNS ) /\4说格（210X297公釐） {袭------1T------ί 線 (請先閱讀背面之注意事項再填寫本頁) B7 五、發明説明（68 ) 入時鐘信號給其相關的記憶體次陣列12(如圖2A)。同 ，拍出時鐘分裂器3 4 2係可程式化的以分別經由拍^ ^ 輸出376和378而提供兩個非重疊的第一和第二相位拍 鐘脈波給其相關的記憶體次陣列12。如圖2B及前文所述時 設於相關記憶體次陣列的個別記憶格之間的各個推入=， 出時鐘脈波驅動轉換格50則用以致能在記憶格之間 = 之垂直位移。 竹 孩時紅單位22亦包括額外的電路，以維持對"具體的" LIFO/FIFO操作模式中㈣的增量及減量軌跡。在該 LIFO/FIFO模< 中，’請實際上是以如前文所述的方式^ -堆昼内垂直傳送’或者在另—實施例中，該電路可用來 維持一，，邏輯式"LIF〇/FIF〇操作模式下的位址化順序的軌 跡。在該，，邏輯式"LIF〇/FIF〇操作模式中，指示器維持該 堆叠内置放資料於何種位址位置上之軌跡，以及自該堆叠 内的那一個位址化位置取出資料的軌跡。因而，在此"邏 輯式"操作模式下係利用在每個個別指示器定址的正常讀 取/寫入資料轉換的方式資料傳入記憶體堆叠和自記 憶體堆疊傳出’而不需使資料在其内做垂直位移。 經濟部中央標準局員工消費合作社印製 寺鐘早元22的计數系統必須包含兩個位址計數器352 、^52·和兩_個邊界暫存器354、356。對具體的UFO/FiF〇操 作杈式而言，計數器在每次個別的推入和拍出時鐘脈波時 被更新。位址计數器352在經收自多工器344、346的個別 初始信予以適當觸發時，可接收來自時鐘控制單元348的 個別增量或減量信號。在此具體的操作模式中 本纸張尺賴财目 A7 B7 經濟部中央標準局員工消費合作社印製 五 '發明説明（69 ) 這些多工器344、346當由拍出和推入時鐘分裂器μ〗、 340產生拍出及推入“號時，選出個別的拍出及推入信號 。然後計數器352内的資料被拿來與邊界暫存器354或356 的資料比較，以確保防止堆疊溢流。此資料的比較是由位 址比較器3 5 8提供之。若出現—溢流的情況，則該位址產 生器358會產生一個適當的溢流旗標，此旗標乃經一相關 的驅動多工器360被送至位址匯流排28的一個選擇線上以 傳出FPMA之外。 多工器350和3501能致能使來自位址匯流排28的適當重設 信號被選擇性地耦合於個別的計數器352和352,上。當收到 一重設信號時，相關的計數器使其内部的計數被重設到如 同孩計數器内的個別負載暫存器中所程式化的預設負載値 。计數器内的這些特別的内部負載暫存器在FpMA的提升 (boot-up)結構期間係程式化爲具有給定的負載値。 對於邏輯式LIF0/FIF0操作模式而言，該位址計數器352 、3521的操作如同位址指示器，用以指示個別的記憶體次 陣列的窝入和讀取位址位置。在LIF〇操作模式下，計數器 352用以提供與使資料送入記憶體或自記憶體接收给資料 有關的凟取和寫入位址。當時鐘控制單元348經由多工器 344而接收到一個減少指令時，它會通知位址計數器352減 量其位址暫存器。此外，時鐘控制單元348產生一適當的 讀取信號，此信號係被送至位址匯流排28的選擇線368上 ’或者經由相關的選擇性驅動多工器381而被送至1/〇資料 匯流排之一。在將資料寫入堆疊時，另一種方式是多工器 -72- M民張尺度適用中國國家標準（CNS ) A4規格（210x297公着） --------(裝------訂------ί奴 (請先聞請背面之注意事項再填寫本頁) A7 B7 207128 五、發明説明（7〇 346接收來自位址匯流排28的一選擇線之增升指令，並將 此增升指令傳到時鐘控制單元3 4 8，因而該時鐘控制單元 348將一個增量信號前送至位址計數352以及經選擇性驅動 多工器380而送出一寫入信號至位址匯流器28的一線上。 選擇性驅動多工器362則選擇性地使計數器352的個別LIFO 讀取/寫入位址送至該位址匯流器2 8的選擇線3 64上。 應了解時鐘控制單元348，3481能提供個別的增量或減量 信號之間所需的計時，以及相關的寫入和讀取信號，使得 各個計數器的適當讀取/寫入位址會以與相關讀取/寫入信 號適當同步的方式出現在位址匯流排上。 對邏輯式FIFO操作模式而言，係需要兩個位址計數器， *十數器352用來指示將資料寫入堆叠的位址，另一計數 器352’則用來保持自那些可定址的記憶體位置取出資料的 軌跡。當資料被寫入該堆疊中時，時鐘控制單元348經由 多工器346而收到一增升指令，因而信號位址計數器3 52增 量其位址計數。時鐘控制單元348並額外的產生及送出一 適當的寫入信號至相關位址匯流排28的選擇線上，或者另 一種作法是經由選擇性的驅動多工器38〇而送至1/〇資料匯 流排。當自該堆疊讀出資料時，時鐘控制單元348·則經由 多工器346’而接收一增升指令，並因而經多工器382以及選 擇性驅動多工器3 8 1送出一讀取信號至位址匯流排2 8的一 選擇線上。因此，計數器352乃提供用以使資料寫入堆叠 中的指示器位址’而計數器352,則提供用以自該堆疊讀出 資料的指示器位址.。 f 裝 訂 ^.^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標進局負工消費合作社印製

A7 A7 取 另 制 單 較 經濟部中央標準局貝工消費合作社印製 358 器 本 (例 由 器 式 五、發明説明（71 ) 多工器382係根據是否選出UF〇或FIF〇操作與 時鐘控制單元348或348,何者接收㈣取錢。在LIF0操 作中，時鐘控制單元348接收增升及減少兩個指令，而 t器352則提供讀取和窝人兩個指令，以用以自記憶體^ P列漬出以及寫入該次陣列的動作。在nF〇操作中，它是 -個分開㈣址計ms供讀取幻止以及 位址的一分開的時鐘控 „ β賈耳 刊平兀。因此，多工器382被程 式化爲另一種狀態，以自時鐘控制單元348，而非348選出一 個讀取信號。 。。右在-FIFO的操作模式下，们止比較器358會比較計數 器352的位址以及計數器352,的位址，以確定一位址（讀 或是窝入）不會侵占到其他的位址。若有一位址侵占了 :位址，則位址比較器358會使其—輸出耦合回時鐘控 早元348和348’，以通知發生了 一溢流的情況，此時時鐘 元可被抑旎，以防止堆疊受損。該位址比較器3 5 8亦比 個別的計數器相關的邊界暫存器354或356的位址。當一 定的位址計數器到達一相關邊界値時，此位址比較器 曰產生一適當的旗標，該旗標再經一選擇性驅動多工 360和線366而被送至位址匯流排28的一條選擇線上。在 發明之一特定實施例中，該旗標被傳遞到外部電路中' 如一架構的FPGA)，該電路接著確知此邊界情況，並經 多工器350或350’而提供一重設信號到適當的位址計數 3 52或3 52’上。依此方式，該堆疊可以在FIF〇的操作模 下重複週期。 -74 本紙張尺度適用巾gl|家標準（CN'S ) A4規格（210/297公楚~ --------( 裝------訂------ (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 -----------B7 五、發明説明（π ) 應 >王意每個記憶體次陣列12最好能配有一時鐘單元，或 者在另-種實施例中設有幾個時鐘單元，此雖使其使用彈 性降低，但可節省元件和面積的成本。因此，每一個記憶 體次陣列内皆可架構有一分開的LIFO或FIFO單元。但是: 對記憶體次陣列之聯合來講，只需要至少_個此類時鐘單 疋。由此可見，位址計數器和相關的邊界暫存器具有足夠 的位7L數，以能完全地地址化包含所有z個記憶體次陣列 之堆疊。 … 時鐘單元本身可以經由結構資料而建構，以支持多工陣 列大小（π個字元）。此包拾程式讀取/寫入位址比較系統（ 例358)的能力，該系統僅比較永久的位址位元，並使適當 數目的位址位元閘入FPMA的位址匯流排内。 狀態機器存取琅： 參考圖1A ' IE、28A和28B所示，狀態機器存取埠24能 對FPMA做變化的直接存取。在—特別的應用中，一已知 FPGA的 '纟α構邏輯之狀態機器以一高速緩衝存取器的方式 存^記憶Μ列以儲存程式化資料，&資料接著將由狀態 機咨取出，以再程式化場可程式化的閘極陣列的不同源。 正反器398閂鎖自場可程式化記憶體陣列1〇讀出之資料， 並將此閂鎖資料輸出到狀態機器讀取埠386上。在本發明 的-特疋實施例中（其中FPMA 1G包括有讀取位元線交互核 合30,以及次級I/O交互耦合381兩者），多工器392能選擇性 地耦合該正反器398，以自兩個交變路徑之一讀出資料。 因此，當FPMA以如上所討論的方式使用於1?]?(}八結構高速 ---- -75 - 本絲尺度樹嶋標 (請先閲讀背面之注意事項再填寫本頁) 裝i

、1T A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（73 存取缓衝之存取時，相關的高速存取緩衝記憶體次陣列不 需被限制在具'體相鄰的記憶體次陣列^丨上。事實上，例 如記憶體次陣列122, 123，...12z可被建構成作爲高速緩衝存 取記憶體，其存取的方式是由可變化的次級I/O匯流排38 經由次級讀取埠交互耦合38'而提供。在本發明的另一實施 例中’其中次級I/O匯流排38以及讀取位元線掌控結構30 係彼此重疊（如前文有關圖16-19和20-25之敘述），可省略 多工器392，且正反器398的輸入將可直接耦合到另一個實 施例的讀取位元線掌控結構中。 當經該狀態機器讀取埠而讀取FPMA 10(圖1A)之資料時 ，會有一位址出現在狀態機器存取埠24的位址埠（圖1E和 28B)上。選擇性驅動多工器396將此位址資料經由位址互 連28’而前送至位址匯流排28的選擇線上。接著，在多工器 讀取埠的實施例裡，已定址的場可程式化記憶禮陣列的讀 取資料將如多工器392所選擇者而被通過該交變路徑之一 ，且在正反器398的輸入端被接收。然後經由閃控輸入384 而施加一個讀取閃控於該正反器上，以當該讀取資料自場 可程式化記憶體陣列取回時抓取該資料。 爲能經由該狀態機器存取埠24而將資料（例如初始資料） 存入FPMA，例如該FPMA的狀態機器（未顯示）將使資料出 現於该程式化位元線互連3 3 8上’此資料可再經位元線互 連394而耦合至FPMA 10的程式化位元線交互耦合36，上。 如前所述’該程式化位元線匯流排36當記憶體次陣列已被 根據相關的程式字線而定址時’會直接存取記憶體次陣列 76 表紙張尺度適用中國國家標準（CNS ) A4規格（210X297公慶 I ^裝------訂------^線 (請先聞讀背面之注意事項再填寫本頁) ^128 A7 B7 經濟部中央橾準局貝工消費合作社印製 五、發明説明（μ ) η的記憶格48。因此，以標準的位址解碼電路 碼相關的程式位址，並且驅動選擇程★儿a '' m 武化字線302(圖1B以 及圖2A和2B的PWL) ’以致能資料被傳 碍运到所需的記憶格 48内。 非同步讀取: 本發明致能以上所揭露的同步操作之實施例之表示4下 〇 在非同步的模式下’内部的讀取位元線網路（並不需爲 一單一匯流排）被預充電，給定如前所描述的過程，並當 以適當信號控制時，以圖29之方塊506表示。當於次陣= 124的記憶格上接收一生效的字線信號後，記憶格資料即 會被閘入該内部的讀取位元線網路506中。該格資料將使 此内部匯流排之預充電放電，或是限制其預充電之値（該 格的輸出可以任一方向驅動）。此内部網路上的値係經由 裝置502而予以反相，該裝置502提供一輸出信號5〇3，而 與上方的掌控位元線H2、H3做來源式連接。在架構以使 用資料匯流排的第一位準掌控性Η1的陣列中，裝置5 〇 〇 (圖 30)則提供其輸入與輸出Η1之間的傳輸。該裝置500爲一個 三態反相器，具有分開的r Ν和Ρ傳輸選擇閘（CNTL (Ν)和 CNTL (P))以及堆疊順序相反的NFET和PFET，以能在非同 步模式下使H1的輸出電容最小。503與H1之間連接的三態 控制能產生下列眞値表’其中SEL乃是一負貴允許使次陣 列與此掌控性連接的結構位元、AS YNC爲一可決定讀取模 式是否爲非同步的（1)或同步的（〇)之結構位元’和1'10八爲 -77 本纸張尺度適用中國國家標準（CNS ) A4規格（210Χ 297公潑） --------f -裝------訂-----k線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（75 ) 解碼後的高階位址線（1爲有效，0無效），（熟於此藝之士應 了解邏輯具有上述輸入SEL、ASYNC和HOA，具輸出 CNTL (N)和CNTL (P)可以多種方式實施。 AYNC SEL HOA CNTL (N) CNTL (P) 説明 0 0 0 0 1 HI未被選擇 0 0 1 0 1 HI未被選擇 0 1 0 1 1 叼步模式只致能N堆疊 不管HOA 0 1 1 1 1 同步模式只致能N堆疊 不管HOA 1 0 0 0 1 H1未被選擇 1 0 1 0 1 Η1未被選擇 1 1 0 0 1 非同步模式，ΗΟΑ未生效 1 1 1 1 0 非同步模式且ΗΟΑ致能 bidi驅動 由上表可知，在非同步模式下，資料將可經由500的N堆 疊520而傳送，該裝置500的位元線H1之可能放電乃依資料 値而定。與上方掌控性之連接是經由N-堆疊裝置252和254 達成，且其預充電是經由258和260完成，如前面章節所描 述的方式爲之（本實施例t並未説明上方掌控性無非同步 能力，但此情況亦是可能的）。 沿506、HI、H2、H3傳送的資料可以被閂鎖在抓取閂鎖 庫400上一段給定的抓取時鐘，此時鐘是以如上所述之方 式，使用計時讀取位元線資料以抓取時鐘產生單元導出。 對非同步操作而言，方塊504和506内的預乞電裝置係經 _-78-__ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ 裝 訂------^ ^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（76 ) 經濟部中央標準局兵工消費合作社印製 由結構位元而被關閉。由記憶格次陣列傳遞的資料由裝置 502反相。依前述所定義的方式伴隨適當的8肛和async 設定給定一有效的高階位址，該裝置5〇〇能提供_個三相 介面，其位元線掌控H1傳送任何極性的資料，無須預充電 (因此在非同步模式下限定缺乏預充電的情況下，可以容 忍較長的延遲）。如前文所討論的抓取時鐘產生電路當經 結構位元而控制時，可經由一設定腳而被迫致不工作，而 允终以一非同步的方式使資料由一内部位元線或是Hi經閂 鎖電路而傳遞。在本文所述的實施例中，上方位準掌控H2 和H3並不設計有非同步操作，因此，在牝模式下，方塊 252和254將不會經結構位元而被致能，雖然在另一種實施 例中’也有可能以較高的掌控性配合非同步操作。 亦應注意在次陣列内的内部讀取位元線網路可以是此次 陣列内的一個雙層的通訊網路，其第一層連接16個記憶格 ’且終止於一類似於500的結構中，其閘化控制由asYNC 以及位址區内的一内部xl6解碼線提供，以及以相似於如 方塊504所描述的方式控制其預充電，和其第二層連接該 第一層的終點’並且提供與5〇6和5〇2之連接。 因此’本文已描述者爲一種場可程式化記憶體陣列，該 陣列之肯送一辑土羞羞、深迗AM功能、多重RAM 、LIFO/FIFO功能j及翻轉能力。 ---------— 此外’本文所揭露之場可程式化記憶體陣列可作爲用於 諸如一場可程式化閘極陣列的外部電路之本地高速緩衝存 取器。

(請先閱讀背面之注意事項再填寫本頁) 裝. -5°

A A7 B7 '發明説明（77 所揭露的相關記憶體次陣列之記憶格具有多個輸入和多 個輸出’亦具有選擇性的相關轉換電路，以提供變化實施 例中的串聯掃描或垂直位移的能力。 馬能支持場可程式化記憶體陣列之記憶體次陣列的不同 配置，已揭露不同掌控性的可程式化資料線結構及相關的 路㈣，以將資料傳至該場可程式化記憶體陣列的記憶格 ’或自其中傳出。 本文亦揭示能多能適當的位址解碼的可程式化仿 ’咚^記憶體配置和功能。亦揭露可產生時鐘俨 單元τ^Τ己憶體並實施在個別的; fe、體次陣列内的具體式或邏輯式LIFO/FIFO功能。 σ w κ &㈣继器存取蜂’該埠得允許該場可 心式化€憶體Ρ車列可更直接地由外部電路存取，例如一相 關的場可程式化閘極陣列之狀態機器。 相反地’若缺乏任何可了解的語文，當本文以—名詞或 ^語（諸如’，每個Χ")來表示任何選擇或多個Xs時，應了解 取初要滿足該選擇或是複數只需要兩個χ，因此例如"每個 X"之名稱或片語將只表示最初滿足該選擇或複數所需的沿 。其他的xs可存在於已滿足㈣擇或複數的外部，因此， 不需以諸如"每個X"的名詞或片語包圍。 習於此藝之人士應了解提供前所討論的多工器，開關等 所需的連接能以許多種方式達成。例如，—多工器内的信 號路徑可包含—個通過電晶體' — EPROM、—影響連接線 之間所需的絕緣或連接之可熔連線或—抗熔絲，當經 (裝 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 • 80

五、

發明説明（78 ) 而要求連接時，使用者然後可以被要求執行 交點二 以使該連接生效。一雷射程式裝置也可在 焊接的、^選擇性的焊接。所需的連接可以包括或排除 的打 —罩幕程式裝置可僅包括或是省鲁相關 器連接。用於信號選擇的任何結構於此處説明視爲一多工 ，忒結構中’在程式化以前，可有多個信號以資選擇， :::式:以後，選出該信號之-，並在丄=一 或雙向的連接。此外’本文所説明的單—多工器 1際上可以是_掌控性的多工計劃，它包括有許多 =二文ΓΓ:除非另外指示的"連接”乃廣泛:指 體：間的一直接的、導電性連接’或是指—個間接的（ 被二Ϊ二反導相:上)介面，其中來自一導體的資訊仍然會 皮供至其他的導體上。同樣地輸入，·或―"輸 :二直者接的或間接的(例如緩衝的/反相的)介面，除非 本文所使用之名詞"致能信號、致能資料等"鹿被 架構以包含任何會使需要的電路狀態 經濟部中央標準局員工消費合作社印製 =號可以是邏輯信號、時鐘信號等。此外，使r 足名詞"信號"可以是一條單一信號線，或是 通常是表示使適當的電路操作生效的資料出現/ ° ， 本文所使用之名詞"陣列"係廣泛指形成於—雨 或多個形成一系統的積體電路上之電路全體，或：：一= 體電路内或形成-系統的多個積體電路内的電路之=竟大 • 81 - 本紙張尺度適用 ts® ( CNS ) ( 210^297^1" 因此，一較大陣列可被視爲包含有許多較小的 五、發明説明（79 小的部分 陣列》 雖然本發明已以其較佳實施例特別顯示及説明出來，但 習於此藝之人士應了解也可以對該實施例做形式上和細節 上的不同其他變化，而不致脱離本發明之精神及範疇。 ---------A 裂-- (請先閲讀背面之注意事項再填寫本頁) 訂_ 經濟部中央標準局員工消費合作社印製 -82- 本紙伕尺度適用中®國家標準（CNS ) A4規格（210X 297公釐）

Claims (1)

1. 韃埤部中夫樣準局員工消費合作社印製 ^9^128 I _----— D8_ 六、申請專利範圍 ' ' 1'—種可程式化記憶體電路，包含： 一用以保留資料之記憶格； 一用以傳遞一第一選擇信號的第一字線； 一第一位元線； —设置於該第一位元線和該記憶格之間的第一選擇性 耦合器，可根據該用以傳遞其間之信號的第一選擇信號 來選擇性地耦合該第一位元線和該記憶格； 連接该s己憶格的輸出介面，用以攜帶來自該記憶格 之信號；和 —連接該記憶格的外加資料線，用以攜帶一信號至該 記憶格。 2 •根據申請專利範圍第1項之可程式化記憶體電路，其中 孩第一選擇信號爲一寫入致能信號，和當該第一選擇性 耦合器被該寫入致能信號致能時，該第一位元線會攜帶 欲被儲存於該記憶格内之資料，該輸出介面包含： —第二位元線； —用以傳遞一讀取致能信號的第二字線：和 —設置於第二位元線和該記憶格之間的第二選擇性耗 合器，能選擇性地耦合該第二位元線和該記憶格，以當 被讀取信號致能時，致能該記憶格的資料讀取。 3·根據申請專利範圍第2項之可程式化記憶體電路，尚包 含： —第三位元線，用以攜帶欲儲存於該記憶格中的交變 資料·， -83- 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0><297公釐） -------JL-裝------訂-----線 (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍

   4. 5. 經濟部中央標準局負工消費合作社印裝 用以傳遞-又變的寫入致能信號的第三 -設置於該第三位元線和該 ：第和 擇㈣合器，可選擇性地棋合該第三位元線== 料•泉’用以當由孩交變的窝入致能信號致能時，將此L 變資料傳遞至該記憶格。 〒將此父 一種可程式化記憶體電路，包含： 一用以保持資料的記憶格； ^條字線’該多條字線的每條字線傳送—相關的致能 信號； 多條位元線；和 多個選擇性核合器，該多個選擇性核合器的每個選擇 性耦合器係設置於該記憶格和該多條位元線的一相關位 元線之間，可選擇性地耦合該相關位元線和該記憶格， 以當以該多條字線的一相關字線之致能信號致能時，於 其間傳遞信號。 根據申請專利範圍第4項之可程式化記憶體電路，其中 該多條字線的一重設字線傳遞一重設致能信號，作爲 ' -- 其相關的致能信號； - 該多條位元線的一重設位元線係耦合於一固定的電壓 源上，以傳遞一重設位準；和 該設置於該重設位元線和該記憶格之間的多個選擇性 耦合器之第一選擇性耦合器可選擇性地使該記憶格耦合 至該重設位元線，用以當被該重設位元線的重設致能信 • 84 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） --------^ ά------、玎-----^ 線 (請先閔讀背面之注意事項再填寫本頁) 經濟部中央梯準局男工消費合作社印製 A8 B8 C8 __— ___D8 專利範圍 " ~~' ~~~— 號致能時’使其重設位準儲存於該記憶格内。 6. 根據申請專利範圍第4項之可程式化記憶體電路，其中 該記憶格是與一場可程式化閘極陣列（FPGA)有關的兮己 憶體陣列的一部分，其中； ° 該FPGA的一狀態機器使該fpga存取該記憶體陣列； 該多條字線之一程式字線，因受該狀態機器之 傳遞一程式致能信號： 該多條位元線之一程式位元線，傳遞來自該狀態機器 的程式資料；和 汉置於该a己憶格和該程式位元線之間的該多個選擇性 耦合器之第一選擇性耦合器，可選擇性地使該格耦合至 該程式位元線上，以當被該程式字線的程式致能信號致 能時’將來自該狀態機器的程式資料儲存於該記憶格中 0 7. 根據申請專利範圍第6項之可程式化記憶體電路，其中 該多條字線的一次級字線可傳遞一次級致能信號； 該多條位元線的一次級位元線可傳遞一次級源的次級 資料；和 - 該設置於該記憶格和該次級位元線之間的多個選擇性 耦合器的第二選擇性耦合器，可選擇性地使該記憶格耦 合於該次級位元線’以當被該次級字線的次級致能信號 致能時將該次級資料儲存於該記憶格中。 δ·根據申請專利範圍第4項之可程式化記憶體電路，其中 -85- 本纸張尺度適用中國國家標準（CNS ) A4见格（21〇χ297公釐） --------f -裝------訂------{線 (請先閲讀背面之注意事項再填寫本頁)

   經濟部中央榡準局員工消費合作社印製 該記憶格是-記憶體陣列的部分，該可程式化的記憶體 電路尚包含： —用以接收串聯的輸入資料之串聯輸入端； *又置於該串聯輸入端與該記憶格之間的—初級選擇性 輕D器，用以當由—初級掃描時鐘致能時，選擇性地將 孩串聯輸入的串聯輸入資料傳遞到該記憶格中； 一用以保持資料的次級記憶格；^P 一設置於該記憶格和該次級記憶格之間的次級選擇性 核&器，用以當被一次級掃描時鐘致能時，可選擇性地 將該記憶格之資料傳遞到該次級記憶格中·， 藉此’該記憶格可分別經由相關的致能信號或是初級 掃描時鐘而接收來自該多條位元線之一的資料，或是該 串聯輸入端之資料。 9’根據申請專利範圍第8項之可程式化記憶體電路，尚包 含： 一用以定址該記憶體陣列的义位元位址輸入；和 一位址解碼器電路，能於解碼出該N-位元位址輸入之 —特定位址時提供該相關的致能信號。 10.—種可程式化記憶體電路，包含一位元線/字線可定址 的記憶格陣列，該電路包含： 一可在每次第一字線時定址的第一記憶格，該第一字 線用以致能對該記憶格作初級資料存取； 一可在每次第二字線時定址的第二記憶格，該第二字 線用以致能對該記憶格作初級資料存取； ____ -86- 本紙張尺度i用中國园家標牟（CNS )八4祕|^〇><297公 --------{-裝------訂-----ί線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 Βδ C8 _______ D8 六、申請專利範圍 一設置在該第一記憶格與該第二記憶格之間的轉換格 ，以提供中間資料之儲存； 一在每次第一時鐘時被致能的第一選擇性耦合器，用 以選擇性地搞合該轉換格和該第一記憶格，能致能資料 在其間傳遞；和 一在每次第二時鐘時被致能的第二選擇性耦合器，用 以選擇性地核合該轉換格和該第二記憶格，以致能資料 在其間傳遞； 藉此，該第一和第二時鐘乃順序地操作，以將資料由 該第一與第二記憶格之一傳遞到另—記憶格上。 比根據申請專利範圍第1 〇項之可程式化記憶體電路，尚 包含一能依序提供該第一時鐘作爲一第一相位推入時鐘 ，和提供該第二時鐘作爲一第二相位推入時鐘之裝置， 以使資料由該第一記憶格傳遞到該第二記憶格。 12·根據申請專利範圍第1丨項之可程式化記憶體電路， 中： 、 該轉換格具有一輸入端，以接收資料，其中所儲存的 中間資料係根據在該輸入端所收到的資料而更新，以、 —輸出端，用以根據其中所儲存的中間資料而送出資科 * 孩第一和第二記憶格各具有一個輸入端，以接收資科 ，其中所儲存的資料係根據在該輸入端所收到的資料 更新，以及一輸出端，用以根據其中所儲存的中 而送出資料； "料 --------{ 晒裝------訂-----^ 線 (請先聞讀背面之注意事項再填寫本頁) -87- 經濟部中央榡隼局員工消費合作社印製 A8 B8 C8 ___ _ _ D8 六、申請專利範圍 該第一選擇性耦合器係設置於該第一記憶格之輸出與 該轉換格的輸入之間；和 該第二選擇性耦合器係設置於該轉換格之輸出與該記 憶體陣列的輸入之間。 13·根據申請專利範圍第1 2項之可程式化記憶體電路，尚 包含： 一在每次第一相位拍出時鐘時被琴能的第三選擇性耗 合器’用以選擇性地使該次級記憶格的輸出耦合至該轉 換格的輸入上，而致能資料由該第二記憶格傳送至該轉 換格上； I , · » —在每次第二相位拍出時鐘時被致能的第四選擇性輕 合器’用以選擇性地使該轉換格的輸出耦合至該第一記 憶格的輸入，而致能資料由該轉換格傳送到該第一記憶 格上；和 用以依序提供該第一相位拍出和第二相位拍出時鐘之 裝置，以將該次級記憶格的資料傳送到該第一記憶格上 〇 14. 一種用以操作一FPGA和一可程式化記憶體陣列之方法 ，該方法包括下列步驟f 建構該FPGA，包括使初始資料由一外部的資料傳送 至該可程式化的記憶體陣列；和 功能性地操作該已建構的FPGA，包括内部地存取該 可程式化記憶體陣列。 15·根據申請專利範圍第1 4項之方法，其中該建構FPMA的 -88- 本紙張尺度適用中囷國家標準（CNS ) A4規格（210X297公釐） --------{-裝------訂-----ί 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印裝 A8 Βδ C8 ---- -- - D8 六、申請專利範圍 步驟包括一個建構該可程式化記憶體陣列之步驟，用以 防止在該已建構的FPMA的功能性操作期間寫入fpma 〇 W根據申請專利範圍第14項之方法，Λ中該建構_的 步驟包括一個建構該可程式化記憶體陣列之步驟，用以 在該已建構的FPMA的功能性操作期間致能其讀取和寫 入動作。 種》己隐體陣列’包含配置成列和行之陣列的多個記憶 格’每列記憶格具有相關的一可定址的致能字線，且每 行記憶格具有相關的-位元線，該每條位元線當經由個 別的可定址的致能字線而致能時，可存取該相關行的記 憶格，該記憶體陣列尚包含： 多個分開的核合器，該多個分開耗合器中的每個分開 的耦合器係設置在給定行的個別相鄰的記憶格之間； 每個分開的耦合器可操作以根據一推入/拍出控制俨 號而選擇性地使該給定行内的資料由該個別相鄰記憶格 之一向另一者位移。 A根據申請專利範圍第17項之記憶體陣列，其中每—分 開的搞合器包含： ， 一用以儲存中間資料的轉換格，該轉換格具有一用以 接收資料來更新其内所儲存的中間資料之輸人端，和一 用以送出-對應於其内所儲存的中間資料之資料的輸出 端； 一設置於該個別的相鄭記憶格之_和該轉換格 --------< -t.------IT-----一 線 (請先閲讀背面之注意事項再填寫本頁) -89- A8 Βδ C8 D8 經濟部中夬橾準局員工消費合作社印製 申請專利範圍 端之間的第一選擇性耦合器，該第一選擇性耦合器接收 第一相位推入/拍出時鐘信號，而選擇性地致能該第 一選擇性耦合器，以將該個別的相鄰記憶格之一的資料 傳遞到該轉換格的輸入上；和 一設置於該個別的相鄰記憶格的另一者和該轉換格的 輸出端之間的第二選擇性耦合器，該第二選擇性耦合器 接收一第二相位拍出/推入時鐘信號，而選擇性地致能 該第二選擇性耦合器，以將資料由該轉換格的輸出端傳 遞至該個別的相鄰記憶格的另一者上。 以根據申請專利範圍第} 8項之記憶體陣列，其中每一分 開的耦合器尚包含： 一設置於該個別的相鄰記憶格的另一者以及該轉換格 的輸入端之間的第三選擇性耦合器，該第三選擇性耦合 器接收一第一相位拍出/推入時鐘信號，而選擇性地致 能該第三選擇性耦合器，以將資料由該個別的相鄰記憶 格的另一者傳遞到該轉換格之輸入端；和 —設置於該個別的相鄰記憶格之一和該轉換格的輸出 端之間的第四選擇性耦合器，該第四選擇性耦合器接收 一第二相位拍出/推入時-鐘信號，而選擇性地致能該第 四選擇性耦合器，以將來自於該轉換格輸出端的資料傳 遞到該個別的相鄰記憶格之一上。 2〇_根據申請專利範圍第17項之記憶體陣列，尚包含： 多個翻轉式耦合器； 該多個翻轉式耦合器的每一翻轉式耦合器係根據一翻 f -^-- (請先閔讀背面之注意Ϋ項再填寫本頁) 訂 線 -90- 經濟部中央標準局負工消费合作社印裝 Α8 Β8 C8 D8 六、申請專利範圍 轉模式的致能信號而選擇性地設置在該給定行的一頂部 i己憶格和該給定行的一底部記憶格之間； 該每一翻轉式棋合器當在每次該翻轉模式致能信號時 可操作以根據該推入/拍出控制信號而選擇性地使給定 行内之資料由該頂邵和底部記憶格之一彼此位移β 21· —種記憶體陣列，包含多個以行和列配置的記憶格，每 列格具有一可選擇性由一相關列位举定址的相關字線， 且每行格具有一位元線，可當經個別字線致能時存取該 相關行的記憶格，該記憶體陣列尚包含： 一位址解碼器，具有一位址輸入端，以接收一輸入位 址，該位址解碼器乃根據該輸入位址而選擇該字線；和 一可程式化的存取單元，用以在該記憶體陣列的相關 s賣取和寫入操作期間提供讀取和寫入輸入位址給該位址 解碼器的位址輸入端，該可程式化的存取單元在該記憶 體陣列的操作期間修正該讀取和寫入位址，以致能根據 一模式選擇信號而提供後進先出（LIF〇)或先進先出 (FIFO)記憶功能其中之一。 22. 根據申請專利範圍第2 1項之記憶體陣列，其中該可程 式化存取單元包含： - 一第一位址計數器，用以計數該記憶體陣列的寫入操 作，並在每次該模式選擇信號而被致能時，在這種寫入 操作期間，根據其計數而提供該輸入位址至該位址解碼 器。 ‘ 23. 根據申請專利範圍第2 2項之記憶體陣列，其中該可程 _____-91 - 本紙張尺度適用中國國家標2CNS ) ( 21GX297公瘦） " - --------f -装------订-----{線 (請先閎讀背面之注意事項再填寫本頁) A8 Βδ C8 D8 經濟部中央榡準局員工消费合作社印袋 申請專利範圍 式化存取單元包含： -第-時鐘控制單元，可在每次該模式 致能時以符合該第-位址計數器的方式操作， 次第…計數器之計數而定址時，控制對該記；體陣 列的寫入操作順序，以及控制經該第_位址計數器 寫入操作的計數。 / 24.根據申請專利範圍第23項之記憶體陣列，其中： 該第-位址計數器尚被進一步操作，以決定該記憶體 陣列的每-讀取操作的計數，並當由每次模式選擇信號 致動能，根據其中之計數而在此種讀取操作期間將輸入 位址提供給該位址解碼器；和 该第一時鐘控制單元，在由每次該模式選擇信號致能 時，以符合該第一位址計數器之方式被進一步操作，以 當由次該第一位址計數器之計數定址時，控制該記憶體 陣列的讀取操作順序，以及控制其減量； 藉此’该第一位址計數器和第一時鐘控制單元能當由 每次該模式選擇信號致能時，提供後進先出的功能給該 記憶體單元。 2)·根據申請專利範圍第2 3'項之記憶體陣列，其中該可程 式化存取單元尚包含： 一第二位址計數器，用以計數該記憶體陣列的讀取操 作，並在每次該模式選擇信號而被致能時，在這種讀取 操作期間，根據其計數而提供該輸入位址至該位址解碼 器： •92 本紙張尺度適用中國國家標準（CNS ) A#規格（21〇χ297公釐） --------^ ------、玎-----ί 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 、^____D8 +、申請專利範圍 一第二時鐘控制單元，可在每次該模式選擇信號而被 致能時，以符合該第二位址計數器的方式操作，以當由 每次第二位址計數器之計數而定址時，控制對該記憶體 陣列的讀取操作順序，以及控制經該第二位址計數器對 該讀取操作的計數； 藉此，該第一和第二位址計數器和該第一和第二時鐘 控制單元能當由每次模式選擇信號而致能時，提供一先 入先出的功能給該記憶體陣列。 6-根據申請專利範圍第2 5項之記憶體陣列，其中該第一 和第二位址計數器包括一選擇性耦合器，其可程式化， 以當由每次模式選擇信號而致能時，於個別的讀取和寫 入操作期間，可選擇性地將其相關的計數値加至該位址 解碼器的位址輸入端上。 27‘根據申請專利範圍第2 6項之記憶體陣列，其中該可程 式化的存取單元尚包含： 位址比較单元，用以決定該第一和第二位址計數器 的至少其一之計數値何時與一預設的至少一邊界値匹配 〇 根據申請專利範圍第2 項之記憶體陣列，其中該可程 式化的存取單元尚包含： 一位址比較單元，用以決定該第—和第二位址計數器 的計數値何時彼此符合。 29.根據申請專利範圍第2 6項之記憶體陣列，其中該可程 式化的存取單元尚包含： -93- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） f -裝------訂-----~線 (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 第一和第二邊界位址暫存器，可提供個別的邊界値； 和 一位址比較單元，可程式化以選擇和比較來自一群組 t兩個値，該群組係由該第—位址計數器的計數値、該 罘二位址計數器的計數値、該第一邊界位址暫存器的邊 界値和該第二邊界位址暫存器的邊界値所組成，該位址 比較單元係決定該兩個選出的値何_彼此符合。 30. 根據申請專利範圍第2 4項之記憶體陣列，其中該第一 位址計數器包括一選擇性耦合器，可程式化以當由每次 模式選擇仏號致此時，在窝入和讀取操，作期間，選擇性 地將其計數値加至該位址解碼器的位址輸入端。 31. 根據申請專利範圍第3 〇項之記憶體陣列，其中該可程 式化的存取單元尚包含： 一位址比較單元，用以決定該第一位址計數器的計數 俊何時與一預設的邊界値匹配。 32. 根據申請專利範圍第3 〇項之記憶體陣列，其中該可程 式化的存取單元尚包含： 第一和第二邊界位址暫存器，以提供個別的邊界値； - 經濟部中央標準局員工消費合作社印製 -- I - - II I I I - 111— I - ϋ 1请先Έ讀背面之注意事項存填寫本頁) 線 一位址比較單元，可程式化以選擇和比較來自一群组 的兩個値，該群组係由該第一位址計數器的計數値、該 第一邊界位址暫存器的邊界値和該第二邊界位址暫存器 的邊界値所組成，該位址比較單元係決定該兩個選出的 値何時彼此符合。 __ -94- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） A8 B8 C8 Π8

   經濟部中央標準局員工消費合作社印製 33·根據申請專利範圍第23項之記憶體陣列，其中該第一 時鐘控制單元包含： ' ^ 多個時鐘輸入端，用以接收個別的時鐘信號； :第—選擇性耦合器，可被程式化以選擇性地傳遞來 自該多個時鐘輸入之一的第一選擇時鐘信號； 二第二選擇性耦合器，可被程式化以選擇性地傳遞來 自茛多個時鐘輸入之一的第二選擇畛鐘信號； * 一可程式化的時鐘順序器，可程式化以應用該第—和 第二選擇時鐘信號之一，以提供一增量的時鐘給該第一 位址計數器，而使其内容增量，並用以經由該位址解碼 器提供一寫入時鐘給該記憶體陣列，以進行該記憶體的 寫入操作，該可程式化的時鐘順序器能提供該寫入時鐘 之提供與該增量時鐘之提供之間的_預設延遲。 34·根據申請專利範圍第2 1項之記憶體陣列，係配合一具 有I/O匯流排的一可程式化閘極陣列、多個可程式化的 邏輯元件、一可選擇性地互連該多個可程式化邏輯元件 和该I/O匯流排的可程式化互連、與該可程式化閘極 列之可程式化源相關的結構記憶體、一用以位址化該 構記憶體的位址匯流排、一用以將結構資料載入結構記 憶體的資料匯流排，和用以控制經由該相關位址匯流排 和資料匯流排對該結構記憶體作存取的結構邏輯；該 憶體陣列尚包含： 可心式化的多工裝置，用以選擇性地核合該可程式 閘極陣列的位址匯流排至該記憶體陣列的位址解碼器上 陣 記 化 f -裝------訂-----f .線 (請先聞讀背面之注意事項再填寫本頁) •95 經濟部中央標準局貝工消費合作社印製 2 的 U8 B88 C8 -----— _____D8 六、申請專利範圍 ' '~ -- ’使得該位址解碼器得經由該位址匯流排而接收輸入位 >>Γ 〇 35. 根據申請專利範圍第34項之記憶體陣列，尚包含·· 可程式化裝置’用間擇性地使與該可程式化閑極陣 列的結構記憶财關的資料匯流㈣合於 陣列的記憶格行有關的位元線上。 體 36. 根據申請專利範圍第35項之記憶體卩車列，尚包含： 可程式化裝置，用以選擇性地使與該記憶體陣列的記 憶格行有關的位元線耦合於該可程式化閘極陣列的1/〇 匯流排上。 • ' , < 37. 根據申請專利範圍第3 6項之記憶體陣列，包含一第一 時鐘單元，具有一選擇性耦合器可程式化以選擇性地將 寫入時鐘傳遞至該位址匯流排或該1/〇匯流排之一上。 38. 根據申請專利範圍第2〖項之記憶體陣列，其中該可程 式化存取單元尚包含： 一位址比較單元，係可程式化以比較其上出現的讀取 或寫入位址的一部分，該部分的大小是由結構資料決定 〇 39. —種可程式化記憶體陣列，具有多個配置成行列的記憶 格，一列格具有一相關的字線和一行格具有一相關的可 程式化位元線結構，該行格的可程式化位元線結構包含 多條本地位元線，該多條本地線的每一本地位元線係 與該給定行的格之記憶格的一個別次陣列群組相關；和 -96- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） ^ ------、訂-----f 線 (請先閎讀背面之注意事項再填寫本頁) 翅濟部中央祿準局貝工消費合作衽印製 A8 B8 C8 —__________ D8 &、申請專利範圍 一設於該多條本地位元線的相鄰本地位元線之間的本 地選擇性耦合器，該選擇性耦合器係可程式化，以選擇 性地於其間傳遞一信號。 4〇·根據申請專利範圍第3 9項之可程式化記憶體陣列，其 中該可程式位元線結構尚包含： 多個半全球性位元線，該多條半全球位元線的每—條 半全球位元線係與該行的記憶格之個別區間相關，每— 區間圍繞多個該記憶格的次陣列群組； 一設於該多條半全球位元線的相鄰半全球位元線之間 的半全球選擇性耦合器，該半全球選擇性耦合器係可程 式化，以選擇性地於其間傳遞一信號；和 一設於一給定記憶體次陣列群組和圍繞該給定次陣列 群组的區間之相關的半全球位元線之間的第一掌控性選 擇性開關，該每個第一掌控性選擇性開關係可程式化， 以選擇性地在該相關的本地位元線與個別的全球位元線 之間傳遞一信號。 41’根據申請專利範圍第4 〇項之可程式化記憶體陣列，其 中該可程式化位元線結構尚包含一與該行格有關的全球 位元線； ， 和其中每個第一掌控開關尚可程式化以選擇性地在該 相關的本地位元線和該個別的半全球位元線和全球位元線 之一之間傳遞一信號。 •根據申請專利範圍第4 1項之可程式化記憶體陣列，其 中： -97- 本紙張尺度 1¾]¾¾¾標準（CNS ) A^FT2t〇X297^ ) (請先閲讀背面之注意事項再填寫本頁) 裝' 線. 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 s己憶格的每一次陣列群組的每一記憶格因爲與一给定 的本地位元線相關，可經由一相關的内部次陣列位元線 而存取資料；和 該可程式化位元線結構尚包含一用於每個内部次陣列 位元線之選擇性耦合器，該選擇性耦合器可程式化以選 擇性地在該每條内部次陣列位元線與包括該相關本地位 元線、該相關的半全球位元線和該拿球位元線的群組中 一位元線之間傳遞信號。 43. 根據申請專利範圍第4 2項之可程式化記憶體陣列，尚 包含： . 一次級I/O匯流排， 且其中該可程式化的位元線結構尚包含—與該記憶格 次陣列群組的每個邊界有關的第二掌控選擇性開關，該 每一第二掌控選擇性開關係可程式化，以選擇性地在該 次級I/O匯流排和來自一群組的一選擇位元線之間傳遞 信號，該群組包含鄰接該邊界的該本地位元線，與該邊 界有關的该半全球位元線和該全球位元線。 44. 根據申請專利範圍第4 2項之可程式化記憶體陣列，其 中： - 該可程式位元線結構爲該可程式化記憶體陣列的一個 讀取位元線結構； 每個第一掌控選擇性開關包含一個1 /N選擇性驅動器 ;和 該用於每一内部次陣列位元線的選擇性耦合器包含一 • 98 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇 X 297公董） --------{-裝------訂-----(^ (請先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 __D8 六、申請專利範圍 雙向的耦合器。 45. 根據申請專利範圍第4 4項之可程式化記憶體陣列，其 中每一 1/N驅動器包括一用以接收一高位址致能信號的 三態致能輸入端，以選擇性地致能與記憶格的對應次陣 列群組相關的1 / N選擇性驅動器。 46. —種可程式化記憶體陣列，係應用申請專利範圍第4 2 項的該可程式化位元線結構中的兩侗分爲做爲該可程式 化記憶體陣列的一讀取位元線結構和一寫入位元線結構 ，其中： 該讀取位元線結構的每個第一掌控選擇性開關包含一 多工器： 该用於璜取位元線結構的每一第—掌控選擇性開關的 選擇性耦合器包含一個1 / N選擇性驅動器； 該寫入程式化位元線結構的每一掌控選擇性開關包含 一 1/N選擇性驅動器；和 用於該寫入可程式化位元線結構的每一内部次陣列位 元線的選擇性耦合器包含一多工器。 47. —種可程式化記憶體陣列之可程式化互相耦合電路，該 陣列具有一初級〗/〇匯流-排和一次級I/O匯流排，該可程 式化交互耦合電路包含： 一具有一輸出和多個輸入的第—選擇性耦合器，該多 個輸入的輸入値係被耦合以選擇該初級1/〇匯流排互連 的初級互連，該第一選擇性耦合器係可程式化以根據_ 第一選擇信號而在該輸出和該多個輸入之一個輸入之間 -99- 本紙張尺度適用181 ϋ家料(CNS)A4il#( 210X297/>^ ) C -^-- t請先閱讀背面之注意事項再填寫本頁) 、1T 線 經濟部中央樣準局負工消費合作社印製 "〇7l28 A8 B8 ______El _ 六、申請專利範圍 傳遞信號：和 一第二選擇性耦合器，具有一輸入，可電子式耦合以 接收與該第一選擇性耦合器的輸出有關的信號，和多個 輸出，該多個輸出的輸出値係耦合以選擇該次級1/0匯 成排的次級互連，該第二選擇性耦合器可程式化，以根 據一第二選擇信號而在該輸入和該多個輸出的一個輸出 之間傳遞信號。 ， 48. 根據申請專利範圍第4 7項之可程式化交互耦合電路， 其中該第一選擇性耦合器包括一多工器，和該第二選擇 性耦合器包含一1/N驅動器。 49. 根據申請專利範圍第4 7項之可程式化交互耦合電路， 尚包含一可程式化的極性電路，此電路可電子式地設置 ’以在該第一選擇性耦合器的輸出和該第二選擇性耦合 器的輸入之間傳遞一選擇信號，該可程式化極性電路係 可程式化以選擇性地反相該選擇信號的極性。 5〇.根據申請專利範圍第4 9項之可程式化交互搞合電路， 其中該可程式化的極性電路包含： 一第三選擇性耦合器，具有第一和第二輸入，和一核 合器於該第二選擇性耦合器的輸入之輸出，該第三選擇 I1生核合係可程式化，以選擇性地將該第一和第二輸入 之耦合於其輸出上，該第一輸入係耦合於該第一選擇性 耗合器的輸出上；和 一反相器，係電子式地耦合於該第一選擇性耦合器的 輸出和該第三選擇性耦合器的第二輸入之間。 -100· ¥紙張认朗巾關家辟（CNS )八4麟（210X297公釐) ' - --------ί — 裝-- (請先閏讀背面之注意事項再填寫本頁) 、1Τ 線 、申請專利範圍 51·―種可程式化記憶體陣列的可程式 :料利範圍第47項之可程式交互麵合電路以傳= =式化記憶體陣列取得的資料，該可程式化讀取埠尚自 -選擇性閃鎖電路’設置於該第—選擇性核合 =和該第二選擇性搞合器之輸出之間，該選擇性閃鎖電 路可程式化，以選擇性地將資料傳至與由該第一選擇性 合咨的輸出㈣鎖的資料有關的第二選擇㈣合器的 輸入上’或是可選擇性地將資料傳至直接與該第—選擇 性核合器（輸出資料有關的第二選擇性核合器的輸入上 ，㈣擇性閃鎖電路的選擇性是在每次第三選擇信號時 所決定的。 52.根據申請專利範圍第51項之可程式化讀取琿，其中該 選擇性閂鎖電路包含： Λ 第二選擇性耦合器，具有一耦合至該第二選擇性耦 合器的輸人之輸出，和至少—第__和第二輸人，該輸入 之係根據4第二選擇信號而被選擇性地核纟至該輸出 ，以在其間傳遞一信號；和 經濟部中央揉準局貝工消費合作社印装 正反器，具有一耦合至該第一選擇閂鎖器的輸出之 資料輸入，一耦合於該第三選擇性耦合器的第一輸入之 輸出，以送出對應於其内的已閂鎖資料之資料，該正反 器當其内有閂鎖資料時，以與一閂鎖時鐘信號同步的方 式抓取在該資料輸入端上之資料； 其中該第三選擇性耦合器的第四輸入端係直接耦合到 -101 - κ、申請專利範圍 53 選擇性耦合器的輸出 54. 根據申請專利㈣扣項之可程式化讀取埠，尚包含： 選握ΙΓ地t合!!該第—選擇性輕合器之輸出與該第三 、耦合态的第三輸入之間的反相器。 根據申請專利範圍心項之可程式化讀取璋，其中該 ，反器具有-外加的互補式輸出，耦合至該第三選擇性 轉合器的第三輸入上。 55. 56. 57. j據申請專利範圍第52項之可程式化讀取埠，尚包含 鐘多工器，該多工器具有一第一輸入，係耦合以接 =來自該初級1/〇匯流排的一選擇初級互連之第一時鐘 _ 和第一輸入，係耦合以接收來自該次級I/O匯 流排的一選擇次級互連的第二時鐘信號，該時鐘多工器 ，可程式化，以根據—時鐘選擇信號而選擇性地傳遞該 第一和第二時鐘信號之一至該正反器，如同該閂鎖時鐘 信號。 根據申請專利範圍第5 5項之可程式化讀取埠，尚包含 用以根據一時鐘極性選擇信號而選擇性地反相該第一和 第二時鐘信號的至少其一的裝置。 一種可程式化記憶體陣列之可程式化交互耦合電路，該 記憶體陣列包含一初級1/0匯流排和一次級1/0匯流排， 該可程式化交互耦合電路包含： 一可程式化讀取埠，具有一裝置，可根據—第一選擇 信號而選擇性地傳遞來自該次級I/O匯流排的一選擇次 級互連的第一信號至該初級1/0匯流排的一選擇初級互 -102- 本紙張尺度適用中S國家標準（CNS ) A4規格（210X297公釐） A8 Βδ C8 D8 經濟部中央標準局負工消費合作社印製 ~、申請專利範圍 連··和 …可私式化寫入埠，具有-裝置，可根據-第二選擇 4號而選擇性地將來自該初級1/〇匯流排的一選擇初級 互連的第二鍊傳遞到該次級I/O匯流排的-選擇次級互 連上。 )8·根據申请專利範圍第5 7項之可程式化交互辑合電路 ’其中該可程式化讀取埠包含： 第夕工器，具有一輸入和多個被搞合以選擇該次 級I/O匯流排的次級互連的輸入，t亥多工器可程式化， 以根據該第—選擇信號的第-部分而在其輸出和該多個 輸入之一之間傳遞—信號；.和 第一夕工器，具有一電子式耦合於該第一多工器 輸出的輸入和多個耦合以選擇該多個初級互連的初級一 連之輸出，该第二多工器可程式化以根據該第一選擇信 號的一第二部分，選擇性地在其輸入和該多個輸出之一 之間傳遞一信號。 59.根據申請專利範圍第5 8項之可程式化ι/〇交互耦合電 ，其中該可程式化寫入埠包含： 一第一多工器，具有_輸出和多個輸入，該多個輸 之輸入値係被耦合以選擇該初級1/〇匯流排的初級互& 的輸出，該第一多工器可程式化，以根據該第二選擇信 號的第一部分而在其輸出和該多個輸入之一之間傳遞一 信號；和 一第二多工器，具有一接收對應於該第一多工器之輸 之 互 路 入 連 --------{ 裝------訂------ί鉍 (請先閔讀背面之注意事項再填寫本頁) -103 本紙張尺家麟（CNS ) 經濟部中央梯隼局員工消費合作社印製 A8 B8 C8 _______ D8 六、申請專利範圍 出的資料之輸入和多個耦合以選擇該次級〗/〇匯流排的 次級互連之輸出，該第二多工器可程式化以根據該第二 選擇信號的一第二部分，選擇性地在其輸入和該多個輸 出之一之間傳遞一信號。 60. 根據申請專利範圍第5 9項之可程式化I/O交互耦合電路 ，其中該可程式化讀取埠尚包含： 一選擇性閂鎖電路，設於該第一奪工器的輸出和該第 二多工器的輸入之間，該選擇性閂鎖電路係可程式化， 以選擇性地將資料傳至與自與該第一多工器的輸出抓取 的資料有關的第二多工器之輸入上，或是將資料傳至直 接與該第一多工器的輸出資料有關的第二多工器之輸入 上，该選擇性閃鎖電路的選擇性是在每次第三選擇信號 時予以決定。 61. 根據申請專利範圍第6 0項之可程式化I/O交互辑合電路 ，其中該選擇性閂鎖電路包含： 一第三多工器，具有一耦合於該第二多工器之輸入的 輸出，和至少第一和第二輸入，該輸入之一係根據該第 二選擇信號而被選擇性地耦合至該輸出，以在其間傳遞 一信號；和 - 一正反器，具有一耦合至該第一正反器的輸出之資料 輸入，一耦合於該第二多工器的第一輸入之輸出，以送 出對應於其内的已問鎖資料之資料，在該資料輸入端上 之資料係與一閂鎖時鐘信號同步的方式被閂鎖於該正反 器内； -104- 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） --------Γ I襞------訂-----、線 (請先閲讀背面之注意事項再填、寫本I」 ABCD 孩第三多工器的第二輸入係直接耦合於該 "〇7i^s —·~--- 六、申請專利範圍 的輸出上。 62.根據申請專利範圍第6丨項之可程式化1/0交互耦合電路 ’尚包含： —反相器，係串聯地耦合於該第一多工器的輸出和該 第三多工器的第三輸入之間。 63·根據申請專利範圍第6丨項之可程式化1/0交互耦合電路 ，其中該正反器具有一耦合於該第三多工器的第三輸入 的外加的互補式輸出。 64. 根據申請專利範圍第5 9項之可程式化I/C)交互耦合電路 其中泫可心式化寫入埠尚包含一可程式化的極性電路 ，用以在該第一多工器的輸出和該第二多工器的輸入之 間傳遞一信號，該可程式化極性電路係可程式化以選擇 性地反相該信號。 65. 根據申請專利範圍第64項之可程式化I/C)交互耦合電路 ’其中該可程式化極性電路包含： 一弟二多工器，具有第一和第二輸入和—耦合至該第 二多工器的輸入之輸出，該第三多工器係可程式化，以 選擇性地將該第-和第上輸入之一耦合至其輸出，該第 一輸入係耦合於該第一多工器之輸出；和 一設置於該第一多工器之輸出和該第三多工器之第二 輸入之間的反相器。 66. —種可程式化位址解碼器，包含： Μ條字線； ^ I裝------訂-----(線 f詩先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -105 六、申請專利範圍 多條用以傳遞位址資料的位址線； 一可程式化反相器，與該多條位址線的一給定位址線 串聯設置，該可程式化反相器係根據一位址極性選擇信 號而選擇性地反相沿該給定位址線傳遞的信號；和 一解碼器電路，可根據由該可程式化反相器所處理的 該多條位址線的位址資料選擇性地驅動所選出的該M條 字線之一給定字元。 67. 根據申請專利範圍第6 6項之可程式化位址解碼器，其 中該多條位址線的每一位址線包括與其串聯的相關可程 式化反相器’該反相器係可根據一相關的位址極性選擇 k號而個別地程式化’以選擇性地反相沿該每一條位址 線傳遞的個別信號；和 該解碼器電路係根據在每次該相關的可程式化反相器 所處理的多條位址線的位址資料而選擇性地驅動該選出 的給定字線。 68. 根據申請專利範圍第6 6項之可程式化位址解碼器，尚 包含： 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 一選擇性耦合器，包含多個與該位址匯流排的一相關 線組耦合的輸入，該選擇性耦合器可根據相關的結構資 料選擇性地將其輸出耦合至其多個輸入之一。 69. 根據申請專利範圍第6 6項之可程式化位址解碼器，尚 包含： 一與該多條位址線的每條位址線有關的選擇性核合器 ，該每一選擇性耦合器可根據相關的結構資料而選擇性 -106- 本紙張；^_適用巾關家料_(€叫44贼"（21(^297公釐) '~~------ 70. 70. 經濟部中央標準局員工消費合作社印製 中請專利範圍 地將其相關位址線核人5 限..六iii· jla , 水祸D主位址匯成排的一組相關線組 上。 ' —種可程式化位址解碼器，包含： Μ條字線； 多條位址線’用以傳遞位址資料； 一解碼器電路，可選擇性地驅動因根據該多條位址線 的位址資料而選擇的該Μ條字線的一條字線；和 一選擇性耦合器，具有多個耦合於一位址匯流排的一 相關線組的輸入，和一耦合於該多條位址線的一位址線 <輸出，該選擇性耦合器根據相關的結構資料而選擇性 地將其輸出镇合於其多個輸入之一。 71_根據申請專利範圍第7〇項之可程式化位址解碼器，其 中，¾ 條位址線的每條位址線包括一相關的選擇性核合 器； U 該每一選擇性耦合器係根據相關的結構資料而選擇性 地將其相關的位址線耦合於一位址匯流排的—相關線組 之一上。 72，一種可程式化位址解碼器，包含： Μ條字線； - 多個用以輸入位址資料之位址輸入端； 一用以接收一致能信號的致能輸入端； 邏輯裝置，用以當其相關的位址資料在該多個位址輸 入端上接收時，且當每個致能信號致能時，選擇性地驅 動該Μ條字線的一字線；和 107 本，.氏張尺度適用中國國家榡準（CNS ) Α4·^ ( 21〇χ 297公董） --------{-裝------訂-----ί線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央榡準局員工消費合作社印製 ab1____ El 六、申請專利範圍 可程式化裝置’用以根據一致能選擇信號而提供該致 能信號。 73·根據申請專利範圍第7 2項之可程式化位址解碼器，其 中該可程式化裝置包含： 一致能多工器’具有一耦合以接收一致能源信號的第 一輸入，和一耦合以接收一固定信號的第二輸入，其中 该致能多工器在每當根據該致能選輝信號而選擇的致能 源信號或固定信號之一時，提供該致能信號。 4.根據申請專利範圍第7 3項之可程式化位址解碼器，其 中該可程式化裝置尚包含一可程式化的極性電路，該電 路係串設置於該致能多工器和該致能輸入之間，以根據 —極性選擇信號而選擇性地反相朝該致能輸入端傳遞的 致能信號。 75’根據申請專利範圍第7 4項之可程式化位址解碼器，其 中該可程式化裝置尚包含： 一 AND閘，其具有一輸出，耦合於該致能輸入，以提 供該致能信號 '一第一輸入，與該可程式化極性電路的 輸出耦合，以接收其選擇性的反相信號，以及一接收— 時鐘k號的第二輸入，該AND閘在其輸出端提供該致能 k號’以根據該時鐘信號和選擇性反相信號而驅動該欵 也輸入β 76.根據申請專利範圍第7 5項之可程式化位址解碼器，其 中該可程式化裝置尚包含： 一時鐘多工器，具有一耦合以接收一時鐘信號的第— -108-

   (請先閲讀背面之注意事項再填寫本頁} 丨裝· *1Τ 線 8888 ABCD 經濟部中央梯準局員工消費合作社印製 π、申請專利範圍 輸入’一耦合以接收一固定信號的第二輸入，和一用以 提供該時鐘信號予該and閘的第二輸入的輸出，該時鐘 多工器係可程式化以根據一時鐘選擇信號而選擇性地將 其輸出耦合至其輸入之一。 7入根據申請專利範圍第7 6項之可程式化位址解碼器，其 中該可程式化裝置尚包含： 一可程式化的極性電路’係串聯琢置於該時鐘多工器 和e玄A N D閘的弟二輸入之間’以根據一第二極性選擇 信號而選擇性地反相在該時鐘多工器的輸入與該aNd閘 的弟一輸入之間傳遞的時鐘信號。 ， 78_根據申請專利範圍第72項之可程式化位址解碼器，尚 包含： 一高位址致能輸入，用以接收一高位址致能信號； 其中該邏輯裝置當於該多個位址輸入上收到其相關的 位址資料時、當由每次致能信號致能時，和當由該高階 位址致能信號致能時可驅動該一條字線。 79’根據申請專利範圍第7 8項之可程式化位址解碼器，尚 包含： 一高階位址解碼器電路，具有可選擇性耦合以接收高 1¾位址化資料的輸入端，和一搞合以根據該高階位址化 資料而選擇性驅動該高位址致能輸入的輸出。 80.根據申請專利範圍第7 9項之可程式化位址解碼器，其 中該高階位址解碼電路包含： 一 AND閘，具有一耦合以驅動該高位址致能輸入的輸 _ -109- ^紙張尺度適用中國國家標準（CNS ) M規格（训心7公廣） ' -~~~— --------{—裝-- (請先閲讀背面之注意事項再填寫本頁) 、?τ 線 ABCD 經濟部中央標準局貝工消費合作社印製 和多個用以接收該高階位址化資料的輸入。 81. 根據申請專利範圍第8 0項之可程式化位址解碼器，其 中該高階位址解碼電路尚包含： ' —多工器，具有一輸入，用以驅動該AND閘的多個輸 入中一具有該高階位址資料的輸入，該多工器係可程A 化，以根據一高位址選擇信號而將其輸出耦合至其輸入 之—上。 β ’ 82. 根據申請專利範圍第8丨項之可程式化位址解碼器，其 中該高階位址解碼電路尚包含： 可考·ί·式化反相器，設置於該多工器的輸入與該 閘的相關輸入之間，該可程式化反相器可根據一高位址 極性選擇信號而選擇性地反相一由該多工器之輸出傳遞 到該AND閘的相關輸入上之信號。 83. 根據申請專利範圍第7 9項之可程式化位址解碼器，該 記憶體陣列具有： 多個以行和列配置的記憶格，一給定行的記憶格共用 一共同的本地位元線； 一次級位元線結構；和 一選擇性驅動器’與每一本地位元線相關，用以接收 該相關本地位元線的本地資料和驅動該次級位元線結構 的個別線，該結構之輸出係對應於在由每次該高階位址 化致能信號而致能時，如由該高階位址解碼電路之輸出 的該本地資料。 84. —種記憶體陣列，包含： -110- 本紙伕尺度適用中國國家標準（CNS ) A4洗格（210 X 297公釐） --------{ i------、訂-----r線 f請先閔讀背面之注意事項再填寫本頁) 、申請專利範圍 該記憶格可在每次個別 該多個記憶格共用一共 多個配置成行和列的記憶格 字線時選擇，在其内載入資料 同的重設信號；和 夕可锃式化的位址解碼器，具有Μ個字線輸出，與該 多列記憶格的個別字_合、多個輸人，用以接收用以 根據該位址資料而定址選擇字線輸出的位址資料，和一 用以接收該共同重設信號的重設抑皞輸入，該可程式化 位址解碼器根據該共同的重設信號而抑能該μ個字線輸 出0 85·根據申請專利範圍第8个項之記憶體陣列，其中該可程 式化心'址解碼器包括一多工器，具有一輸出以提供該重 設信號至該重設抑能輸入端、第一輸入，耦合於一重設 線以接收一初步重設信號和一耦合於一固定信號的第二 輸入，該多工器係可程式化，以選擇性地將其輸出耦合 於該第一和第二輸入之一上。 86. 根據申請專利範圍第84項之記憶體陣列，其中該可程 式化位址解碼器尚包含一與該重設抑能輸入_聯的可程 式化反相器，以根據一極性選擇信號而選擇性地反相該 共用的重設信號。 - 87. —種可程式化記憶體陣列，包含： 多個記憶體次陣列，每一記憶體次陣列包括多個配置 成行和列的記憶格，多個本地位元線，其中每行記憶格 具有該多條本地位元線的一相關位元線，以表示/接收 資料自/由該記憶格中，以及多條字線，其中該多個記 申請專利範圍 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印製 憶體的每一列具有一提供一選擇信號的相關的字元，以 控制相關本地位元線對該列的記憶格之存取； 一程式化的匯流排矩陣，用以選擇性地建構不同記憶 體次卩車列的本地位元線； 該可程式化匯流排矩陣係可於一第一結構内程式化， 其中該多個次陣列的一次陣列之本地位元線係電子式地 交互耦合於該多個次陣列的另一次睁列的對應本地位元 線上，以致能提供用於該次陣列和該另一次陣列的對應 行之個別記憶格的共用位元線；和 孩可程式化匯流排矩陣係可於—第二結構内程式化， 其中该多個次陣列的該一次陣列的本地位元線係可電子 式地與該多個次陣列的該另一次陣列的對應本地位元線 並聯，以致能提供分開的並聯位元線，以用來存取該一 次陣列和該另一次陣列的對應行的記憶格。 88. 根據申請專利範圍第87項之可程式化記憶體陣列，尚 包含： —可程式化的位址解碼器系統，用以接收給定的位址 資料，並根據所收到的給定位址資料而驅動該多條字線 的選擇芋線，可程式化的位址解碼器可於第一模式下 程式化，以當該選擇字線時驅動該—次陣列的一字線， 或是驅動該另一次陣列的一字線，且在第二模式下可程 式化而當該選擇字線時一同驅動該一次陣列的一字線， 和該另一次陣列的一相對字線。 89. 根據申請專利範圍第88項之可程式化記憶體陣列，其 -112- 本紙張尺度適用中國國家標隼（CNS )八4胁_( 2丨(^^公潑） 请 法I意I 事 項λ 再 ! |I裝 頁 訂 線 ABCD 經濟部中央標準局貝工消費合作社印製 六、申請專利範圍 中該可程式化位址解碼器在當該可程式化匯流排矩陣在 第一結構下程式化時被程式化到該第一模式時，以致能 提供深RAM功能’且該可程式化位址解碼器在當該可 程式化匯流排矩陣在第二結構下程式化時被程式化到該 第二模式，以致能提供寬RAM功能。 90. 根據申請專利範圍第8 8項之可程式化記憶體陣列，其 中該可程式化位址解碼器包括： 一用以傳遞全球位址資料的位址匯流排；和 一用於每個記憶體次陣列的可程式化位址解碼單元， 每一可程式化位址解碼單元包含：. Μ個字線輸出，用以驅動該相關記憶體次陣列之列 的個別字線； 多個位址輸入，用以接收來自該位址匯流排的位址 資料； 一致能輸入，用以接收一相關的致能信號；和 邏輯裝置，用以當一字線的位址資料在該多個位址 輸入上收到時以及當由每個相關致能信號致能時，可 選擇性地驅動該Μ條字線的該一字線。 91. 根據申請專利範圍第9 σ項之可程式化記憶體陣列，其 中每一可程式化位址解碼器單元尚包含一用以提供該相 關的致能信號之相關的高階位址解碼器，該相關的高階 位址解碼器包括： 用以接收來自該位址匯流排的高階位址資料之高階位 址輸入：和 ___-113- 本紙張度適用中國國家標準（CNS ) a4規格（210Χ297公釐） --------C I裝------订-----1 線 (請先閲讀背面之注意事項再填寫本頁) U8 AS B8 C8 D8 經濟部中央標準局員工消費合作社印製 夂、申請專利範圍 可程式化的高階邏輯裝置，用以當在該高階位址輸入 上接收一給定位址時提供該相關的致能信號，且可程式 化’以建立該欲與致能其相關的可程式化位址解碼單元 有關的給定位址。 92. 根據申請專利範圍第9 1項之可程式化記憶體陣列，其 中該相關的高階位址解碼器的該可程式化高階邏輯裝置 包含： · 一 AND閘，具有一與該致能輸入耦合的輸出和多個輸 入；和 可程式化的選擇裝置，係設置於該位址匯流排和該 and閘的該輸入之間，該可程式化的選擇裝置係可程 式化，以根據一選擇信號，而選擇該位址匯流排的特定 k號線，並由此而接收該高階位址資料；和 可程式化極性裝置，用以根據欲被建立的該給定位址 而選擇性地反相由該特定位元線傳至該AND閘的輸 的選擇信號之極性。 93. 根據申請專利範圍第87項之可程式化記憶體陣列， 中該可程式化匯流排矩陣包括—掌控的位元線結構， 含有： - 一與該多個記憶體次陣列的每—記憶體次p車列的 記憶格有關的低位準位元線； -與擴展到該多個記憶體次陣列的至少兩個相鄭的吃 憶體次陣列上的對應行記憶格有關的半全球性位元線. -位於該兩相鄰記憶體次陣列的兩個對應行的 入 其其 --------ί I 裳-- (請先閔讀背面之注意事項再填寫本頁) 訂 114- ( CNS ) A4W^· ( 210X297^" 經濟部中央標孪局員工消費合作社印製 Α8 Β8 C8 D8 π、申請專利範圍 位元線之間的低位準選擇性耦合器，該低位準選擇性核 合器可被程式化，以選擇性地於其間傳遞一信號；和 一掌控選擇性開關’設置於每一低位準位元線和與其 相同記憶體陣列行有關的相關半全球位元線之間，該每 一掌控選擇性開關係可程式化，以在該相關的低位準位 7L線和個別的半全球式位元線之間選擇性地傳遞一信號 Ο 94. 根據申請專利範圍第9 3項之可程式化記憶體陣列，尚 包含一用於每一記憶體次陣列的每條本地位元線之選擇 性耦合器，該每一選擇性核合器係可程式化，以根據一 掌控選擇信號而選擇性地在其相關本地位元線與一群組 的一位元線之間傳遞一信號，該群組包含該相關的低位 準位元線和該相關的半全球式位元線。 95. 根據申請專利範圍第9 4項之可程式化記憶體陣列，尚 包含： 一初級資料匯流排，具有多條信號線，以提供一用於 該可程式化記憶體陣列的外部資料介面； 其中該可程式化匯流排矩陣尚包含與每一記憶體次陣 列有關的可程式化路徑鉅阵，每一可程式化路徑矩陣裝 置係可程式化，以根據相關的路徑選擇信號而選擇性地 使相關圮憶體次陣列的每一行掌控性位元線結構之選擇 位元線交互耦合於該初級資料區流排的選擇信號線上。 96. 根據申冑專利範圍第87項之可程式化記憶體陣列，尚 包含一掌控性位址匯流排，其包括： --------ί 丨裝------訂-----( '線 (請先閱讀背面之注意事項再填寫本頁) -115-

   A8 B8 C8 D8 六、申請專利範圍 多條第一位準位址線，各與該多個記憶體次陣列的一 個別記憶體次陣列相關； 多條第二位準位址線，各與該多個記憶體次陣列的一 個別次組有關；和 一全球性位址線，係與該多個記憶體次陣列相關。 97. 根據申請專利範圍第9 6項之可程式化記憶體陣列，其 中記憶體次陣列的個別次组中的兩，具有至少一個共用 的記憶體次陣列，該個別的第二位準位址線係可選擇性 地與該至少一個共用的記憶體次陣列連接。 98. —種記憶體陣列，包含：. Z個記憶體塊，每一記憶體塊各包含通常爲長方形的 Μ X N記憶格次陣列； 可連接於該每一記憶格的資料線； I/O電路：和 分配於該位址線、資料線和][/〇電路内的程式元件， 使得該Ζ個記憶體塊的至少一部分經程式化該程式化元 件而可被建構成一 iM X jN記憶體，其中；和]爲正整數 --------ί I裝-- (請先閲讀背面之注意事項再填寫本頁) 、1Τ 線 99. 經濟部中央標準局負工消費合作社印袈 一種用於多個記憶體單元的位元線掌控結構，係包含 多個第-掌控位元線’每一第—掌控位元線係與該 個圮憶單元的一給定記憶單元相關； 多個第二掌控位元線’每一第二掌控位元 個記憶體單元的不同個別記憶單元組有關，該每二第二 掌控位元線係#分重疊至少、一個其他的第^掌控位元線 多 多 -116- 良紙張^^用中國國f標準(CNS ) A4规格（21〇χ297公釐- A8 B8 C8 D8 六、申請專利範圍 ’其中該每一第二掌控位元線的個別記憶單元組與該另 一其他的第二掌控位元線共用一個共同的記憶體單元； 和 配有每一記憶體單元的選擇性多工器裝置，用以選擇 性地使該每一記憶體單元耦合於相關的第一和第二掌控 位元線之一上。 100. 根據申請專利範圍第9 9項之位元_掌控結構，其中该選 擇性多工器裝置的至少其一包括一裝置，用以選擇性地 將其相關的記憶體單元耦合於部分重疊該相關第二掌控 位元線的該另一其他的第二掌控位元線上。 101. 根據申請專利範圍第9 9項之位元線掌控結構，尚包含 一與多個記憶體單元相關的全球性位元線； 每個選擇性多工器選擇性地將其相關記憶體單元耦合 於該記憶體單元的相關第一、第二和全球性掌控位元線 的一位元線上。 102. 根據申請專利範圍第丨〇丨項之位元線掌控結構，其中 该多個i己憶單元各包括一行記憶格和用以與該行記憶 格介面的内部位元線；和 每一選擇性耦合器係選擇地使一位元線耦合於其相關 記憶體單元的内部位元線上。 103. 根據申請專利範圍第1〇2項之位元線掌控結構，係用以 使該多個記憶單元的多個記憶格行產生介面。 104. 根據申請專利範圍第102項之位元線掌控結構，用以讀 -117- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ί - - - I . 1 I I —I I 1 I (請先閔讀背面之注意事項再填寫本頁) 訂 線. 經濟部中央梯準局負工消費合作社印製 AS B8 C8 D8 經濟部中央標準局員工消費合作社印製 選擇性多工器裝 能時，在 時，選擇 ，其中該 和第二可 的内部位 開關致能 的内部位 開關致能 ，其中該 元線的資 致能資料 於個別的 ，尚包含 六、申請專利範圍 取來自該多個記憶格的资# ^ 只科，其中每 置包括： 放電裝置，用以當根糖4 低媒相關結構資料而被致 每次相關記憶體陣列的内如，、 J円邵位元線之資料出現 性地放電個別的第二或县人 是王球性掌控位元線。 105·根據申請專利範圍第1〇4 ^貝又位；^線掌控結構 放電裝置包括： · 分別用於該第二和全球性掌控位元線的第_ 閘化的放電路徑； 该第一可閘化的放電路徑首先是根據該相關 元線的資料，然後第二根據相關的第二掌控性 資料而被閘化，·和 效第二可閘化的放電路徑首先是根據該相關 元線的資料，然後第二根據相關的全球掌控性 資料而被閘化。 106. 根據申請專利範圍第丨05項之位元線掌控結構 第一和第二可閘化的放電路徑各包含： 一初級電晶體，其閘極係根據該相關内部位 料而被驅動；和 - 一次級電晶體，其閘極係在每次個別的開關 時被驅動； 其中該初級和次級電晶體之通道係串聯設置 掌控位元線和一已知的電位放電模式之間。 107. 根據申請專利範圍第ι〇4項之位元線掌控結構 118- 本紙張尺度朝巾關家標準（CNS ) Α4·_ (21QX297公董） --------f -裝------訂-----(‘線 (請先閔讀背面之注意事項再填寫本頁) A8 S -— D8 六、申請專利範i""~~~ -- ::於該第―、第二和全球性掌控位元線每—者的預 (請先W讀背面之注意事項再填寫本頁) 无電電路，用以預充電該相關位元線至—預決定 電位。 屯它 108. 根據申請專利範圍第1〇7項之位元線掌控結構，其中該 預充電電路包含： 、μ -ρ:通道電晶體’其通道係串聯設置於一預充電源和 預決定的電壓電位與該相關掌控位元線之間，且其閘極 是由一相關的掌控預充電致能信號所驅動。 109. 根據申請專利範圍第1〇8項之位元線掌控結構，其中該 預充電電路尚包括： X 一次級Ρ-通道電晶體，其通道係串聯設置於該預充電 源和該相關掌控位元線之間；和 反相器’係根據該相關掌控位元線的資料來驅動該 次級Ρ-通道電晶體的一閘極。 U0.根據申請專利範圍第1 〇9項之位元線掌控結構，其中該 次級Ρ-通道電晶體的一通道ON阻抗大於該相關的放電 裝置之一源阻抗。 in·根據申請專利範圍第1〇2項之位元線掌控結構，尚包含 經濟部中央標隼局員工消費合作社印製 一選擇性轉換閂鎖器，與該第一、第二和全球性掌控 位元線之任一者有關，以在每次個別的掌控轉換時鐘時 使該個別的掌控位元線同步介面。 112_根據申請專利範圍第111項之位元線掌控結構，用以讀 _ -119- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐〉 經濟部中央榡準局員工消費合作社印製 AS 群 D8 六、申請專利範圍 --- 取記憶體 < 資料，其中該選擇性轉換閂鎖器包含 一具有—輸入和輸出的閂鎖電路； 一反相器；和 一電晶體，其通道係串聯地與該反相器設置於該相關 掌控位元線和該閂鎖器的輸入之間，且其閘極是由其相 關的掌控轉換時鐘所驅動。 113. 根據申請專利範圍第丨丨丨項之位元線掌控結構，係應用 於一對該多個記憶體單元的可程式化讀取介面中，尚包 含： 一具有多個信號線之初級；[/〇匯流排；和 一咕取埠’具有第一、第二和第三掌控輸入，用以接 收與一給定的記憶體單元有關的該第一、第二和全球性 掌控位元線，該讀取埠係可以相關的讀取埠結構資料程 式化’以當在該第一、第二和全球性輸入之一上收到資 料時，選擇性地驅動該初級1/()匯流排的一選擇信號線 〇 114. 根據申請專利範圍第n3項之位元線掌控結構，其中該 讀取埠包含： 個別的三態反相器，用以分別接收來自該讀取埠的該 第一、第二和全球性輸入之資料，該三態反相器各被分 開地和根據該讀取埠結構資料而被選擇性地致能；和 選擇性的驅動裝置，具有一電子式耦合該三態反相器 的每個輸出的輸入，且能在每次該讀取埠結構資料時選 擇性地驅動該初級ί/O匯流排的一選擇線。 -120- 本紙張尺度適用中國國家標準（CNS ) Α4規旅（210Χ297公釐） -ΐ - 1 ' I - -I I - - -- I 1 I C請先閎讀背面之注意事項再填寫本頁} 訂 -線 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印製 申請專利範圍 U5·根據申請專利範圍第114項之位元線掌控結構，尚包含 同樣與4多fgu己憶體單疋的各其他記憶體單元有關的讀 取埠之—。 116. 根據申請專利範圍第1〇2項之位元線掌控結構，係應用 於一對該多個記憶單元的可程式化寫入介面，尚包含： 一具有多條信號線的初級I/O匯流排；和 一寫入埠，具有分別耦合於與一給定記憶體單元有關 的该第一、第二和全球性掌控位元線的第_、第二和全 球性輸出，該寫入埠可被經由相關的埠結構資料而可程 式化，以當由該初級I/O匯流排的一選擇信號線收到資 料時選擇性驅動其輸出。 117. 根據申請專利範圍第116項之位元線掌控結構，其中該 寫入埠包含： Λ 選擇性多工器裝置’用以選擇性驅動來自該初級ι/〇 匯流排之多條信號線的一選定信號線之資料； 一驅動器，用以每當該選擇性多工器裝置收到資料時 驅動該相關的第一掌控位元線；和 個別的三態驅動器’用以選擇性地驅動該讀取痒的個 別的該第二全球性輸出-，該三態驅動器根據該寫入禪辞 構資料而各被分開地和選擇性地致能。 118. 根據申請專利範圍第u 7項之位元線掌控結構， 其中該驅動器包含一第一反相器；和 該三態驅動器包含三態反相器。 119. 根據申請專利範圍第u 8項之位元線掌控結構，其中談 -121 本紙張尺度適用中國國家標準（CNS ) M規格（210X297公釐） --------(-裝------ίτ-----(線 f請先聞讀背面之注意事項再填寫本頁} 經濟部中央榡準局員工消費合作，社印製 A8 B& C8 ____ D8 六、申請專利範圍 寫入埠尚包含： —第二反相器，係串聯地設置於該選擇性多工器的輸 出資料路徑中，以反相出現在該第一反相器和該三態驅 動器上的資料。 120·根據申請專利範圍第U8項之位元線掌控結構，其中該 寫入埠尚包含： 可程式化的反相裝置，用以選擇性反相當由該選擇性 多工器裝置所接收的資料。 ’ 121. 根據申請專利範圍第i丨7項之位元線掌控結構，尚包含 同樣與該多個記憶體單元的各其他記憶體單元有關的寫 入蜂之一。 122. —種用以選擇性地介面一掌控位元線結構之選擇性讀取 抓取閂鎖器，該選擇性讀取抓取閂鎖器包含： 至少第一和第二掌控輸入’用以分別接收來自該掌控 心·元線結構的第一和第二掌控位元線的資料； —具有一輸入和輸出的記憶體單元，該記憶體單元用 以保留在其輸入端收到的資料，並當資料保留其内時在 其輸出端輸出資料；和 介於該至少第一和第二掌控輸入和該記憶體單元的輸 ^之間的選擇⑽合裝置，用以選擇性地核合該第—和 第二掌控輸入端之-於該記憶體單元之輸出，以根據_ 相關的掌控讀取抓取時鐘而在其間傳遞資料。 123. 根據申請專利範圍第122項之選擇性讀取抓取閃鎖器， 其中該記憶體單元包含一閃鎖器。

   (請先閲讀背面之注意事項再填寫本頁) 裝 訂 」 線 A8 Βδ C8 D8 經濟部中央標準局員工消費合作社印裝 六、申請專利範圍 124.根據申請專利範圍第122項之選擇性讀取抓取閂鎖器， 其中該選擇性耦合裝置包含： 一第一電晶體’具有串聯設置在該第一掌控輸入和該 s己憶體單元的輸入之間的通道，且具有一用以接收一第 一掌控抓取時鐘之閘極；和 一第二電晶體，具有串聯設置在該第二掌控輸入和該 記憶體單元的輸入之間的通道，且养有一用以接收一第 二掌控抓取時鐘之閘極。 123.根據申請專利範圍第124項之選擇性讀取抓取閂鎖器， 其中該選擇性耦合裝置尚包含： 第一和第二緩衝器，與該第一和第二電晶體的個別通 道串聯設置於該記憶體單元的輸入端以及個別的第一和 第二掌控輸入端之間。 126_根據申請專利範圍第124項之選擇性讀取抓取閂鎖器， 尚包含： 預充電電路’用以根據與相關於至少一位元線的該第 —和第二掌控抓取時鐘之—個別抓取時鐘有關的一相關 預充電信號’而預充電掌控位元線結構的個別第一和第 二掌控位元線中之該至少一位元線。 127·根據申請專利範圍第126項之選擇性讀取抓取閂鎖器， 其中該預充電裝置包含： 一 P-通道電晶體，其通道係串聯設置在一具預設電壓 電位的預充電源和該至少一位元線之間，且其閘極係由 相關的預充電信號驅動之。 (請先閔讀背面之注意事項再填寫本寅) 丨装.

   ABCD 經濟部中央標準局負工消費合作社印製 六、申請專利範圍 128.根據申請專利範圍第127項之選擇性讀取抓取閂鎖器， 其中該預充電裝置尚包含： —次級P-通道電晶體，其通道係串聯設置於該預充電 源和該至少一位元線之間；和 —具有一輸入和一輸出的反相器，係根據在其輸入端 收到的該至少一位元線之資料而驅動該次級P-通道電晶 體之閘極。 U9.根據申請專利範圍第128項之選擇性讀取抓取閂鎖器， 其中該次級P -通道電晶體之通道〇N阻抗高於與該至少 k元線有關的源阻抗。 130.根據申請專利範圍第126項之選擇性閂鎖器，尚包含用 以使该預充電信號具有一工作的預充電期間之裝置，該 預充電時間並且與在個別的一抓取時鐘的工作抓取期間 不重叠。 U1.根據申請專利範圍第124項之選擇性閂鎖器，尚包含： 一第一反相器’其輸入與第一掌控輸入端耦合，以接 收掌控位元線結構的第—掌控位元線之資料，其輸出用 以驅動該電晶體之通道；和 —第二反相器，其輸X與第二掌控輸入端耦合，以接 收掌控位元線結構的第二掌控位元線之資料，其輸出用 以驅動該第二電晶體之通道。 132.根據申請專利範圍第13丨項之選擇性閂鎖器，尚包本： 預充電裝置，用以根據與相關於至少—位元線的該第 一和第二掌控抓取時鐘之—個別抓取時鐘有關的一相關 _ -124- 本紙法尺度適用巾關家鮮（CNS > A4離（210X297公f：) --- II ί— Ϊ— n I n I L I .^1 I (請先閲讀背面之注意事項再填寫本頁) 訂 ♦

   申請專利範 經濟部中央標準局員工消費合作社印製 預充电k號，而預充電掌控传 二掌 电手仅仏兀線結構的個別第—和筹 技垃兀線中之該至少—位 133.根攄由社* u疋.·杲 踩申凊專利範圍第132項 充電裝置包含： 〈選擇性問鎖器，其中該吞 P通道電晶體’其通道係串聯設置在一具預設電 电位的預充電源和該至少_ 相關Μ π ϋ u π，·泉之間，且其閘極係由 關的預无電信號驅動之。 134·根據申請專利範圍第133 擇性 充電裝置尚包含： ”4,其中該預 、咖選擇電晶體，其通道係與該電晶體並聯設置於該預 充宅源和至少一位元線之間，其閉極是根據相關的掌控 結構資料而驅動之。 二 ih.根據申請專利範圍第134項之選擇性閃鎖器，纟中該預 充電裝置尚包含： —次級P-通道電晶體，其通道係串聯設置於該預充電 源和該至少-位元線之間，且其間極是由該第—反相器 之輸出所驅動；和 一久級選擇電晶體，其通道係與該p _通道電晶體串聯 故置於該預充電源和至少一位元線之間，且其閘極是相 同於該初級選擇電晶體的閘極，係根據該掌控結構資料 而驅動。 136.根據申請專利範圍第124項之選擇性讀取抓取閂鎖器， 尚包含： 一時I里產生器，具有至少第一和第二讀取位元線計時 -125 本紙張尺度逋用中國國家標準（CNS >八4規格（210X297公釐） --------{ ▲-- (請先閱讀背面之注意事項再填寫本頁) 訂 線 8-8 8 ^ ABCD 經濟部中央標準局員工消費合作社印製 時 的 掌 出 π、申請專利範圍 輸入端，以接收個別的第一和第二讀取計時信號，至少 第一和第二個別的抓取時鐘輸入；和 一用以接收結構致能資料之結構輸入端，該時鐘產生 器在每次個別的第一和第二讀取計時信號觸發時以及每 由結構致能資料致能時提供個別的第一和第二掌控抓取 時鐘。 根據申請專利範圍第136項之選擇性讀取抓取閂鎖器， 其中該時鐘產生器包含·· 一第一 AND閘，其一輸入如同該第一讀取位元線計時 輸入，以接收第一讀取計時信號、一作爲該結構輸入的 一部分之第二輸入，以接收該結構致能資料的第一掌控 時鐘致能資料，以及一提供閘化的第一讀取計時信號的 輸入； 一第一正反器，其時鐘是由來自該第一 AND閘的輸出 之閘化的第一讀取計時信號所驅動，其資料輸入耦合於 一預設的電壓源，且其輸出耦合於該第一電晶體的閘極 ’以提供第一掌控抓取時鐘； 一第二AND閘，其一輸入如同該第二讀取位元線計 輸入，以接收第二讀取計時信號、一作爲該結構輸入 另一部分之第二輸入，以接收該結構致能資料的第二 控時鐘致能資料，以及一提供閘化的第二讀取計時信號 的輸入； 一第一正反器，其時鐘是由來自該第二AND閘的輸w I閘化的第二讀取計時信號所驅動，其資料輸入耦合於 -126 本纸伕尺歧财酬輯x 297公羡 --I I 上"-裝 n 訂 ，線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裳 g8S 六、申請專利範圍 一預設的電壓源，且其輸出耦合於該第二電晶體的閘極 ，以提供第二掌控抓取時鐘。 b8.根據申请專利範圍第137項之選擇性讀取抓取閂鎖器， 其中该時鐘產生器尚包含延遲裝置，以在收到該第—和 第二掌控抓取時鐘的一相關抓取時鐘後，經一預設延遲 ，才將一延遲的重設信號反饋於該第一和第二正反器的 至少其一的一重設輸入端上。 L9. 一種可程式化記憶體陣列，具有多有配置成列及行的記 隐格，每列格具有一相關的可定址字線，且每行格與一 可程式化的位元線結構相關，該可程式化元線結構包含 多條第一掌控位元線，該多條第一掌控位元線的至少 兩個掌控位元線各與該給定行之格的記憶體之一個別的 次陣列有關； —第二掌控位元線，與該给定行的記憶格之一給定區 間相關，該區間係包圍與該給定行之該至少兩個第一掌 控位元線相關的該記憶體次陣列群組； —與每個記憶格次陣列群組相關的内部次陣列位元線 ’該内部次陣列位元線使資料自該給定行在經其相關的 列字線予以定址式致能時’使自該給定行内相關的次陣 列群組的一給定記憶格讀出的資料傳遞出去； —用於該可程式化内部次陣列位元線的至少其一的選 擇性耗合器’係根據給定的掌控結構資料而選擇性地在 其相關的内部次陣列位元線和包括該第—掌控位元線和 -127- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------1 I 裝-- (請先聞讀背面之注意事項再填寫本頁) 訂 線 如 /、、申請專利範固 A8 B8 C8 D8 第—旱扭位元線至少其一 , 信號； 兵的埤組之一位兀線之間傳遞〆 靖取i阜，用私 、 格讀出的資料：二 憶格之給定行的給定記德 第性讀取抓取㈣器，用以選擇性地抓取來自該 位元線和該第二掌控位元線和至少其-的選擇 讀取埠。 且具有一輸出，以棒供該抓取資料給该範圍第139項之可程式化記憶體陣列，其 '^選擇性讀取抓取閂鎖器，包含： 堂：乂、罘—和第二掌控輸入’分別耦合於該至少-第-控位元線和第二掌控位元線； —記憶單元； 2 ::擇性耦合裝置，用以耦合該記憶體單元以接收來自 和第一掌控輸入之一的資料。 I I— In —^ I *----—.. C请先閲讀背面之法意事項存填寫本莨) ,1T 經濟部中央梯準局員工消費合作社印製 •根據申請專利範圍第刚項之可程式化記憶體陣列，立 中該記憶體單元包含器，具有4合於該選擇性 耦合裝置的一輸入端以及用以將其閂鎖資料送出至該讀 取埠之輸出端。 * H2.根據申請專利範圍第ι41項之可程式化記憶體陣列，其 中該選擇性讀取抓取問鎖器的該選擇性耦合裝置包含： 一第一電晶體，其通道係串聯設置於該第一掌控輸入 端和孩記憶體單元之間’以根據一第一掌控抓取時鐘而 選擇性地在其間傳輸一彳§號’且具有一用以接收該第— •128- !線 本紙張尺度適用中國國家標準（CNS ) Α4规格（2丨0Χ297公釐） 申請專利範圍 A8 B8 C8 D8 ______ 羊控抓取時鐘之閘極；和 和體’其通道係串聯設置於該第二掌控輸入 擇;間，以根據-第二掌控抓取時鐘而遠 擇：也：其間傳遞—信號，且具掌 控抓取時鐘的閘極。 校队-米 M3.根據申請專利範圊 項〈可程式化記憶體陣列，其 "…璜取抓取閂鎖器的該選擇性耦合裝置包含·· 一預：電裝置，用以根據與相關於至少一位元線的該第 和掌控抓取時鐘之一個別抓取時鐘有關的一相關 預：電信號，而預充電掌控位元線結構的個別第一和第 二掌控位元線中的該至少-位元線。 M4.根據申印專利&圍第143項之可程式化記憶體陣列，其 中这預充電裝置包含一初級預充電電晶體，其通道係串 聯叹置於具有預設電壓電位的預充電源和該至少一位 疋線足間，且該閘極係由相關的掌控預充電信號所驅動 (請先閱讀背面之注意事項箅填寫本頁) 經濟部中央標準局負工消費合作社印裝 145 ·根據申請專利範圍第丨4 4項之可程式化記憶體陣列， 中該預充電裝置尚包含： 一 W級的抑制電晶體；其通道係串聯設置於該預充 源和該至少一位元線之間；和 具有一輸入端和一輸出端之反相器，該輸出係根據 在反相器的輸入端所收到的該至少一位元線的資料而 動該初級抑制電晶體的閘極。 146.根據申請專利範圍第ι45項之可程式化記憶體陣列， 其 電 驅 其 129 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 經濟部中央橾準局員工消费合作社印製 C8 -------- -D8_ 六、申請專利範圍 中孩初級抑制電晶體之通道ON阻抗大於與該至少—位 元線有關的源阻抗。 14入根據申請專利範圍第145項之可程式化記憶體陣列，包 含用於该至少一第掌控位元線的預充電裝置之第一裝置 ’以及用於該第二掌控位元線的該預充電裝置的第二裝 置；和 其中該第一預充電裝置之反相器係串聯連接於該至少 位元泉和讀取抓取問鎖器的第一電晶體之間；和 其中該第二預充電裝置之反相器係串聯連接於該第二 掌控位元線和該讀取抓取閂鎖器的該第二電晶體之間。 148.根據申請專利範圍第147項之可程式化記憶體陣列，其 中該用以預充電該至少一第一掌控位元線的第一預充電 裝置包含： 一次級預充電電晶體，其通道係與該初級預充電電晶 體的通道串聯設置於該預充電源和該至少一第一掌控位 元線之間，且其間極係在每次第—結構資料時被驅^ 和 其中該用以預充電該第二掌控位元線之第二預充電裝置 尚包含： - 一次級預充電電晶體，其通道係與該初級預充電電晶 體的通道串聯設置於該預充電源和該至少—第一掌栌= 元線之間，且其閘㈣在每次第二結構資料時被驅^ —次級的抑制電晶體，其通道係與該初級抑制電晶體 串聯設置於該預充電源和該至少—位元線之間，且其間 -130- 本紙張尺度適用中國國家標準（CNS )八4難· ( 2丨(^297公赛~7 i 1¾-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 申請專利範圍 極係在每次該第二掌控結構資料時被驅動。 149.根據申請專利範圍第148項之可程式化記憶體陣列，尚 包含： 用以根據一第一掌控讀取時鐘，而提供一第一掌控預 充電信號，作爲該第一預充電裝置之相關的掌控預充電 4號之裝置，它具有一重疊相關讀取存取的不工作預充 電期間；和 ‘ 用以根據一第二掌控讀取時鐘，而提供一第二掌控預 充電信號，作爲該第二預充電裝置之相關的掌控預充電 L號之裝置，它具有一重疊相關讀取存取的不工作預充 電期間。 15〇·根據申請專利範圍第i 3 9項之可程式化記憶體陣列， 其中該可程式化記憶體陣列的每一可定址的記憶格列 包括一已知狀態的假記憶格，以用來產生一讀取計時信 號； 其中該假記憶格是記憶格行的—假行，該記憶格之相 關可程式化位元線結構係作爲一計時位元線結構，其目 的在傳遞一讀取計時信號，該計時讀取位元線係對應於 且在與其他記憶格行的該可程式化位元線結構相同的掌 控結構時被程式化地建構；且其中該陣列包括一時鐘產 生器，它含有： 至少第一和第二計時讀取位元線輸入，分別耦合於 該計時讀取位元線結構的第一和第二掌控位元線，以 接收個別的第一和第二掌控讀取計時信號； -131 - 本紙張尺度適用中國國家標準（CNS〉A4規格U10X297公釐） - - - H In - I I I - - I I I— I ml---- I----- ( (請先閲讀背面之注意事項再填寫本頁) A8 BS C8 D8 經濟部中央標準局貝工消費合作社印製 申請專利範圍 至少第一和第二輸出；和 一用以接收結構致能資料的結構輸入； 該時鐘產生器當由個別的第一和第二讀取計時信觸 發且由結構致能資料致能時，可提供由個別的第—和 第一輸出處所選擇的個別第一和第二掌控抓取時鐘。 151. 根據申請專利範圍第150項之可程式化記憶體陣列，其 中該時鐘產生器包括一 SET輸入，以靜態地致能其輸出 ，以用於非同步的資料傳送應用中。 152. 根據申請專利範圍第1 5〇項之可程式化記憶體陣列，其 中該時鐘產生器包含： > .< 第一 AND閘，其一輸入如同該第一讀取位元線計時 輸入，用以接收第二讀取計時信號、一作爲該結構輸入 的另一邵分之第二輸入，以接收該結構致能資料的第一 掌控時鐘致能資料，以及一提供閘化的第一讀取計時信 號的輸入； 一第一正反器，其時鐘是由來自該AND閘的輸出之閘 化的第一讀取計時信號所驅動，其資料輸入耦合於一預 设的電壓源，且其輸出耦合於該第一電晶體的閘極，以 提供第一掌控抓取時鐘 一第二AND閘，其一輸入如同該第二讀取位元線計時 輸入’以接收第二讀取計時信號、—作爲該結構輸入的 另一邵分之第二輸入，以接收該結構致能資料的第二掌 控時鐘致能資料，以及一提供閘化的第二讀取計時信號 的輸入； 本紙張从適用中國國家縣^ Γ 裝 訂------{線 (請先閱讀背面之注意事項再填寫本頁) -132- 經濟部中央標準局員工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍 —第二正反器’其時鐘是由來自該第二and閘的輸出 之閘化的第二讀取計時信號所驅動，其資料輸入耦合於 —預設的電壓源’且其輸出耦合於該第二電晶體的閘極 ’以提供第二掌控抓取時鐘。 1〕3.根據申請專利範圍第152項之可程式化記憶體陣列，其 中1¾時鐘產生器尚包含—延遲裝置，用以在收到該第— 和第二掌控抓取時鐘的—相關抓取時鐘後一段預設延遲 後，將一延遲重設信號反饋回該第一和第二正反器的至 少其一的重設輸入端。 154. 根據申請專利範圍第152項之可程式化記憶體陣列，其 中該用以提供第一掌控預充電信號之裝置包括： 用以根據相關的預充電結構資料而自該計時讀取位元 線結構的一選擇位元線選出相關的讀取計時信號：和 一脈波產生器，用以產生第一掌控預充電信號的一脈 波，^驅動該初級預充電電晶體的閘極，此脈波之期間 大於第一掌控抓取時鐘的抓取脈波，以及一用以抑能該 初級預充電電晶體的極性之一抓取脈波，該時鐘被延遲 以本質上與脈波同步。 155. 根據申請專利範圍第丨39項之可程式化記憶體陣列，其 中該選擇性讀取抓取⑽器包括_三態緩衝器，以當每 次相關結構資料而被致能時選擇性地將表示該已閂鎖資 料的資料輸出至其用於該讀取埠的輸出上。 156. -種可程式化記憶體陣列，其内具有多個記憶格次陣列 以及支持電路，該電路包括有輸入/輸出電路' 位址線 -133- 度適用中國國家標準（CNS)A4規格（ 210X297^7 (請先閲讀背面之注意事項再填寫本頁) 裝. -訂· ABCD 申請專利範圍 、資料線和解碼電路’該可程式化記憶體陣列包含： 連接在該支持電路内的結構電路，其内並具有用以建 構該支持電路的使用者可程式化的元件，以提供用於該 多個次陣列的每一次陣列之個別的使用者可選擇的存取 模式，該多個次陣列可與其個別的使用者可選擇模式同 時操作。 157. 根據申請專利範圍第156項之可程式化記憶體陣列，尚 包含一連接於該結構電路之結構記憶體，用以保留使用 者選擇的存取模式資訊。 158. 根據申請專利範圍第156項之可程式化記憶體陣列，其 中每個個別的使用者選擇的存取模式可由包括寬記憶體 和深記憶體的群组中選擇出來。 159. 根據申請專利範圍第156項之可程式化記憶體陣列，其 中每個個別的使用者選擇的存取模式可以由包括fif〇 、寬記憶體和深記憶體的群組中選擇出來。 M0.根據申請專利範圍第156項之可程式化記憶體陣列，其 中每個個別使料選擇的林模式可以&包括單淳記憶 體和雙埠記憶體的群組中選擇出來。 經濟部中央標準局員工消費合作社印製 (裝-- (請先閎讀背面之注意事項再填寫本頁) 訂 161. 根據申請專利範圍第156項之可程式化記憶體陣列，立 中每個個別使用«擇的存取模式可以由包括單淳記憶 體和雙埠暫存器陣列的群組中選擇出來。 162, 種可程化閘㈣列’其内具有多個可程式化的邏輯格 ’該可程式化閘極陣列尚包含-如申請專利範圍第156 項所述的可程式化記憶體陣列。

   申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 163. 根據申請專利筋圍装j 、 靶圍第156頁 < 可程式化記憶體陣列，其 中一個別的使用者選擇的存取^ 士 伴0孖取梃式包含一唯躓記憶體。 164. 一種可程式化記憶體陣列，包含： 具有多個記憶格的至少一次陣列； -用以使記憶格資料由該至少_次陣列的格中傳出的 線： 一可程式化地連接於該線的預充電裝置；和 一連接於該至少一次陣列的格與該線之間的驅動裝置 ，該驅動裝置可程化地在第一模式下操作，其中乃依據 記憶格資料而預充電該線，和在第二模式下操作，其 係根據記憶格資料而驅動該線。 165. 根據申請專利範圍第164項之可程式化記憶體陣列， 中茲預充電裝置在第一模式下係連接於該線，且在第 模式下，與該線斷開。 166. 根據申請專利範圍第165項之可程式化記憶體陣列，，、 中第一模式包含同步的次陣列操作，和第二模式包冬非 同步的次陣列操作。 167_根據申請專利範圍第164項之可程式化記憶體陣列， 中該堪動裝置可在一第三模式下予以程式化操作，其 一高阻抗係被供至該線上。 中 其 其 其 中 (請先閱讀背面之注意事項再填寫本頁) .裝. 訂 -135- 本紙張尺度適用中國國家標準（CNS ) A4規洛（210X297公釐）